KR20000013552A - 반도체 장치의 콘택 형성 방법 - Google Patents

반도체 장치의 콘택 형성 방법 Download PDF

Info

Publication number
KR20000013552A
KR20000013552A KR1019980032460A KR19980032460A KR20000013552A KR 20000013552 A KR20000013552 A KR 20000013552A KR 1019980032460 A KR1019980032460 A KR 1019980032460A KR 19980032460 A KR19980032460 A KR 19980032460A KR 20000013552 A KR20000013552 A KR 20000013552A
Authority
KR
South Korea
Prior art keywords
contact
interlayer insulating
contact hole
conductive layer
pattern
Prior art date
Application number
KR1019980032460A
Other languages
English (en)
Other versions
KR100268427B1 (ko
Inventor
진교영
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980032460A priority Critical patent/KR100268427B1/ko
Priority to US09/366,552 priority patent/US6194309B1/en
Publication of KR20000013552A publication Critical patent/KR20000013552A/ko
Application granted granted Critical
Publication of KR100268427B1 publication Critical patent/KR100268427B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은 반도체 기판과 전기적으로 연결되는 도전막 패턴 및 상기 도전막 패턴을 포함하여 반도체 기판상에 형성된 층간 절연막을 포함하는 반도체 장치의 콘택 형성 방법에 관한 것으로, 콘택 형성용 마스크가 사용되어 상기 도전막 패턴의 상부 표면이 노출때까지 상기 층간 절연막이 식각되어 콘택홀이 형성된다. 상기 노출된 도전막 패턴의 표면적을 증가시키기 위해 상기 콘택 홀을 통해 상기 도전막 패턴이 등방성 식각되고, 상기 콘택홀이 도전 물질로 채워져 상기 도전막 패턴과 전기적으로 연결되는 콘택 플러그가 형성된다. 이와같은 반도체 장치의 제조 방법에 의해서, 도전막 패턴과 이 도전막 패턴과 전기적으로 연결되는 콘택 플러그간의 접촉 면적을 증가 시킬수 있어 이들간의 접촉 저항을 감소시킬 수 있다.

Description

반도체 장치의 콘택 형성 방법(METHOD FOR FORMING CONTACT OF SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 패드 폴리와 BC간 접촉 저항을 감소시키는 반도체 장치의 콘택 형성 방법에 관한 것이다.
DRAM 장치에서 소자의 집적도가 증가됨에 따라, 모든 소자가 점유할 수 있는 면적이 감소 되었을 뿐만 아니라 소자들간의 전기적 연결을 위해 형성되는 콘택 직경의 크기 또한 감소하게 되었다. 이렇게 수평 방향으로의 소자나 콘택 직경의 크기 감소에도 불구하고, DRAM 장치의 구조상 수직 방향으로의 크기 축소는 이루어지지 않고 있다. 따라서, 콘택은 가늘고 길게 형성될 수 밖에 없게 되었다.
도 1는 종래의 실시예에 따른 DRAM 장치를 나타내는 단면도이다.
도 1을 참조하면, 먼저 반도체 기판(10)상에 활성영역과 비활성 영역을 정의하여 소자 격리 영역(도면 미도시)이 형성되고, 상기 반도체 기판(100)상에 게이트 마스크(16)와 절연막 스페이서(18)로 쌓여진 게이트 전극(12, 14)이 형성된다. 상기 절연막 스페이서(16) 형성 전/후 불순물 이온이 주입되어 상기 게이트 전극(12, 14) 양측의 반도체 기판(10)내에 소오스/드레인 영역이 형성되고, 상기 게이트 전극(12, 14)을 포함하여 상기 반도체 기판(10)상에 형성된 제 1 층간 절연막(20)을 뚫고 상기 소오스/드레인 영역과 전기적으로 연결되는 패드 폴리(22)가 형성된다. 상기 패드 폴리(22)를 포함하여 상기 제 1 층간 절연막(20)상에 비트 라인(116)을 포함하여 형성된 제 2 층간 절연막(24)이 식각되어 상기 패드 폴리(22)의 상부 표면을 노출시키는 콘택홀(28)이 형성되고, 상기 콘택홀(28) 양측벽상에 실리콘 질화막 스페이서(30)가 형성된다. 상기 콘택홀(28)이 도전막으로 채우져 후속 공정으로 형성되는 커패시터 하부 전극과 상기 패드 폴리(22)를 전기적으로 연결되도록 하는 배리드 콘택(buried contact : 이하 "BC" 라 칭함)(32)이 형성되고, 이어 상기 배리드 콘택(32)과 전기적으로 연결되도록 상기 제 2 층간 절연막(24)상에 도전막(34)이 형성되고, 패턴닝되어 커패시터 하부 전극이 형성된다.
이와 같이 형성된 COB(capacitor over bitline) 구조의 DRAM 장치에서는 앞서 언급한 것 처럼 콘택이 가늘고 길게 형성될 뿐만 아니라, 도 1에 도시된 것처럼 콘택홀 양측벽에 형성된 스페이서는 패드 폴리와 BC사이의 접촉 면적을 더욱 감소시키고 있다. 이로 인해 패드 폴리와 BC에는 저항이 증가되고, 이 저항의 증가는 DRAM의 동작 속도를 느리게 할뿐만 아니라, 심한 경우 전기적으로 오픈(open)된 상태가 되게할 수도 있다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 콘택에서 패드 폴리와 BC사이의 접촉 저항을 감소시킬 수 있는 반도체 장치의 콘택 형성 방법을 제공함에 그 목적이 있다.
도 1은 종래의 실시예에 따른 DRAM 장치를 나타내는 단면도; 및
도 2a 내지 2c는 본발명의 실시예에 따른 DRAM 장치의 제조 방법을 순차적으로 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 34, 102, 126 : 폴리실리콘
14, 114 : 텅스텐 실리사이드 16, 18, 106, 108 : 실리콘 질화막
20, 24, 110, 114 : 층간 절연막 22, 112 : 패드 폴리
26, 116 : 비트 라인 30, 120 : Si3N4막
32, 124 : BC
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 기판과 전기적으로 연결되는 도전막 패턴 및 상기 도전막 패턴을 포함하여 반도체 기판상에 형성된 층간 절연막을 포함하는 반도체 장치의 콘택 형성 방법은, 콘택 형성용 마스크를 사용하여 상기 도전막 패턴의 상부 표면이 노출때까지 상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계와; 상기 노출된 도전막 패턴의 표면적을 증가시키기 위해 상기 콘택홀을 통해 상기 도전막 패턴을 등방성 식각하는 단계와; 상기 콘택홀을 도전 물질로 채워 상기 도전막 패턴과 전기적으로 연결되는 콘택 플러그를 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 등방성 식각 후, 적어도 상기 노출된 도전막 패턴 표면의 불순물 농도를 증가시키기 위해 상기 콘택홀을 통해 상기 도전막 패턴에 불순물 이온을 도핑하는 단계를 더 포함한다.
도 3c를 참조하면, 본 발명에 따른 신규한 반도체 장치의 콘택 형성 방법에서는, 층간 절연막이 식각되어 콘택홀이 형성되고, 상기 콘택홀을 통해 노출된 도전막 패턴이 등방성 식각되어, 후속 공정에서 상기 콘택홀이 도전막으로 채워져 형성되는 콘택 플러그와의 접촉 면적이 증가하게 된다. 이어 상기 도전막 패턴상에 상기 콘택홀을 통해 이온 주입 공정이 수행된다. 이와 같은 반도체 장치의 콘택 형성 방법에 의해서 도전막 패턴, 즉 패드 폴리와 콘택 플러그, 즉 BC간의 접촉 면적을 증가 시킬수 있고, 또한 상기 BC와 접촉하는 패드 폴리의 표면 불순물 농도를 증가 시킬 수 있어, BC와 패드 폴리간의 접촉 저항을 감소 시킬수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 본발명의 실시예를 상세히 설명한다.
도 2a 내지 2c는 본발명의 실시예에 따른 DRAM 장치의 제조 방법을 순차적으로 나타내는 단면도이다.
먼저, 도 2a를 참조하면, 반도체 기판(100)상에 활성 영역과 비활성 영역을 정의하여 소자 격리 영역(도면 미도시)이 형성되고, 예컨대 상기 소자 격리 영역은 STI(shallow trench isolation)로 형성된다. 상기 활성 영역의 반도체 기판(100)상에 게이트 산화막(도면 미도시)을 사이에 두고 절연막 스페이서(108)와 게이트 마스크(106)로 둘러싸여진 게이트 전극(102, 104)이 형성된다. 예컨대 상기 절연막 스페이서(108) 및 게이트 마스크(106)는 SiN막으로 형성될 수 있다. 그리고 상기 게이트 전극(102, 104)은 폴리실리콘막(102)과 텅스텐 실리사이드막(104)이 차례로 적층되어 형성된다. 상기 게이트 전극(102, 104) 양측의 반도체 기판(100)내에는 상기 절연막 스페이서(108) 형성 전/후의 이온 주입으로 소오스/드레인 영역(도면 미도시)이 형성된다.
이어 상기 결과물을 포함하여 반도체 기판(100) 전면상에 제 1 층간 절연막(110)인 산화막 계열의 절연막이 형성되고, 상기 제 1 층간 절연막(110)이 CMP 공정이나 에치백 공정으로 평탄화 식각된다. 다음 상기 제 1 층간 절연막(110)상에 포토레지스트막이 형성되고, 잘 알려진 사진 식각 공정으로 패턴닝되어 패드 폴리 형성 영역을 정의하는 포토레지스트 패턴(도면 미도시)이 형성된다. 상기 포토레지스트 패턴이 마스크로 사용되어 게이트 전극(102, 104) 일측의 소오스/드레인 영역이 노출될때까지 상기 제 1 층간 절연막(110)이 식각되어 패드 폴리 형성용 오픈닝이 형성된다. 이어 상기 포토레지스트 패턴은 제거되고, 상기 패드 폴리용 오프닝을 포함하여 상기 제 1 층간 절연막상에 상기 오프닝을 채우도록 도전막, 즉 폴리실리콘막이 형성된다. 상기 오프닝 양측의 제 1 층간 절연막상에 있는 불필요한 폴리실리콘막 제거를 위한 폴리실리콘 식각공정이 수행된다.
상기 식각공정은 폴리 에치백 공정이나 CMP 공정으로 수행될 수 있고, 상기 오프닝 양측의 제 1 층간 절연막(110)의 상부표면이 노출될 때까지 수행된다. 이로써 상기 소오스/드레인 영역과 전기적으로 연결되는 도전막 패턴, 즉 패드 폴리(112)가 형성된다. 상기 패드 폴리(112)를 포함하여 상기 제 1 층간 절연막(110)상에 제 2 층간 절연막(114)이 비트 라인(116)을 포함하여 형성되는데, 상기 제 2 층간 절연막(114)은 산화막 계열의 절연막으로 형성된다. 상기 제 2 층간 절연막(114)상에는 제 2 포토레지스트막이 형성된다. 상기 제 2 포토레지스트막이 잘 알려진 사진 식각 공정으로 패턴닝되어 BC 형성 영역을 정의하는 포토레지스트 패턴(도면 미도시)이 형성되고, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 패드 폴리(112)의 상부 표면이 노출될때까지 상기 제 2 층간 절연막(114)이 부분적으로 식각되어 BC 홀(118)이 형성된다. 이어 상기 BC 홀(118)을 포함하여 상기 제 2 층간 절연막(114)상에 상기 제 2 층간 절연막(114)과 식각선택비를 갖는 절연막이 형성된다. 상기 절연막은 Si3N4막으로 형성된다. 상기 BC 홀(118) 바닥의 패드 폴리(112) 상부 표면이 노출될때까지 상기 Si3N4막이 이방성 식각되어 상기 BC 홀(118) 양측벽상에 절연막 스페이서(120), 즉 Si3N4스페이서가 형성된다. 이 Si3N4스페이서(120)는 후속 공정에서, 산화막 계열의 절연막 식각 물질이 상기 BC 홀(118) 계면을 따라 제 2 층간 절연막(114)으로 침투하여 상기 제 2 층간 절연막(114)을 식각하는 것을 방지하기 위한 것이다. 이제까지 기술한 내용은 종래 DRAM 장치의 동일하므로 간략히 본 발명의 이해를 돕고자 서술되었다. 따라서 많은 공정이 생략되었고, 간략화 되었다.
이하 종래의 기술과 다른 본 발명의 방법적 특징에 대해 서술한다.
Si3N4스페이서(120) 형성을 위한 식각공정에서 발생하는 불순물과 상기 식각 공정으로 발생하는 상기 패드 폴리(112) 상부 표면의 식각 손상을 제거하기 위한 패드 폴리(112)의 표면층 식각 공정이 수행된다. 상기 불순물이나 패드 폴리(112) 상부 표면의 식각 손상은 후속 공정으로 상기 패드 폴리(112) 상부 표면상에 형성되는 콘택 플러그와의 접촉 저항을 증가시키게 되는 데 이를 방지하기 위함이다. 보통 상기 식각 공정은 레지듀 에치(residue etch)라 명명되는데 본 발명에서는 상기 식각 공정이 앞서 서술한 목적을 달성하는 것 이상으로 수행되어, 상기 패드 폴리(112)에 리세스 영역(참조 부호 'A')이 형성된다. 이는 후속 공정으로 상기 패드 폴리(112) 상부 표면상에 형성되는 콘택 플러그와 접촉 면적을 증가시켜 접촉 저항을 감소시키기 위한 것이다.
도 2b를 참조하면, 상기 결과물에 대한 세정 공정이 수행되는데, 상기 세정 공정에서 상기 BC 홀(118)로 노출된 상기 패드 폴리(112)의 표면이 등방성 식각된다. 즉 상기 레지듀 에치(residue etch)로 인해 상기 패드 폴리(112)에 형성된 리세스 영역(A)이 전 방향으로 확장하여 상기 제 2 층간 절연막(114) 및 Si3N4스페이서(120)와 접하지 않고, 노출되는 표면적(참조 부호 'B')이 증가하게 된다. 이로 인해 후속 BC 홀(118)을 채워 상기 패드 폴리(112)와 전기적으로 연결되도록 형성되는 콘택 플러그, 즉 BC(124)와의 접촉 면적이 증가하게 된다.
도 2c를 참조하면, 후속 공정으로 형성되는 BC(124)와 접촉하는 패드 폴리(112)의 표면, 즉 리세스 영역(B)의 표면(122)의 불순물 농도를 증가 시키기 위한 불순물 도핑 공정이 수행된다. 상기 불순물 도핑 공정은 이온 주입 공정이나 열 도핑 공정으로 수행될 수 있고, 가능한 고농도로 도핑하는 것이 바람직하다. 최근 도핑 기술로는 약 1012atoms/cm3농도 까지 가능한 것으로 알려져 있다.
이어, 상기 패드 폴리(112)의 리세스 영역(B)을 포함하여 BC 홀(118)을 채우도록, 상기 BC 홀(118)을 포함하여 제 2 층간 절연막(114)상에 도전막, 즉 고농도로 도핑된 폴리실리콘막이 형성되고, 상기 BC 홀(118) 양측의 제 2 층간 절연막(114)상에 있는 불필요한 폴리실리콘막을 제거하기 위해 폴리 에치백 공정이나 CMP 공정이 수행된다. 이로서 콘택 플러그, 즉 BC(124)가 형성되고, 이어 상기 제 2 층간 절연막(114)상에 상기 BC(124)와 전기적으로 연결되는 커패시터 하부 전극이 형성되고 상기 커패시터 하부 전극상에 커패시터 하부 전극의 유효 표면적을 증가 시키기 위한 HSG막이 형성된다.
본 발명은 종래 반도체 장치의 콘택 형성 방법에서, 패드 폴리와 BC간 접촉 면적이 작아 접촉 저항이 커지는 문제를 해결한 것으로써, BC 홀을 통해 상기 패드 폴리를 등방성 식각하여 패드 폴리와 후속 공정으로 형성되는 BC간 접촉 면적을 증가시키고, 상기 BC 홀을 통해 상기 BC와 접촉하는 패드 폴리 표면의 불순물 농도를 증가시켜 이 들간 접촉 저항을 감소 시킬수 있는 효과가 있다.

Claims (6)

  1. 반도체 기판과 전기적으로 연결되는 도전막 패턴 및 상기 도전막 패턴을 포함하여 반도체 기판상에 형성된 층간 절연막을 포함하는 반도체 장치의 콘택 형성 방법에 있어서,
    콘택 형성용 마스크를 사용하여 상기 도전막 패턴의 상부 표면이 노출때까지 상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계와;
    상기 노출된 도전막 패턴의 표면적을 증가시키기 위해 상기 콘택홀을 통해 상기 도전막 패턴을 등방성 식각하는 단계와;
    상기 콘택홀을 도전 물질로 채워 상기 도전막 패턴과 전기적으로 연결되는 콘택 플러그를 형성하는 단계를 포함하는 반도체 장치의 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 등방성 식각 후, 적어도 상기 노출된 도전막 패턴 표면의 불순물 농도를 증가시키기 위해 상기 콘택홀을 통해 상기 도전막 패턴에 불순물 이온을 도핑하는 단계를 더 포함하는 반도체 장치의 콘택 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 도전막 패턴은 폴리실리콘으로 형성되는 반도체 장치의 콘택 형성 방법.
  4. 제 2 항에 있어서,
    상기 불순물 이온의 도핑은 이온 주입 공정(ion implantation process) 및 열 도핑 공정(thermal doping process)중 어느 한 공정으로 수행되는 반도체 장치의 콘택 형성 방법.
  5. 제 1 항에 있어서,
    상기 콘택홀 형성 후, 상기 콘택홀을 포함하여 상기 층간 절연막상에 상기 층간 절연막과 식각선택비를 갖는 절연막을 형성하는 단계와;
    상기 콘택홀의 하부의 도전막 패턴이 노출될때까지 상기 절연막을 이방성 식각하여 상기 콘택홀의 양측벽에 스페이서를 형성하는 단계와;
    상기 노출된 도전막 패턴 표면의 식각 손상과 상기 노출된 도전막 패턴상의 식각 불순물을 제거하기 위해 상기 노출된 도전막 패턴 표면을 식각하는 공정(residue etching process)을 수행하되, 상기 식각 공정이 과하게 수행(overetch)되어 상기 도전막 패턴에 리세스 영역(recess region)이 형성되는 단계를 더 포함하는 반도체 장치의 콘택 형성 방법.
  6. 제 4 항에 있어서,
    상기 층간 절연막은 산화막으로 형성되고, 상기 절연막은 Si3N4막으로 형성되는 반도체 장치의 제조 방법.
KR1019980032460A 1998-08-10 1998-08-10 반도체 장치의 콘택 형성 방법 KR100268427B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019980032460A KR100268427B1 (ko) 1998-08-10 1998-08-10 반도체 장치의 콘택 형성 방법
US09/366,552 US6194309B1 (en) 1998-08-10 1999-08-04 Method for forming contact

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980032460A KR100268427B1 (ko) 1998-08-10 1998-08-10 반도체 장치의 콘택 형성 방법

Publications (2)

Publication Number Publication Date
KR20000013552A true KR20000013552A (ko) 2000-03-06
KR100268427B1 KR100268427B1 (ko) 2000-10-16

Family

ID=19546885

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980032460A KR100268427B1 (ko) 1998-08-10 1998-08-10 반도체 장치의 콘택 형성 방법

Country Status (2)

Country Link
US (1) US6194309B1 (ko)
KR (1) KR100268427B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100510738B1 (ko) * 2000-11-30 2005-08-30 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100712487B1 (ko) * 2000-09-29 2007-04-27 삼성전자주식회사 접촉 저항을 줄일 수 있는 비아홀 플러그 및 그 형성 방법
KR100745873B1 (ko) * 2005-12-30 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN110797298A (zh) * 2018-08-03 2020-02-14 群创光电股份有限公司 电子装置及其制备方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100356826B1 (ko) * 1997-05-29 2004-05-17 주식회사 하이닉스반도체 반도체장치 및 그의 제조방법
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
KR100295054B1 (ko) * 1998-09-16 2001-08-07 윤종용 다층금속배선을갖는반도체소자및그제조방법
JP3314763B2 (ja) * 1999-08-27 2002-08-12 日本電気株式会社 半導体記憶装置及びその製造方法
KR20020065795A (ko) * 2001-02-07 2002-08-14 삼성전자 주식회사 디램 장치 및 그 형성 방법
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
KR100388682B1 (ko) * 2001-03-03 2003-06-25 삼성전자주식회사 반도체 메모리 장치의 스토리지 전극층 및 그 형성방법
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US7902679B2 (en) * 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
US7099293B2 (en) * 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
KR100450671B1 (ko) 2002-02-26 2004-10-01 삼성전자주식회사 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법
US7470997B2 (en) * 2003-07-23 2008-12-30 Megica Corporation Wirebond pad for semiconductor chip or wafer
US8067837B2 (en) 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US8294279B2 (en) * 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
JP2006303307A (ja) * 2005-04-22 2006-11-02 Toshiba Corp 半導体装置およびその製造方法
JP2007150083A (ja) * 2005-11-29 2007-06-14 Elpida Memory Inc 半導体装置の製造方法
KR20150085154A (ko) * 2014-01-13 2015-07-23 에스케이하이닉스 주식회사 가변 저항층을 구비한 반도체 집적 회로 장치 및 그 제조방법
JP6730078B2 (ja) * 2016-04-27 2020-07-29 ローム株式会社 半導体装置
KR20190044196A (ko) * 2017-10-20 2019-04-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11121025B2 (en) * 2018-09-27 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Layer for side wall passivation
CN110739269B (zh) * 2019-10-25 2020-11-20 武汉新芯集成电路制造有限公司 半导体器件及其形成方法
CN112071901A (zh) * 2020-09-21 2020-12-11 泉芯集成电路制造(济南)有限公司 电极连接结构、晶体管及其制备方法
US20220223597A1 (en) * 2021-01-14 2022-07-14 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5252517A (en) * 1992-12-10 1993-10-12 Micron Semiconductor, Inc. Method of conductor isolation from a conductive contact plug
US5985762A (en) * 1997-05-19 1999-11-16 International Business Machines Corporation Method of forming a self-aligned copper diffusion barrier in vias

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712487B1 (ko) * 2000-09-29 2007-04-27 삼성전자주식회사 접촉 저항을 줄일 수 있는 비아홀 플러그 및 그 형성 방법
KR100510738B1 (ko) * 2000-11-30 2005-08-30 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100745873B1 (ko) * 2005-12-30 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN110797298A (zh) * 2018-08-03 2020-02-14 群创光电股份有限公司 电子装置及其制备方法

Also Published As

Publication number Publication date
US6194309B1 (en) 2001-02-27
KR100268427B1 (ko) 2000-10-16

Similar Documents

Publication Publication Date Title
KR100268427B1 (ko) 반도체 장치의 콘택 형성 방법
US6649508B1 (en) Methods of forming self-aligned contact structures in semiconductor integrated circuit devices
JP4550185B2 (ja) Ｄｒａｍ装置の製造方法
KR20000013720A (ko) 반도체장치의 접촉창의 제조방법
KR20050089684A (ko) 채널부 홀 내 채널 영역을 갖는 반도체 장치의트랜지스터들 및 그 제조 방법들
GB2374458A (en) Self aligned contact holes
KR20000013396A (ko) 커패시터 및 그의 제조 방법
JP3445965B2 (ja) 半導体装置およびその製造方法
US6248636B1 (en) Method for forming contact holes of semiconductor memory device
US8362541B2 (en) Manufacturing method of dynamic random access memory
KR100367400B1 (ko) 복합반도체소자의제조방법
KR100356776B1 (ko) 반도체소자의 자기정렬 콘택 구조체를 형성하는 방법
KR100533378B1 (ko) 플러그폴리를 이용한 반도체소자의 수직 배선 형성방법
KR20040037416A (ko) 셀프 얼라인 콘택 형성 방법 및 이를 이용하여 패드전극을 포함하는 모오스 트랜지스터의 형성 방법.
US11069715B2 (en) Memory structure
KR20010011639A (ko) 반도체장치의 자기정렬 콘택 플러그 형성방법
KR100325288B1 (ko) 커패시터 및 그 제조방법
KR100388222B1 (ko) 반도체장치의 제조방법
KR20050038469A (ko) 폴리실리콘을 층간절연막으로 이용하는 자기정렬 콘택형성방법
KR20020010793A (ko) 반도체소자의 제조방법
KR20040019172A (ko) 반도체 장치의 콘택 플러그 및 그 형성 방법
KR100349345B1 (ko) 반도체 장치의 비트라인 및 그 제조방법
KR20010011651A (ko) 반도체장치의 콘택 형성방법
KR20020015167A (ko) 반도체 장치의 자기 정렬 콘택 형성 방법
KR19990084521A (ko) 디램 장치 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120706

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee