JP6730078B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体基板の外周領域に等電位リング電極を備えた半導体装置に関する。
特許文献１は、第１主面側に素子活性部を有し、第２主面側にｎ＋ドレイン領域を有する半導体装置を開示している。素子活性部には、ｎ＋ソース領域、ｐベース領域、ｐ＋コンタクト領域、ソース電極、層間絶縁膜、ゲート絶縁膜およびゲート電極を含む表面構造が設けられている。素子活性部の外側には、素子活性部を取り囲む素子周縁部が設けられている。第１主面側にはｎ−型表面領域が形成されており、素子周縁部には、ｎ−型表面領域内に複数のｐ型ガードリング領域が設けられている。ｎ型素子表面領域は絶縁膜で覆われており、この絶縁膜上に形成されたフィールドプレート電極が、最も外側のｐ型ガードリング領域に接続されている。素子周縁部の終端領域にはｎ型チャネルストッパ領域が設けられている。ｎ型チャネルストッパ領域の第１主面側にはｐ型最外周領域が設けられている。このｐ型外周領域は、前述の絶縁膜上に形成されたチャネルストッパ電極に接続されている。
特表２０１２−５３３１６７号公報
この発明は、先行技術とは異なる構造を外周領域に備えることによって、信頼性を向上することができる半導体装置を提供する。
この発明は、第１導電型の半導体基板と、前記半導体基板に形成された能動素子を含む素子領域と、前記素子領域を取り囲むように前記半導体基板の外周領域に形成された、前記第１導電型のチャネルストッパと、前記半導体基板の表面を覆うように形成され、前記チャネルストッパを露出する第１コンタクト孔を有する絶縁膜と、前記絶縁膜上に形成され、前記チャネルストッパと前記素子領域との間で前記半導体基板に前記絶縁膜を介して対向する第１フィールドプレートと、前記絶縁膜に埋め込まれ、前記第１フィールドプレートと前記チャネルストッパとの間で前記半導体基板に前記絶縁膜を介して対向する第２フィールドプレートと、前記第１コンタクト孔を介して前記チャネルストッパに接続され、前記第１フィールドプレートに接続され、かつ前記絶縁膜に形成された第２コンタクト孔を介して前記第２フィールドプレートに接続されており、前記半導体基板の外周領域に沿って形成された等電位リング電極とを含む、半導体装置を提供する。
この発明の一実施形態では、前記半導体装置が、前記半導体基板において前記チャネルストッパおよび前記第１コンタクト孔の下方の領域に形成され、前記第１導電型とは異なる第２導電型の第２導電型層を含む。
また、この発明の一実施形態では、前記等電位リング電極は、前記第１コンタクト孔を通り、前記チャネルストッパを貫通して前記第２導電型層に達する深さまで延びており、前記等電位リング電極の下端が、前記第２導電型層内において前記チャネルストッパよりも下方に位置している。
また、この発明の一実施形態では、前記第２フィールドプレートは、前記第２コンタクト孔の直下に凹部を有し、当該凹部に前記等電位リング電極が入り込んでいる。
この発明の一実施形態では、前記絶縁膜が、前記第１フィールドプレートと前記半導体基板との間において第１厚さを有しており、前記第２フィールドプレートと前記半導体基板との間において前記第１厚さよりも薄い第２厚さを有している。
この発明の一実施形態では、前記第２フィールドプレートが、ポリシリコン膜からなる。
この発明の一実施形態では、前記半導体装置が、前記素子領域に形成され、前記第１導電型とは反対の第２導電型のチャネル領域を含むＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのゲート−ソース間に接続された保護ダイオードとをさらに含む。そして、前記保護ダイオードが、前記半導体基板上に前記絶縁膜を介して前記第２フィールドプレートと同じ層に形成されたポリシリコン膜からなる。
この発明の一実施形態では、前記チャネルストッパの内縁と前記第２フィールドプレートの外縁とが整合している。
この発明の一実施形態では、前記第１フィールドプレートおよび前記第２フィールドプレートの直下において、前記半導体基板の表面が前記第１導電型の領域である。
この発明によれば、先行技術とは異なる構造を外周領域に備え、信頼性を向上することができる半導体装置を提供できる。とくに、リーク特性の経時変化が少ない半導体装置を提供できる。
図１は、この発明の一実施形態に係る半導体装置の平面図である。 図２は、図１の部分IIの内部構造を拡大して示す部分拡大平面図である。 図３は、図１の部分IIIの内部構造を拡大して示す部分拡大平面図である。 図４は、素子領域の構造例を示す部分拡大断面図である。 図５は、外周領域の構造例を説明するための断面図である。 図６は、保護ダイオードの構成を説明するための図解的な断面図である。 図７Ａ、図７Ｂおよび図７Ｃは、信頼性試験結果の例を示す（実施例）。 図８Ａ、図８Ｂおよび図８Ｃは、比較例に係る構成における信頼性試験結果の例を示す。 図９は、前記半導体装置の製造工程を説明するための流れ図である。 図１０Ａは、主要な工程における断面図である。 図１０Ｂは、主要な工程における断面図である。 図１０Ｃは、主要な工程における断面図である。 図１０Ｄは、主要な工程における断面図である。 図１０Ｅは、主要な工程における断面図である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の平面図である。半導体装置１は、ゲート電極２と、ソース電極３とを上面に有している。半導体装置１は、平面視においてほぼ矩形である。ゲート電極２は、ほぼ矩形のパッド部２１と、パッド部２１から線状に延びたセル接続部２２とを有している。セル接続部２２は、半導体装置１の長手方向に沿って延び、半導体装置１の上面をほぼ二等分するように直線状に延びている。パッド部２１は、セル接続部２２の一端に連続しており、平面視における半導体装置１の一短辺の中央部近傍に、一辺を沿わせて配置されている。ソース電極３は、ゲート電極２に対してギャップ４を挟んで設けられている。ソース電極３は、ゲート電極２を挟んで対称な第１部分３１および第２部分３２と、パッド部２１をまわり込んで第１および第２部分３１，３２を接続する連結部３３とを含む。第１および第２部分３１，３２は、パッド部２１の内方に向かって突出した突出部３４，３５をそれぞれ有し、それに応じてパッド部２１の対応部分がその内方に向かって窪んでいる。また、連結部３３は、パッド部２１の内方に向かって突出しており、それに応じてパッド部２１の対応部分がその内方に向かって窪んでいる。
図２は、図１の部分IIの内部構造を拡大して示す部分拡大平面図であり、ソース電極３および表面の層間絶縁膜および保護膜等を取り除いて内部構造を表してある。半導体装置１を構成する半導体基板１３は、素子領域１１と、素子領域１１を取り囲む外周領域１２とを含む。
素子領域１１は、半導体基板１３に能動素子が形成された領域である。この実施形態では、素子領域１１には、トレンチゲート型縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成されており、それによって、この半導体装置１は、個別ＭＯＳＦＥＴチップを構成している。より具体的には、素子領域１１には、複数のＭＯＳＦＥＴセル１５が形成されており、それらの複数のＭＯＳＦＥＴセル１５のソースがソース電極３に共通に接続され、それらのゲートがゲート電極２に共通に接続され、それらのドレインがドレイン電極５（図４参照）に共通に接続されている。
より詳細に説明すると、素子領域１１の内部は、ｎ−型に導電型が制御されており、この素子領域１１に、複数のゲートトレンチ１６がストライプ状に形成されている。複数のゲートトレンチ１６には、複数のゲート導体２０がそれぞれ埋め込まれている。各ゲート導体２０が、ゲート電極２のセル接続部２２（図１参照）に接続されている。
外周領域１２には、素子領域１１を取り囲む環状のｐ型ガードリング２４（いわゆるフィールド・リミティング・リング）が多重に形成されている。ｐ型ガードリング２４は、半導体基板１３の表層部に形成された環状のｐ型領域である。図２に二点鎖線で示すソース電極３は、半導体基板１３の表面を覆う層間絶縁膜６（図４参照。図２では図示を省略）上に形成されており、この層間絶縁膜６を挟んで素子領域１１を覆い、かつ内側のいくつかのｐ型ガードリング２４の上方にまで延びている。最外周のｐ型ガードリング２４の外側には、ソース電極３から間隔を開けて、等電位リング電極２５が配置されている。等電位リング電極２５は、半導体装置１のほぼ最外周に位置し、半導体装置１の表面外周縁の全周に渡って連続するリング状の電極である。等電位リング電極２５の下方には、半導体基板１３内にｎ＋型チャネルストッパ２６が半導体基板１３の表面に露出するように形成されている。ｎ＋型チャネルストッパ２６は、半導体装置１の外周に沿って、その全周に渡って形成された環状のｎ型領域である。等電位リング電極２５は、半導体基板１３の表面を覆う層間絶縁膜６（図５参照。図２では図示を省略）上に形成されており、層間絶縁膜６に形成された第１コンタクト孔２７を介してｎ＋型チャネルストッパ２６に接続されている。第１コンタクト孔２７は、ｎ＋型チャネルストッパ２６に沿って、半導体基板１３の外周部の全周にわたる環状パターンで開口している。
ｎ＋型チャネルストッパ２６の内側には、たとえばｎ型不純物を導入して導電化したポリシリコンからなるフィールドプレート２８が配置されている。ポリシリコンフィールドプレート２８は層間絶縁膜６に埋め込まれており、この層間絶縁膜６を介して半導体基板１３に対向している。ポリシリコンフィールドプレート２８は、半導体基板１３の外周に沿って全周に渡って延びた環状に形成されている。ポリシリコンフィールドプレート２８の外縁２８ａは、ｎ＋型チャネルストッパ２６の内縁２６ａと整合している。
等電位リング電極２５は、ポリシリコンフィールドプレート２８の上方を通って、さらにポリシリコンフィールドプレート２８の内側にまで至る幅の帯状パターンに形成されている。ポリシリコンフィールドプレート２８の上方には、層間絶縁膜６に第２コンタクト孔２９が形成されている。第２コンタクト孔２９は、ポリシリコンフィールドプレート２８に沿って環状のパターンで開口している。この第２コンタクト孔２９を介して、等電位リング電極２５とポリシリコンフィールドプレート２８とが接続されている。ポリシリコンフィールドプレート２８の内側において、等電位リング電極２５は層間絶縁膜６を介して半導体基板１３に対向している。すなわち、等電位リング電極２５は、層間絶縁膜６を介して半導体基板１３に対向するフィールドプレート部３０を有している。このフィールドプレート部３０が第１のフィールドプレートの一例であり、ポリシリコンフィールドプレート２８が第２のフィールドプレートの一例である。
図３は、図１の部分IIIの内部構造を拡大して示す部分拡大平面図であり、ソース電極３、ゲート電極２、層間絶縁膜等を取り除いて内部構造を表してある。
半導体基板１３の表面に第１層間絶縁膜６１（図６参照。図３では図示省略）が形成されており、その第１層間絶縁膜６１上にポリシリコン膜４０が形成されている。ポリシリコン膜４０は、たとえばｎ型不純物であるリンの導入によってｎ型に制御されている。ポリシリコン膜４０は、パッド部２１において矩形（この実施形態ではほぼ正方形）に形成されている。この矩形のポリシリコン膜４０において、対向する２辺の近傍には、ソース電極３との接続のための第１コンタクト部４１Ａ，４１Ｂ，４１Ｃ（総称するときには「第１コンタクト部４１」という。）が設けられている。第１コンタクト部４１は、半導体基板１３の終端部近傍でポリシリコン膜４０の一辺に沿って延びる第１部分４１Ａと、当該一辺に対向する辺に沿って延びる第２部分４１Ｂおよび第３部分４１Ｃとを含む。第２部分４１Ｂおよび第３部分４１Ｃは、ゲート電極２のセル接続部２２を挟んで分離されている。
ソース電極３は、ポリシリコン膜４０を覆う第２層間絶縁膜６２（図６参照）に形成されたコンタクト孔６６（図６参照）を介して第１コンタクト部４１に接続されている。第１コンタクト部４１よりも内側には、複数の環状ｐ型領域４３が多重に形成されている。これらの環状ｐ型領域４３は、ｎ型ポリシリコン膜４０の領域を区画し、それによって、複数の環状ｎ型領域４４が多重に区画されている。これらの環状ｐ型領域４３および環状ｎ型領域４４は、保護ダイオード４５を形成している。多重環状ｐ型領域４３の内側には第２コンタクト部４２が形成されている。ゲート電極２は、ポリシリコン膜４０を覆う第２層間絶縁膜６２（図６参照）に形成されたコンタクト孔６７（図６参照）を介して第２コンタクト部４２に接続されている。こうして、ゲート電極２とソース電極３との間に保護ダイオード４５が接続されている。
保護ダイオード４５は、ゲートに入力される静電サージをソースへと通過させ、それによって、ＭＯＳＦＥＴセル１５を保護する。
図４は、素子領域１１の具体的な構造例を示す部分拡大断面図である。半導体基板１３は、ｎ＋型シリコン基板１３ａ上にｎ−型エピタキシャル層１３ｂを成長させて構成されており、これらがドレイン領域を構成している。ｎ−型エピタキシャル層１３ｂの表層部分にはｐ型チャネル領域５０（ボディ領域）が形成されている。ｎ−型エピタキシャル層１３ｂには、その表面からｐ型チャネル領域５０を貫通してドレイン領域に至るゲートトレンチ１６が形成されている。ゲートトレンチ１６の内面にはゲート絶縁膜５１が形成されている。そのゲート絶縁膜の内方にゲート導体２０が埋め込まれている。ゲートトレンチ１６の周縁部には、ｐ型チャネル領域５０の表層部に、ｎ＋型ソース領域５２が形成されている。すなわち、ゲートトレンチ１６は、ｎ＋型ソース領域５２およびｐ型チャネル領域５０を貫通している。ゲート導体２０は、その上部がｎ＋型ソース領域５２に対向し、その中間部がｐ型チャネル領域５０に対向し、その下部がｎ−型エピタキシャル層１３ｂ（ドレイン領域）に対向している。ゲート導体２０およびｎ＋型ソース領域５２の一部を覆うように層間絶縁膜６が形成されている。この層間絶縁膜６には、ｎ＋型ソース領域５２の一部を露出させるコンタクト孔６３が形成されている。コンタクト孔６３から露出する領域にｐ＋型チャネルコンタクト層５３が形成されている。ｐ＋型チャネルコンタクト層５３は、ｎ＋型ソース領域５２を貫通してｐ型チャネル領域５０に接合している。ソース電極３は、層間絶縁膜６上に形成され、コンタクト孔６３を介して、ｐ＋型チャネルコンタクト層５３およびｎ＋型ソース領域５２に接合されている。
ソース電極３の表面は、たとえば窒化シリコン膜からなるパッシベーション膜７で覆われている。半導体基板１３の裏面には、ｎ＋型シリコン基板１３ａにオーミック接合するドレイン電極５が形成されている。
図５は、外周領域１２の構造例を説明するための断面図である。外周領域１２にはｐ型チャネル領域５０は形成されておらず、ｎ−型エピタキシャル層１３ｂが半導体基板１３の表面に露出している。ｎ−型エピタキシャル層１３ｂには、終端領域の近傍に、ｎ型（ｎ＋型）チャネルストッパ２６が形成されている。半導体基板１３の表面に形成された層間絶縁膜６には、ｎ＋型チャネルストッパ２６を露出させる第１コンタクト孔２７が形成されている。この実施形態では、第１コンタクト孔２７に連続するように半導体基板１３に凹部６４が形成されており、この凹部６４はｎ＋型チャネルストッパ２６を貫通している。したがって、凹部６４の側壁においてｎ＋型チャネルストッパ２６が露出している。凹部６４の底部付近にはｐ＋型層６５が形成されている。このｐ＋型層６５は、ｐ＋型チャネルコンタクト層５３（図５参照）の形成時に同時に形成される高濃度ｐ型層である。層間絶縁膜６上に等電位リング電極２５が形成されており、この等電位リング電極２５が、第１コンタクト孔２７を介してｎ＋型チャネルストッパ２６に接続されている。ｎ＋型チャネルストッパ２６は、ｎ−型エピタキシャル層１３ｂに接しているので、等電位リング電極２５は、ｐｎ接合を介することなく、ドレイン領域（ｎ−型エピタキシャル層１３ｂおよびｎ＋型シリコン基板１３ａ）と直接コンタクトしている。等電位リング電極２５は、第１コンタクト孔２７を通り、ｎ ＋ 型チャネルストッパ２６を貫通してｐ ＋ 型層６５に達する深さまで延びており、等電位リング電極２５の下端は、ｐ ＋ 型層６５内にあり、ｎ ＋ 型チャネルストッパ２６よりも下方に位置している。
一方、ｎ＋型チャネルストッパ２６の内方の領域には、ポリシリコンフィールドプレート２８が配置されており、層間絶縁膜６に埋め込まれている。より具体的には、層間絶縁膜６は、ポリシリコンフィールドプレート２８と半導体基板１３との間に介在された第１層間絶縁膜６１と、ポリシリコンフィールドプレート２８を覆う第２層間絶縁膜６２とを含む。したがって、ポリシリコンフィールドプレート２８は、第１層間絶縁膜６１と第２層間絶縁膜６２との間に形成されており、それによって、層間絶縁膜６中に埋設されている。ポリシリコンフィールドプレート２８は、第１層間絶縁膜６１を介してｎ−型エピタキシャル層１３ｂに対向している。ポリシリコンフィールドプレートの外縁２８ａの位置と、ｎ＋型チャネルストッパ２６の内縁２６ａの位置とは互いに整合している。
ポリシリコンフィールドプレート２８の直上には、第２層間絶縁膜６２に第２コンタクト孔２９が形成されている。この第２コンタクト孔２９を介して、ポリシリコンフィールドプレート２８に等電位リング電極２５が接続されている。ポリシリコンフィールドプレート２８は、第２コンタクト孔２９の直下に凹部を有し、当該凹部に等電位リング電極２５が入り込んでいる。
等電位リング電極２５は、ポリシリコンフィールドプレート２８よりも内方（素子領域１１寄り）の領域まで延び、第２層間絶縁膜６２を介してｎ−型エピタキシャル層１３ｂの表面に対向するフィールドプレート部３０を一体的に有している。フィールドプレート部３０が第２層間絶縁膜６２を介してｎ−型エピタキシャル層１３ｂに対向しているのに対して、ポリシリコンフィールドプレート２８は第１層間絶縁膜６１を介してｎ−型エピタキシャル層１３ｂに対向している。フィールドプレート部３０と半導体基板１３との間の層間絶縁膜６の第１厚さＴ１（第２層間絶縁膜６２の厚さ）は、ポリシリコンフィールドプレート２８と半導体基板１３との間の絶縁膜の第２厚さＴ２（第１層間絶縁膜６１の厚さ）よりも厚い。
ソース電極３および等電位リング電極２５の表面は、パッシベーション膜７で覆われている。パッシベーション膜７は、ソース電極３および等電位リング電極２５の間の領域において、層間絶縁膜６の表面に接している。等電位リング電極２５と素子領域１１との間の領域には、半導体基板１３の表面にｐ型ガードリング２４が多重に形成され、素子領域１１を取り囲んでいる。
図６は、保護ダイオード４５の構成を説明するための図解的な断面図である。第１層間絶縁膜６１上にポリシリコン膜４０が形成されており、このポリシリコン膜４０は導電型がｎ型に制御されている。ポリシリコン膜４０中には、間隔を開けて複数の環状ｐ型領域４３が形成されており、それによって複数の環状ｎ型領域４４が区画されている。これにより、複数のｐｎ接合が形成されている。この複数のｐｎ接合が保護ダイオード４５を構成している。保護ダイオード４５の一方側に第１コンタクト部４１が設けられており、この第１コンタクト部４１は、第２層間絶縁膜６２に形成されたコンタクト孔６６を介してソース電極３に接続されている。また、保護ダイオード４５の他方側に第２コンタクト部４２が設けられており、この第２コンタクト部４２は、第２層間絶縁膜６２に形成されたコンタクト孔６７を介してゲート電極２に接続されている。この実施形態では、第１コンタクト部４１および第２コンタクト部４２は、コンタクト孔６６，６７を形成するときのエッチングによって形成された凹部４１ａ，４２ａを有している。
図７Ａ、図７Ｂおよび図７Ｃは、信頼性試験結果の例を示しており、ＨＴＲＢ（高温逆バイアス）試験後のドレイン−ソース間リーク電流の変化を示す。各図の横軸はドレイン−ソース間電圧Ｖdsを示す、各図の縦軸はドレイン−ソース間リーク電流IDSSを示す。図７Ａは試験前の初期状態での測定結果であり、図７Ｂは試験開始から２４０時間経過後の測定結果であり、図７Ｃは試験開始から１０００時間経過後の測定結果である。これらの比較から、１０００時間経過後でも初期状態からの特性変化が実質的に生じておらず、リーク電流が増加しないことが分かる。
図８Ａ、図８Ｂおよび図８Ｃは、比較例に係る構成における信頼性試験結果の例を示しており、ＨＴＲＢ試験後のドレイン−ソース間リーク電流の変化を示す。各図の横軸はドレイン−ソース間電圧Ｖdsを示す、各図の縦軸はドレイン−ソース間リーク電流IDSSを示す。試験対象の比較例では、外周領域のｎ−型エピタキシャル層の表層部に、ｐ型チャネル領域と同様のｐ型領域が形成されている。
図８Ａは試験前の初期状態での測定結果であり、図８Ｂは試験開始から２４０時間経過後の測定結果であり、図８Ｃは試験開始から１０００時間経過後の測定結果である。これらの比較から、ＨＴＲＢ試験によって、リーク電流が増加していることが分かる。これは、半導体基板の終端部からｐ型領域を通るリークパスが生じたことが原因であると推測される。
図９は、半導体装置１の製造工程を説明するための流れ図である。また、図１０Ａ〜図１０Ｅは、主要な工程における断面図であり、各図の右側に外周領域１２を示し、各図の左側に保護ダイオード４５が形成される領域を示す。
ゲートトレンチ１６、ゲート絶縁膜５１およびゲート導体２０などを含むゲート構造を形成（Ｓ１）した後、素子領域１１および外周領域１２に第１層間絶縁膜６１が形成される（Ｓ２）。第１層間絶縁膜６１は、ＣＶＤ(Chemical Vapor Deposition)法によって形成された酸化シリコン膜であってもよく、その膜厚はたとえば３０００Å程度（第２厚さＴ２）であってもよい。この第１層間絶縁膜６１上にポリシリコン膜４０（たとえば膜厚６０００Å）が形成され（Ｓ３）、ｐ型イオンが全面に注入される。
次に、図１０Ａに示すように、ゲート電極２のパッド部２１（図１参照）およびポリシリコンフィールドプレート２８（図２参照）の部分を覆うレジストマスク７２が形成され、このレジストマスク７２を介するエッチングによってポリシリコン膜４０がエッチングされる（Ｓ４）。それによって、保護ダイオード４５の領域を含む矩形のポリシリコン膜４０がパッド部２１に形成され、かつ外周領域１２には全周に渡って連続する環状のポリシリコンフィールドプレート２８が形成される。その後、レジストマスク７２を剥離した後、別のレジストマスクが形成され、そのレジストマスクを介するエッチングによって、素子領域１１の第１層間絶縁膜６１が除去される（Ｓ５）。その後、レジストマスクが剥離される。
次に、図１０Ｂに示すように、レジストマスク７３を介するｎ型不純物イオンの注入によって、ｎ＋型ソース領域５２（図４参照）およびｎ＋型チャネルストッパ２６が形成される（Ｓ６）。同時に、保護ダイオード４５の領域のポリシリコン膜４０には、ｎ型領域４４と、ｎ型領域からなるコンタクト部４１，４２とが形成される。その後、レジストマスク７３が剥離される。ポリシリコンフィールドプレート２８によってイオンが停止するので、ｎ＋型チャネルストッパ２６はポリシリコンフィールドプレートの外縁２８ａと整合する内縁２６ａを有することになる。
次いで、図１０Ｃに示すように、レジストマスク７４の開口を介してｎ−型エピタキシャル層１３ｂの表層部に対してチャネルイオン注入（ｐ型不純物イオン注入）が行われ、ｐ型チャネル領域５０が形成される（Ｓ７）。同時に、ｐ型ガードリング２４が外周領域１２に形成される。ただし、図１０Ｃでは、ｐ型ガードリング２４に対応してレジストマスク７４に形成される開口の図示を省略した。イオン注入すべきでない領域、とりわけ外周領域１２においてｐ型ガードリング２４よりも外側は、レジストマスク７４で保護されており、外周領域１２のｎ−型エピタキシャル層１３ｂに対してはチャネルイオン注入が行われない。その後、レジストマスク７４が剥離される。
次に、図１０Ｄに示すように、第２層間絶縁膜６２が形成される（Ｓ８）。第２層間絶縁膜６２は、ＣＶＤ酸化膜（たとえば膜厚２０００Å）およびＴＥＯＳ(テトラエトキシシラン)酸化膜（たとえば膜厚３５００Å）の積層膜であってもよい。第２層間絶縁膜６２の厚さ（第１厚さＴ１）は、５５００Å〜６０００Åであってもよい。さらに、第２層間絶縁膜６２上にレジストマスク７５が形成され、このレジストマスク７５を介するエッチングによって、コンタクト孔２７，２９，６３（図４参照），６６，６７が形成される（Ｓ９）。その後、さらにｐ型不純物イオンが注入され、それによって、コンタクト孔６３の直下にｐ＋型チャネルコンタクト層５３（図４参照）が形成され、コンタクト孔２７の直下のｎ−型エピタキシャル層１３ｂ内にｐ＋型層６５が形成される（Ｓ１０）。このとき、コンタクト孔６６，６７を介して保護ダイオード４５のコンタクト部４１，４２にもｐ型不純物イオンが注入されるが、ｎ＋型ソース領域のためのイオン注入（Ｓ６）と同時に注入されたｎ型不純物の濃度が高いので、コンタクト部４１，４２はｎ型に保たれる。一方、コンタクト孔２９を介するイオン注入によって、ポリシリコンフィールドプレート２８の露出表面を含む領域はｐ型になる。その後、レジストマスク７５が剥離される。
次いで、図１０Ｅに示すように、たとえば、スパッタリングによってアルミニウム系の金属膜８０が形成される。この金属膜８０上にレジストマスク７６が形成され、そのレジストマスク７６を介するエッチングによって、金属膜８０がパターニングされる。それによって、金属膜８０が、ゲート電極２、ソース電極３および等電位リング電極２５に分割される（Ｓ１１）。
その後は、たとえばプラズマＣＶＤによって窒化膜等からなるパッシベーション膜７が形成され、このパッシベーション膜７に穴開けして、ゲートパッドおよびソースパッドがゲート電極２およびソース電極３上にそれぞれ形成される（Ｓ１２）。さらに、必要に応じてｎ＋型シリコン基板１３ａの裏面を研削した後に、シリコン基板１３ａの裏面にアルミニウム等の金属膜が形成されてドレイン電極５とされる（Ｓ１３）。
以上のように、この実施形態によれば、外周領域１２において層間絶縁膜６に埋め込まれたポリシリコンフィールドプレート２８がｎ＋型チャネルストッパ２６の内側に設けられており、このポリシリコンフィールドプレート２８が等電位リング電極２５に接続されている。そして、そのポリシリコンフィールドプレート２８の内側に等電位リング電極２５のフィールドプレート部３０が配置されている。このような構造によって、ｎ＋型チャネルストッパ２６の内側において、複数のフィールドプレート２８，３０によって段階的に電界を緩和することができるので、ｎ＋型チャネルストッパ２６の近傍における電界の集中を回避できる。それによって、リーク電流を抑制し、かつリーク電流の経時変化を抑制して、信頼性の高い半導体装置１を実現できる。
また、この実施形態では、フィールドプレート部３０（第１フィールドプレート）と半導体基板１３との間において層間絶縁膜６（第２層間絶縁膜６２）が第１厚さＴ１を有し、ポリシリコンフィールドプレート２８（第２フィールドプレート）と半導体基板１３との間において層間絶縁膜６（第１層間絶縁膜６１）が第２厚さＴ２を有している。そして、第２厚さＴ２が第１厚さＴ１よりも薄くなっている。これにより、素子領域１１からｎ＋型チャネルストッパ２６に向かうに従ってフィールドプレート３０，２８と半導体基板１３とが接近していくので、電界をより効果的に緩和することができる。
さらに、この実施形態では、ｎ＋型チャネルストッパ２６がｎ−型エピタキシャル層１３ｂに接してしているので、等電位リング電極２５がドレイン領域に直接接続されている。そのため、半導体基板１３の外周領域１２の電位を確実に均等化することができるので、耐圧を向上することができ、信頼性の高い半導体装置１を実現できる。
また、この実施形態では、素子領域１１に形成されたＭＯＳＦＥＴのゲート−ソース間に接続された保護ダイオード４５がポリシリコン膜４０からなり、そのポリシリコン膜４０と同じ層にポリシリコンフィールドプレート２８が形成されている。したがって、保護ダイオード４５とポリシリコンフィールドプレート２８とを同時に形成できるので、製造工程を簡単にすることができる。
さらに、この実施形態では、チャネルストッパ２６の内縁２６ａとポリシリコンフィールドプレート２８の外縁２８ａとが整合しているので、チャネルストッパ２６の近傍における電界集中をより確実に回避して、信頼性の高い半導体装置１を実現できる。
また、この実施形態では、外周領域１２にはｐ型チャネル領域５０と同等のｐ型領域がｎ−型エピタキシャル層１３ｂに形成されておらず、フィールドプレート部３０およびポリシリコンフィールドプレート２８の直下における半導体基板１３の表面がｎ−型の領域となっている。これにより、半導体基板１３の表面を通るリークパスが形成されることを回避できるので、信頼性の高い半導体装置１を実現できる。
以上、この発明の一実施形態について説明してきたが、この発明はさらに他の形態で実施することもできる。たとえば、前述の実施形態におけるｐ型領域とｎ型領域とを反転してもよい。また、前述の実施形態では、第１フィールドプレートが等電位リング電極２５と一体化している例について説明したが、等電位リング電極２５とは別に第１フィールドプレートを設けてもよい。さらに、前述の実施形態では、フィールドプレート部３０（第１フィールドプレート）と半導体基板１３との間の層間絶縁膜６の第１厚さＴ１が、ポリシリコンフィールドプレート２８と半導体基板１３との間の層間絶縁膜６の第２厚さＴ２よりも大きい例を示したが、これらの大小関係は逆であってもよく、また第１および第２厚さＴ１，Ｔ２が互いに等しくてもよい。さらに、前述の実施形態では、保護ダイオード４５を構成するポリシリコン膜４０とポリシリコンフィールドプレート２８とが同じ層に形成されたポリシリコン膜からなっているが、これらは別の層に形成されていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ ゲート電極
３ ソース電極
４ ギャップ
５ ドレイン電極
６ 層間絶縁膜
６１ 第１層間絶縁膜
６２ 第２層間絶縁膜
７ パッシベーション膜
１１ 素子領域
１２ 外周領域
１３ 半導体基板
１３ａ ｎ＋型シリコン基板
１３ｂ ｎ−型エピタキシャル層
１５ ＭＯＳＦＥＴセル
１６ ゲートトレンチ
２０ ゲート導体
２４ ｐ型ガードリング
２５ 等電位リング電極
２６ ｎ型チャネルストッパ
２６ａ 内縁
２７ 第１コンタクト孔
２８ ポリシリコンフィールドプレート
２８ａ 外縁
２９ 第２コンタクト孔
３０ フィールドプレート部
４０ ポリシリコン膜
４１（４１Ａ，４１Ｂ，４１Ｃ） 第１コンタクト部
４２ 第２コンタクト部
４３ 環状ｐ型領域
４４ 環状ｎ型領域
４５ 保護ダイオード
５０ ｐ型チャネル領域
５１ ゲート絶縁膜
５２ ｎ＋型ソース領域
５３ ｐ＋型チャネルコンタクト層
６３ コンタクト孔
６４ 凹部
６５ ｐ＋型層
６６ コンタクト孔
６７ コンタクト孔
７２〜７６ レジストマスク
８０ 金属膜
Ｔ１ 第１厚さ
Ｔ２ 第２厚さ

Claims (7)

  1. 第１導電型の半導体基板と、
    前記半導体基板に形成された能動素子を含む素子領域と、
    前記素子領域を取り囲むように前記半導体基板の外周領域に形成された、前記第１導電型のチャネルストッパと、
    前記半導体基板の表面を覆うように形成され、前記チャネルストッパを露出する第１コンタクト孔を有する絶縁膜と、
    前記半導体基板において前記チャネルストッパおよび前記第１コンタクト孔の下方の領域に形成され、前記第１導電型とは異なる第２導電型の第２導電型層と、
    前記絶縁膜上に形成され、前記チャネルストッパと前記素子領域との間で前記半導体基板に前記絶縁膜を介して対向する第１フィールドプレートと、
    前記絶縁膜に埋め込まれ、前記第１フィールドプレートと前記チャネルストッパとの間で前記半導体基板に前記絶縁膜を介して対向する第２フィールドプレートと、
    前記第１コンタクト孔を介して前記チャネルストッパに接続され、前記第１フィールドプレートに接続され、かつ前記絶縁膜に形成された第２コンタクト孔を介して前記第２フィールドプレートに接続されており、前記半導体基板の外周領域に沿って形成された等電位リング電極とを含み、
    前記等電位リング電極は、前記第１コンタクト孔を通り、前記チャネルストッパを貫通して前記第２導電型層に達する深さまで延びており、前記等電位リング電極の下端が、前記第２導電型層内において前記チャネルストッパよりも下方に位置しており、
    前記第２フィールドプレートは、前記第２コンタクト孔の直下に凹部を有し、当該凹部に前記等電位リング電極が入り込んでいる、半導体装置。
  2. 前記絶縁膜が、前記第１フィールドプレートと前記半導体基板との間において第１厚さを有しており、前記第２フィールドプレートと前記半導体基板との間において前記第１厚さよりも薄い第２厚さを有している、請求項１に記載の半導体装置。
  3. 前記チャネルストッパが前記半導体基板の前記第１導電型の領域に接している、請求項１または２に記載の半導体装置。
  4. 前記第２フィールドプレートが、ポリシリコン膜からなる、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記素子領域に形成され、前記第１導電型とは反対の第２導電型のチャネル領域を含むＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのゲート−ソース間に接続された保護ダイオードとをさらに含み、
    前記保護ダイオードが、前記半導体基板上に前記絶縁膜を介して前記第２フィールドプレートと同じ層に形成されたポリシリコン膜からなる、請求項４に記載の半導体装置。
  6. 前記チャネルストッパの内縁と前記第２フィールドプレートの外縁とが整合している、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記第１フィールドプレートおよび前記第２フィールドプレートの直下において、前記半導体基板の表面が前記第１導電型の領域である、請求項１〜６のいずれか一項に記載の半導体装置。
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