JP2022125984A - 改良したゲートバイアス構造を有する垂直導通シリコンカーバイドｍｏｓｆｅｔ装置及びその製造方法 - Google Patents

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Abstract

【課題】改良したゲートバイアス印加構造を有する垂直導通シリコンカーバイドＭＯＳＦＥＴ装置及びその製造方法を提供する。【解決手段】垂直導通ＭＯＳＦＥＴ装置５０において、ダイ５２は、第１表面５５Ａ及び第２表面と、周辺ゾーンと、を有するシリコンカーバイドのボディ５５内に形成されている。絶縁ゲート領域７０は、第１表面上に延在しており、且つ、ゲート導電性領域７２を有している。導電性物質からなる環状接続領域は、周辺ゾーンにおいて、第１表面５５Ａ上を延在する表面端部構造内に形成されている。ゲート導電性領域７２及び該環状接続領域は、シリコン層及びシリコン層の上側にある金属シリサイド層によって形成されている。【選択図】図６

Description

本発明は、改良したゲートバイアス構造を有する垂直導通シリコンカーバイドＭＯＳＦＥＴ装置及びその製造方法に関するものである。
知られているように、例えば１．１ｅＶよりも一層高いワイドバンドギャップ、低いオン抵抗、高い熱伝導度、高い動作周波数、及び電荷キャリアの高い飽和速度、を有する半導体物質は、シリコン基板に形成される電子装置よりもより良い性能を有する例えばダイオード及びトランジスタ等の電子装置を得ることを可能とする。このことは、例えば、高温度等の特定の動作条件において６００Ｖと１，３００Ｖとの間の電圧において動作する装置におけるパワー適用例に対して特に適用される。
特に、ＭＯＳＦＥＴ電子装置は、上述した利点を提供する例えば３Ｃ－ＳｉＣ，４Ｈ－ＳｉＣ，６Ｈ－ＳｉＣ等のポリタイプの内の一つであるシリコンカーバイドのウエハから開始して形成される。特に、以下の説明において、４Ｈ－ＳｉＣポリタイプについて言及するが、それについての説明は、範囲を制限すること無しに、その他のポリタイプに対しても適用されるものである。
例えば、図１は、第１軸Ｘ、第２軸Ｙ、第３軸Ｚからなるカーテシアン座標系においての既知の垂直導通ＭＯＳＦＥＴ装置１の断面図である。ＭＯＳＦＥＴ装置１は、ここでは２つのみしか図示されていないが複数個の基本セルから形成されており、それらは構造が同じで同じダイ２内に隣接して配置されており且つ並列接続されている。従って、それらはソース端子Ｓと、ドレイン端子Ｄと、ゲート端子Ｇとを共用している。ダイ２は、第１表面５Ａと第２表面５Ｂとを具備するシリコンカーバイドの基板５を有している。基板５は、ドレイン領域７と、複数個のボディ領域１０と、複数個のソース領域１５とを収容している。
ドレイン領域７は、ここではＮ型であり、基板５の第１表面５Ａと第２表面５Ｂとの間に延在している。金属又はシリサイド等の導電性物質のドレインコンタクト領域９が、ドレイン領域７と直接的に電気的コンタクトをして、基板５の第２表面５Ｂ上を延在し、且つＭＯＳＦＥＴ装置１のドレイン端子Ｄを形成している。ボディ領域１０はＰ型であり且つ第１表面５Ａから互いに或る距離において基板５内を延在している。ドレイン領域７の表面部分２４が２個の隣接するボディ領域１０の間に設けられている。ボディ領域１０は、更に、第２軸Ｙに沿って延在しており且つ、ここでは、平面図において、ストリップ形状を有している。
ソース領域１５は、各々、基板５の第１表面５Ａから夫々のボディ領域１０内を延在しており、且つＮ型である。各ソース領域１５は、夫々のボディ領域１０の幅よりも一層小さい第１軸に沿っての幅を有しており、且つ夫々のボディ領域１０の深さよりも一層小さい第３軸Ｚに沿っての深さを有している。各ソース領域１５は、隣接する表面部分２４と共に、夫々のボディ領域１０のチャンネル部分２５を横方向に境界画定している。
ＭＯＳＦＥＴ装置１は、更に、複数個の絶縁ゲート領域２０を有している。該絶縁ゲート領域２０の各々は、基板５の第１表面５Ａとコンタクトしているゲート絶縁層２１と、ゲート絶縁層２１の直ぐ上にあり典型的には多結晶シリコンからなるゲート導電性領域２２と、ゲート絶縁層２１と共にゲート導電性領域２２を取り囲み且つ封止している絶縁層２３とによって形成されている。各絶縁ゲート領域２０のゲート絶縁層２１は、ドレイン領域７の夫々の表面部分２４上、夫々の表面部分２４に隣接する２個のチャンネル領域２５上、及び、部分的に、夫々のチャンネル領域２５に隣接する２個のソース領域１５上を延在している。ゲート導電性領域２２は、ここでは、第２軸Ｙに平行に延在するストリップの形状を有しており（図２も参照）且つ電気的に互いに並列接続されると共に、後述するように、ＭＯＳＦＥＴ装置１のゲート端子Ｇへ接続されている。
ＭＯＳＦＥＴ装置１は、更に、複数個のボディコンタクト領域３０を有している。ボディコンタクト領域５０はＰ＋型であり且つその各々が、夫々のボディコンタクト領域１０とコンタクトして、基板５の第１表面５Ａから夫々のソース領域１５内に延在している。図示例においては、各ソース領域１５が１つを越えるボディコンタクト領域３０を収容している。ボディコンタクト領域３０は第１軸Ｘに沿って互いにオフセットされて第２軸Ｙに沿って互いに或る距離に配置されており、従って、図１の断面図においてそれらが見えるのは、右側及び左側の２個のソース領域１５においてのみであって中央のソース領域１５においては見えていない。ボディコンタクト領域３０及びソース領域１５は、例えば金属からなるソースメタリゼーション領域３３と直接電気的にコンタクトしている。
図２から特に理解されるように、ソースメタリゼーション領域３３は、大略、基板５の第１表面５Ａの大部分を占めており、互いに隣接し且つ或る距離離れて配置されている２つの部分（図２中においては３３Ａ及び３３Ｂの参照番号を付してある）に分割されている。ソースメタリゼーション領域２２のこれら２つの部分３３Ａ及び３３Ｂは、又、ＭＯＳＦＥＴ装置１の外部接続用のパッドを形成しており且つＭＯＳＦＥＴ装置１のソース端子Ｓを形成している。
更に、図２において、２個の補助的ソースパッド３４及び１個のゲートパッド３５も基板５の第１表面５Ａ上を延在している。補助的ソースパッド３４、ゲートパッド３５、及びソースメタリゼーション領域３３は同じ層内に形成されており、従ってソース端子Ｓに対して所望の電流能力を提供するために同じ高い厚さを有している。
ゲートパッド３５は、金属接続部分及び抵抗回路網を介して、ゲート導電性領域２２（図２において点線で表してある）へ接続されている。詳細には、該金属接続部分はパッド３３，３４及び３５と同じ金属層内に形成されており且つゲート金属リング３８Ａ及びゲート金属ストリップ即ち「フィンガー」３８Ｂを有している。
図２に示した実施例においては、ゲートパッド３５は、ダイ２の１側部近傍でその中間位置に配置されており、ゲート金属フィンガー３８Ｂはゲートパッド３５からダイ２の反対側へ向けて延在しており、且つゲート金属リング３８Ａが、ゲートパッド３５の延長としてダイ２と電気的にコンタクトしてダイ２の周辺部を延在している。
特に、図２の平面図において、ダイ２は矩形形状を有しており、それは第１側部２Ａと、第１側部２Ａの反対側の第２側部２Ｂと、第３側部２Ｃと、第３族部２Ｃの反対側の第４側部２Ｄとを有しており、第３及び第４側部２Ｃ，２Ｄは第１軸Ｘと平行に延在しており、且つ第１及び第２側部２Ａ，２Ｂは第２軸Ｙと平行に延在している。
この幾何学的形状において、ゲートパッド３５は第１側部２Ａの近傍に配置されており、ゲート金属フィンガー３８Ｂはゲートパッド３５から第２側部２Ｂに隣接するゲート金属リング３８Ａの部分へ第１軸Ｘと平行に延在しており、且つゲート導電性領域２２は第２軸Ｙと平行に延在している。
該抵抗回路網は、図３及び４に図示されており且つ後述するように、ゲート導電性領域２２及び金属接続部分３８Ｂ，３８Ａへ接続されている第１及び第２接続部分３６Ａ，３８Ｂを有しており、尚、図３及び４においては、簡単化のためにゲート絶縁層２１は示していない。特に、図３は、例えば第４側部２Ｄに隣接しているダイ２の周辺端部部分（３７の参照番号を付してある）を示している。
例えばシリコン酸化物からなる絶縁酸化物環状部分４０Ａが基板５の第１表面５Ａ上を延在しており且つ絶縁層２３へ接続されているパッシベーション層４２によって被覆されている。
基板５と反対の導電型（ここではＰ型）を有しており且つ環状形状を有している境界画定領域４１が、絶縁酸化物環状部分４０Ａのほぼ内側端部下側で基板５内を延在している。境界画定領域４１は、基板５において、活性区域４４（その限界は模式的に点線Ａで表してある）を取り囲んでおり、ソース領域２５とボディ領域１０（図３中には見えない）とを包含するＭＯＳＦＥＴ装置１の導電性領域を収容している。チャンネルストッパーを形成している注入領域４３（ここではＮ＋型であり且つリング形状をしている）が、境界画定領域４１から或る距離Ｄにおいてダイ２の側部５Ａ－５Ｄの近傍で且つ絶縁酸化物環状部分４０Ａの外側端部近傍において絶縁酸化物環状部分４０Ａの下側を延在している。
多結晶シリコンの第１接続部分３６Ａは、絶縁酸化物環状部分４０Ａの内側端部に沿って且つその上を延在している。第１接続部分３６Ａは、ここでは、中断無しで、同じ層内に得られているゲート導電性領域２２と直接電気的にコンタクトしている。図３は、更に、ゲート金属リング３８Ａを示しており、それは絶縁酸化物環状部分４０Ａの上方を延在しており、該ゲート金属リング３８Ａはパッシベーション層４２をクロスしており、且つ、ここでは、第１接続部分３６Ａと直接電気的にコンタクトしている。
図４はゲート金属フィンガー３８Ｂとゲート導電性領域２２との間の接続を示している。詳細には、絶縁酸化物環状部分４０Ａと同じ層によって形成されている絶縁酸化物フィンガー部分４０Ｂは、ダイ２の第１及び第２側部２Ａ，２Ｂに隣接した絶縁酸化物環状部分４０Ａの側部とコンタクトするまで第１方向Ｘと平行にボディ５上を延在している。絶縁酸化物フィンガー部分４０Ｂ及び絶縁酸化物環状部分４０Ａは端部絶縁領域４０を形成している。
第２接続部分３６Ｂは絶縁酸化物フィンガー部分４０Ｂ上を延在しており、第１方向Ｘにおいて長尺形状を有している。しかしながら、第２接続部分３６Ｂは、絶縁酸化物フィンガー部分４０Ｂの幅（第２方向Ｙと平行な方向）よりも一層大きな幅（同じ方向）を有しており、従って絶縁酸化物フィンガー部分４０Ｂの側部上にも延在していて、そこでそれはゲート導電性領域２２と直接的に接続されている。
絶縁層２３は第２接続部分３６Ｂを被覆しており且つ第２接続部分３６Ｂのほぼ長さ全体にわたって第１方向Ｘと平行に延在している開口４６を有している。ゲート金属フィンガー３８Ｂは開口４６を介して延在しており且つ、ここでは、第２接続部分３６Ｂと直接に電気的コンタクトしている。
絶縁酸化物フィンガー部分４０Ｂは、それと直接コンタクトしている境界画定領域４１の２つの反対側側部の間で第１方向Ｘと平行に延在してボディ５内に形成されているＰ型の絶縁フィンガー領域４５上を延在している。絶縁酸化物フィンガー部分４０Ｂは、２つの活性区域４４を分離させる不活性区域４７（中央端部区域とも呼称される）の上側に存在している。
既知の装置１においては、ゲート金属フィンガー３８Ｂ及びゲート金属リング３８Ａは、接続部分３６Ａ，３６Ｂによって形成される抵抗回路網の固有抵抗に起因するゲートパッド３５とゲート導電性領域２２との間の電圧降下を減少させる目的を有している。しかしながら、金属接続部分３８Ａ，３６Ｂの存在は或る適用例においては欠点となっている。
実際に、ゲート金属フィンガー３８Ｂは、該ソースメタリゼーションを少なくとも２つ（又は、寸法に起因して、幾つかのゲート金属フィンガー３８Ｂを有する装置においてはそれ以上）の部分３３Ａ，３３Ｂに分割させる。このことは、ダイ２上に焼結又は半田付けしたクリップを有するか又はソースメタリゼーション領域３３へコンタクトするために特定のコストのかかる及び／又は厄介な解決手段を必要とするパワーモジュールにおいてのＭＯＳＦＥＴ装置１の使用を制限する。
更に、ダイ２の周辺端部部分３７におけるゲート金属リング３８Ａの存在は、ＭＯＳＦＥＴ装置１の信頼性評価期間中に重要である。特に、高湿度環境においてのスイッチング挙動を検証する革新的な信頼性テストは、ゲート金属リング３８Aが該装置の弱点であることを示している。
金属接続部分３８Ａ，３０Ｂは、それらの寸法のためと、ソースメタリゼーション領域３３及にゲートパッド３５の部分３３Ａ，３３Ｂの間に設けねばならない最小安全空間に起因する両方のために、無視不可能な厄介者となっている。例えば、図示した形態の場合に、ゲート金属リング３８Ａは、チャンネルストッパー領域４３と境界画定領域４１との間で図３において距離Ｄを維持すべく設計される。更に、図４に示したように、活性区域４４間の距離Ｄ’（中央端部区域４７及びゲート金属フィンガー３８Ｂが延在する区域）はＭＯＳＦＥＴ装置１の導通用に使用することは不可能であり且つ浪費区域を表している。
本発明の目的とするところは、従来技術の欠点を解消することである。
本発明によれば、特許請求の範囲に定義される如く、垂直導通ＭＯＳＦＥＴ装置及びその製造方法が提供される。
本発明のより良い理解のために、本発明の幾つかの実施例について添付の図面を参照して純粋に非制限的な例として以下に説明する。
図２中の断面線Ｉ－Ｉに沿って取った既知のＭＯＳＦＥＴ装置の一部の断面図。 図１のＭＯＳＦＥＴ装置の平面図。 図２中の断面線ＩＩＩ－ＩＩＩに沿って取った図１のＭＯＳＦＥＴ装置の断面図。 図２注の断面線ＩＶ－ＩＶに沿って取った図１のＭＯＳＦＥＴ装置の断面図。 本発明の１実施例に基づくＭＯＳＦＥＴ装置の平面図。 断面線ＶＩ－ＶＩに沿って取った図５のＭＯＳＦＥＴ装置の断面図。 本発明の別の実施例に基づく断面線ＶＩ－ＶＩに沿って取った図５のＭＯＳＦＥＴ装置の断面図。 断面線ＶＩＩＩ－ＶＩＩＩに沿って取った図５のＭＯＳＦＥＴ装置の断面図。 断面線ＩＸ－ＩＸに沿って取った図５のＭＯＳＦＥＴ装置の断面図。 図５のＭＯＳＦＥＴ装置のゲート導電性領域の可能なレイアウト。 図５のＭＯＳＦＥＴ装置のゲート導電性領域の別の可能なレイアウト。 （Ａ）及び（Ｂ）は本発明の１実施例に基づく図６のＭＯＳＦＥＴ装置の相次ぐ製造ステップにおける半導体ウエハの（図６と同じ断面で取られた）各断面図。 （Ａ）乃至（Ｃ）は本発明の異なる実施例に基づく図６のＭＯＳＦＥＴ装置の相次ぐ製造ステップにおける半導体ウエハの（図６と同じ断面で取られた）各断面図。 （Ａ）及び（Ｂ）は本発明の１実施例に基づく図７のＭＯＳＦＥＴ装置の相次ぐ製造ステップにおける半導体ウエハの（図７と同じ断面で取られた）各断面図。
ＭＯＳＦＥＴ装置５０は、４個の横表面、即ち側部、５２Ａ－５２Ｄと、上部表面５２Ｅと、を有している大略平行六面体形状を有するダイ５２内に形成されている。特に、図５の平面図において、ダイ５２は、第１側部５２Ａと、第１側部５２Ａの反対側の第２側部５２Ｂと、第３側部５２Ｃと、第３側部５２Ｃの反対側の第４側部５２Ｄと、を有しており、第３及び第４側部５２Ｃ，５２Ｄはカーテシアン座標系ＸＹＺの第１軸Ｘに対して平行であり、且つ第１及び第２側部５２Ａ，５２Ｂはカーテシアン座標系ＸＹＺの第２軸Ｙに対して平行である。
ＭＯＳＦＥＴ装置５０は、互いに隣接しており且つ並列接続されている複数個の基本セル（図６及び７においては２個のセルが示されている）を有している。従って、それらのセルは、ソース端子Ｓと、ドレイン端子Ｄと、ゲート端子Ｇとを共用している。
図６及び７の断面において見られるように、ダイ５２は、第１表面５５Ａと第２表面５５Ｂとを有しているシリコンカーバイドの基板５５を有している。基板５５は、ドレイン領域５７、複数個のボディ領域６０、及び複数個のソース領域６５を収容しており、これらは図１の夫々の同じ名称の領域７，１０、及び１５と類似しているからそれらの更なる説明は割愛する。
金属及び／又はシリサイド等の導電性物質からなるドレインコンタクト領域５９が、ドレイン領域５７と直接電気的にコンタクトして基板５５の第２表面５５B上を延在しており且つＭＯＳＦＥＴ装置５０のドレイン端子Ｄを形成している。
ドレイン領域５７の表面部分６４は２個の隣接するボディ領域６０の間に構成されている。各ソース領域６５は、隣接する表面部分６４と共に、夫々のボディ領域６０のチャンネル部分７５を横方向に境界画定している。
ＭＯＳＦＥＴ装置５０は、更に、複数個の絶縁ゲート領域７０を有している。絶縁ゲート領域７０は、各々、基板５５の第１表面５５Ａとコンタクトしているゲート絶縁性領域７１、該ゲート絶縁性領域７１の直上にあるゲート導電性領域７２、及びゲート絶縁性領域７１と共にゲート導電性領域７２を取り囲んでおり且つ封止している上部絶縁層７３、によって形成されている。
各ゲート導電性領域７２は、ここでは、典型的には多結晶シリコンからなるゲート半導体部分７６、及び該ゲート半導体部分７６の直上にあり且つそれと直接電気的コンタクトをしているゲート金属部分７７、によって形成されている。ゲート金属部分７７は、典型的に、金属シリサイドであり、例えばタングステン、チタン、ニッケル、コバルト、又はプラチナのシリサイドである。
図６の実施例においては、ゲート金属部分７７はゲート半導体部分７６と同じ幅（第１軸Ｘの方向において）を有しており、図７の実施例においては、該ゲート金属領域（参照番号７７’を付してある）はゲート半導体部分７６よりも一層小さい幅を有している。
各絶縁ゲート領域７０のゲート絶縁性領域７１は、ドレイン領域５７の夫々の表面部分６４上、夫々の表面部分６４に隣接する２個のチャンネル領域７５上、及び、部分的に、夫々のチャンネル領域７５に隣接する２個のソース領域６５上を延在している。
ゲート導電性領域７２は、互いに電気的に並列接続されると共に、後述するように、ＭＯＳＦＥＴ装置５０のゲート端子Ｇへ接続されている。
ＭＯＳＦＥＴ装置５０は、更に、複数個のボディコンタクト領域８０（以後Ｐウエル領域８０としても言及する）を有しており、それらは図１のボディコンタクト領域３０に類似している。
Ｐウエル領域８０及びソース領域６５は、例えば金属及び／又は金属シリサイドからなるソースメタリゼーション領域８３と直接電気的にコンタクトしている。
図５から理解されるように、ソースメタリゼーション領域８３は、ここでは、ダイ５０の上部表面５２Ｅの殆どを占有している単一部分によって形成されており且つＭＯＳＦＥＴ装置５０の外部接続用のパッドも形成している。
更に、２個の補助的ソースパッド８４及び１個のゲートパッド８５が基板５５の第１表面５５A上に延在している。補助的ソースパッド８４、ゲートパッド８５、及び単一のソースメタリゼーション領域８３が同じ層内に形成されており、従ってソース端子Ｓの所望の電流能力を与えるために例えば１μｍと１０μｍとの間の同じ高い厚さを有している。所望により、ソースメタリゼーション領域８３は、単一の部分ではなく、幾つかの別個の部分によって形成させることが可能であることが注記される。いずれの場合にも、ＭＯＳＦＥＴ装置５０においては、それらの間の距離は臨界的なものではなく、且つゲート金属フィンガー（図１における３８Ｂ）は存在せず、ゲート金属リング（図１における３８Ａ）も存在しない。
ゲートパッド８５（ここでは、中間位置においてダイ５２の第１側部５２Ａの近傍に配置されている）は環状接続領域８６を介してゲート導電性領域７２（図５中に点線で表してある）へ接続されており、該環状接続領域８６はダイ５２の周辺部の近傍を延在しており且つゲートパッド８５の下側に配置されているコンタクト区域８６Ａを形成する拡幅部分を有している。環状接続領域８６は、ゲート導電性領域７２とモノリシックであり、同じ層によって形成されており、且つ後に詳述するように、ゲート導電性領域７２を形成する同じ処理ステップによって得られる。
環状接続領域８６は図８の断面においても見ることができ、それらの図においては、簡単化のために、ゲート絶縁領域７１は表示されていない。特に、図８は、例えば第２側部５２Ｂに隣接したダイ５２の周辺端部部分（参照番号８７を付してある）を示している。ここでは酸化物である端部絶縁領域９０が基板５５の第１表面５５Ａ上を延在している。
端部絶縁領域９０は、ここでは酸化物層９６及びその上にあるパッシベーション層９２を有している。ダイ５２の第３及び第４側部５２Ｃ，５２Ｄの近傍において、パッシベーション層９２は絶縁ゲート領域７０の上部絶縁層７３と続行し、それは、図８の断面において、複数の開口によって中断されており、該開口内にはソースメタリゼーション８３が延在している。
基板５５の導電型と反対の導電型でここではＰ型で且つ環状形状を有している境界画定領域９１が、端部絶縁領域９０の内側端部の近傍であるがそれから或る距離において端部絶縁領域９０の下側で基板５５内を延在している。境界画定領域９１は、基板５５において、ボディ領域６０とソース領域６５とを包含しているＭＯＳＦＥＴ装置５０の導通領域を収容している活性区域９４（その限界は点線Ｂで模式的に示してある）を取り囲んでいる。ここではＮ＋型であり環状形状であるチャンネルストッパー領域９３が、端部区域における電位をバランスさせるために、境界画定領域９１から或る距離Ｄ１において、ダイ５２の側部５２Ａ－５２Ｄの近傍において、端部絶縁領域９０の下側を延在している。
環状接続領域８６が端部絶縁領域９０の内側端部に沿ってのみ環状態様で延在しており且つ活性区域間に延在する部分を有するものではない。前述した如く、環状接続領域８６は、２つの層の積層体として、ゲート導電性領域７２とモノリシックに形成されている。特に、環状接続領域８６は、半導体接続部分８８と、該半導体接続部分８８の直上に存在しており且つそれと直接電気的コンタクトをしている金属接続部分８９とを有している。
更に、半導体接続領域８８の物質はゲート半導体部分７６（典型的には多結晶シリコン）のものと同じであり、且つ金属接続部分８９の物質はゲート金属部分７７（典型的には金属シリサイドで、例えばタングステン、チタン、ニッケル、コバルト、又はプラチナのシリサイド）のものと同じである。ゲート半導体部分７６と環状接続領域８６とを形成する夫々の層の積層体がゲートバイアス層９５を形成する。
図８から理解されるように、環状接続領域８６は、端部絶縁領域９０上を最小範囲延在するに過ぎず、且つ非常に小さい幅、例えば１０μｍと５０μｍとの間を有している。更に、境界画定領域９１も小さな幅（図８の断面において第１方向において）を有しており、それは、例えば２０μｍと５０μｍとの間である。この様に、周辺端部部分８７の幅は減少され、従って、ダイ２－５２の同じ寸法に対して、活性区域９４の寸法を増加させることも可能である。
更に、図９（既知のＭＯＳＦＥＴ装置１を表している図４と類似しており且つそれと比較して）から理解されるように、ＭＯＳＦＥＴ装置５０の中央区域において、ゲートメタリゼーション部分の不存在に起因して非活性端部区域は延在していない。その結果、ＭＯＳＦＥＴ装置５０においては、パッシベーション層９２／７３は上部において環状接続領域８６の金属接続部分８９を完全に被覆しており、且つパッシベーション層９２／７３を介して開口も導電性領域も存在せず、環状接続領域８６の上部表面とゲートメタリゼーション８５との間の直接的な電気的コンタクトを与える表面金属部分も存在しない。環状接続領域８６のバイアス印加は、実際に、コンタクト区域８６Ａと隣接するその部分においてのみ発生する。従って、ＭＯＳＦＥＴ装置５０は、広い活性区域９４を有しており、従ってダイ５２の面積を効果的に利用している。
図１０及び１１はゲートバイアス層９５の２つの可能なレイアウトを示している。特に、図１０は、コンタクト区域８６Ａを周辺部に配置させた図５に示したものに対応するゲートバイアス層９５のレイアウトを示している。
理解されるものと思われるが、環状接続領域８６は第１及び第２分岐部８６Ｂ，８６Ｃを有しており、それらはボディ５２の２つの反対側部に沿って（そして、正確には、図１０に示した実施例においては、ダイ５２の第３及び第４側部５２Ｃ，５２Ｄに沿って）その近傍を延在しており、そしてゲート導電性領域７２は環状接続領域８６の第１及び第２分岐部８６Ｂ，８６Ｃの間に連続的に延在している。
図１１は、ゲートバイアス層の異なるレイアウトを示しており、ここでは参照番号９５’を付してある。ここでも、ゲート導電性領域７２は、環状接続領域８６の第１及び第２分岐部８６Ｂ，８６Ｃの間を連続的に延在している。最も中央に配置されているゲート導電性領域７２は１個の拡幅中央部分を有しており、それは幾つかの異なるゲート導電性領域７２に対して共通であり且つゲートパッド８５がその上を延在するコンタクト区域８６Ａ’を形成している。この場合には、環状接続領域８６のバイアス印加は、環状接続領域８６をコンタクト区域８６Ａ’へ接続しているゲート導電性領域７２を介してのみ発生する。
一般的に、ＭＯＳＦＥＴ装置５０の場合には、ゲートパッド８５の位置、従ってコンタクト区域８６Ａ，８６Ａ’の位置は適用例及びあり得る顧客の希望に従って高い自由度で選択することが可能である。
図５，６，８－１１のＭＯＳＦＥＴ装置５２は、ゲート導電性領域７２のゲート半導体部分７６を画定するまで又は後にシリサイド層を付着／形成することによって製造することが可能である。例えば、図１２Ａは、ダイシングの後に図６のダイ５２を形成することが意図されたシリコンカーバイド（例えば、３Ｃ－ＳｉＣ，４Ｈ－ＳｉＣ，６Ｈ－ＳｉＣタイプ）のウエハ１００を示している。特に、図１２Ａにおいて、ソース領域６５、ボディ領域６０、及びＰウエル領域８０は既に基板５５内に形成されており、ここでは図示していないが種々の端部領域（図８の境界画定領域９１及びチャンネルストッパー領域９３を含む）も同様である。
ゲート絶縁層１０１、ゲート導電層１０２、及びシリサイド層１０３が既に基板５５の第１表面５５Ａ上に順番に付着されている。ゲート絶縁層１０１は、例えば、シリコン酸化物であって且つゲート絶縁性領域７１を形成することが意図されている。ゲート導電層１０２は典型的に多結晶シリコンであって且つゲート導電性領域７２のゲート半導体部分７６及び半導体接続部分８８を形成するために設計される。シリサイド層１０３は、例えば、タングステンシリサイド（ＷＳｉ２）であり且つゲート金属部分７７及び金属接続部分８９（図６及び８）を形成することが意図されている。
例えば７００℃と１０００℃との間の温度での安定化アニーリング処理の後に、シリサイド層１０３、ゲート導電層１０２、及びゲート絶縁層１０１が、同じエッチングマスク（図１２Ｂ）を使用してフォトリソグラフィプロセスによって既知の態様で画定される。その際に、ゲート導電性領域７２（図６及び１２Ｂ）、環状接続領域（図８）、及びゲート絶縁性領域７が形成される。更に、ゲート金属部分７７及びゲート半導体部分７６が互いに自己整合され、金属接続部分８９及び半導体接続部分８８も同様である。
次いで、上部絶縁層７３、パッシベーション層９２、及びメタリゼーション８３－８５を形成する夫々のステップが続いて行われる。特に、パッシベーション層９２を形成する間は、環状接続領域８６へ直接コンタクトするための開口は設けられない。
図１３Ａ－１３Ｃは、図５，６，８－１１のＭＯＳＦＥＴ装置５０を製造する方法の異なる実施例のステップを示している。詳細には、図１３Ａはウエハ１００の一部を示している。図１３Ａのステップにおいては、ソース領域６５、ボディ領域６０、Ｐウエル領域８０、及び種々の端部領域が既に基板５５内に形成されている。
更に、ゲート絶縁層１０１が既に基板５５の第１表面５５Ａ上に付着されており、且つゲート導電性領域７２のゲート半導体部分７６及び半導体接続部分８８が、例えば、多結晶シリコン層を付着させ且つフォトリソグラフィ的に画定させることによって、既に形成されている。例えばシリコン酸化物からなる犠牲層１０５が、ゲート半導体部分７６上及び露出されている箇所のゲート絶縁層１０１上に付着されている。
次いで（図１３Ｂ）、犠牲層１０５をエッチングしてスペーサ１０６を形成する（スペーサエッチング）。このために、エッチングは非マスク型で、ドライで、指向性タイプである（プラズマエッチング）。エッチングの非等方性のために、犠牲層１０５の水平部分が除去され、且つゲート半導体部分７６の垂直壁上にスペーサ１０６が形成される。このステップにおいて、ソース領域６５上でゲート半導体部分７６によって及びスペーサ１０６によって被覆されていないゲート絶縁層１０１の部分が除去されてゲート絶縁性領域７１を形成する。同様のスペーサ（不図示）が半導体接続部分８８の横方向表面上に形成する（図８）。
次いで（図１３Ｃ）、金属層（例えば、チタン又はニッケル）がスパッタリングによって付着され且つゲート半導体部分７６の及び半導体接続部分８８の（不図示の態様で）多結晶シリコンと反応する（図８）。このために、第１アニーリングが６００℃と１０００℃との間の低い温度で実施される。次いで、反応しなかった金属物質（例えばスペーサ１０６上）を除去し、且つ第１アニーリングが例えば８００℃と１１００℃との間の一層高い温度において実施される。従って、ゲート導電性領域７２のゲート金属部分７７及び環状接続領域８６の金属接続部分８９（図８）が形成される。
その結果、この場合にも、ゲート金属部分７７は夫々のゲート半導体部分７６と自己整合され、且つ金属接続部分８９は半導体接続部分８８と自己整合される。
このステップにおいて、薄いシリサイド層が基板５５の露出部分の上、特にソース領域６５上及びＰウエル領域８０上に形成する場合があるが、これらの部分は、特定のプロセスに従って、適宜のエッチングによって除去するか又は残存させることが可能である。本プロセスは、上部絶縁層７３、パッシベーション層９２、及びメタリゼーション８３－８５を形成する夫々の通常のステップで進行する。
図１４Ａ－１４Ｂは、図５，７，８－１１のＭＯＳＦＥＴ装置５０を製造するプロセスの１実施例の夫々のステップを示している。特に、図１４Ａは、図１３Ａを参照して既に説明した製造ステップを実施した後のウエハ１００’を示している。
特に、ウエハ１００’において、ソース領域６５、ボディ領域６０、Ｐウエル領域８０、及び種々の端部領域が既に基板５５内に形成されている。ゲート絶縁層１０１が既に基板５５の第１表面５５Ａ上に付着されている。ゲート導電性領域７２のゲート半導体部分７６及び半導体接続部分８８（図１４Ａ中は見えない）が、例えば多結晶シリコン層を付着形成し且つフォトリソグラフィ的に画定することによって既に形成されている。例えばシリコン酸化物からなる犠牲層１１５が、ゲート半導体部分７６上及び露出されている箇所のゲート絶縁層１０１上に付着されている。
次いで（図１４Ｂ）、ゲートコンタクトマスク（不図示）が犠牲層１１５上に形成され、且つ犠牲層１１５をゲート半導体部分７６上及び半導体接続部分８８（図１４Ｂ中には見えない）上で選択的に除去する。従って、ゲート半導体部分７６の及び半導体接続部分８８の側部及び長手軸端部及び露出されている箇所のゲート絶縁層１０１を被覆しているマスキング部分１１５’が形成される。
次いで、金属層（例えば、チタン、コバルト、又はプラチナ）がスパッタリングによって付着させ、且つゲート半導体部分７６の及び（不図示の態様で）半導体接続部分８８（図８）の多結晶シリコンと反応させる。そのために、例えば６００℃と１０００℃との間の低い温度で第１アニーリングを実施する。次いで、反応しなかった金属物質（マスキング部分１１５’上）を除去し、且つ例えば８００℃と１１００℃との間の一層高い温度で第２アニーリングを実施する。従って、ゲート導電性領域７２のゲート金属部分７７及び環状接続領域８６の金属接続部分８９が形成される（図８）。
次いで、犠牲層１０５の残存する反応しなかった部分を除去し、且つ上部絶縁層７３、パッシベーション層９２、及びメタリゼーション８３－８５を夫々形成する更なるステップを実施する。
そのようにして形成されたＭＯＳＦＥＴ装置５０は種々の利点を有している。特に、それは簡単化された構造を有しており、周辺端部区域の寸法の減少及び内側端部区域の除去のおかげで活性区域が増加されている。ＭＯＳＦＥＴ装置５０は、改良されたゲート抵抗Ｒｇを有している。何故ならば、金属接続部分に起因して面積の浪費が無いからである。更に、ＭＯＳＦＥＴ装置５０は、優れた堅牢性を有しており且つ高電流及び／又は高電圧適用例において使用することも可能である。例えば、１０ｋＶまでの電圧又は５００Ａまでの電流において動作することが可能である。
ＭＯＳＦＥＴ装置５０は改良された信頼性を有している。何故ならば、その構造は簡単化されており且つゲート半導体部分７６のポリシリコンは特定のドーピングを必要とするものではないからである。従って、ゲート導電性領域７２からゲート絶縁性領域７１内へのドーパント（典型的には、燐）のプレシピテーション（ｐｒｅｃｉｐｉｔａｔｉｏｎ）即ち析出は存在しない。この様に、典型的には酸化物からなるゲート絶縁性領域７１は高い信頼性を提供している。
シリコンカーバイド基板を使用するＭＯＳＦＥＴ装置においては、全ての接合、注入領域、及びエンリッチさせたコンタクト領域は、基板５５の表面上に夫々の層及び領域を形成する前に、活性化させるので、その製造プロセスはシリサイド部分７７，８９を形成した後には低いサーマルバジェット（ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）を有しており、その結果、これらの部分は優れた熱的安定性を有している。
更に、ＭＯＳＦＥＴ装置５０のアッセンブリ及びパッケージング期間中にソースメタリゼーション８３とコンタクトされる外部コンタクト構造（クリップ）は簡単化させることが可能であり、コストを減少させ且つ電流導通信頼性を改善する。
最後に、特許請求の範囲に記載した本発明の技術的範囲を逸脱すること無しに、本書に記載し且つ説明したＭＯＳＦＥＴ装置及びその製造方法に対して種々の変形及び修正を行うことが可能であることは勿論である。例えば、図１２Ａ－１２Ｂのプロセスの実施例において、シリサイド層１０３はゲート導電層１０２上に付着させた金属層を反応させることによって得ることが可能である。

Claims (16)

  1. 垂直導通ＭＯＳＦＥＴ装置（５０）において、
    第１及び第２面（５２Ａ，５２Ｂ）と周辺ゾーン（８７）とを有しておりシリコンカーバイドのボディ（５５）であって、
    該第２面（５５Ｂ）から該ボディ（５５）内へ延在しており且つ該第１面（５５Ａ）に面している表面部分（６４）を有している第１導電型の第１電流導通領域（５７）と、
    該第１面（５５Ａ）から該ボディ内に延在している第２導電型のボディ領域（６０）と、
    該ボディの該第１面（５５Ａ）から該ボディ領域（６０）の内側へ延在している該第１導電型の第２電流導通領域（６５）であって、該表面部分（６４）と共に該ボディ領域（６０）内にチャンネル部分（７５）を境界画定している該第２電流導通領域（６５）と、を収容している該ボディ（５５）、
    該ボディ（５５）の該第１面（５５Ａ）上を延在しており且つ該チャンネル部分（７５）の上側に存在している絶縁ゲート領域（７０）であって、ゲート導電性領域（７２）を有している該絶縁ゲート領域（７０）、及び
    該ボディの該周辺ゾーン（８７）において該ボディ（５５）の該第１面（５５Ａ）上を延在している表面端部構造（９０）であって、導電性物質からなる環状接続領域（８６）を有している該表面端部構造（９０）、
    を有しており、該ゲート導電性領域（７２）及び該環状接続領域（８６）がシリコン層と該シリコン層の上側にある金属シリサイドとを包含しているゲートバイアス層（９５）によって形成されている垂直導通ＭＯＳＦＥＴ装置。
  2. 該シリコン層が多結晶層である請求項１記載の垂直導通ＭＯＳＦＥＴ装置。
  3. 該金属シリサイド層がタングステン、チタン、ニッケル、コバルト、又はプラチナのシリサイドから選択される請求項１又は２記載の垂直導通ＭＯＳＦＥＴ装置。
  4. 該ゲート導電性領域（７２）が該シリコン層によって形成されているゲート半導体部分（７６）及び該金属シリサイド層によって形成されているゲート金属部分（７７）を有しており、及び
    該環状接続領域（８６）が該シリコン層によって形成されている半導体接続部分（８８）及び該金属シリサイド層によって形成されている金属接続部分（８９）を有している、
    請求項１乃至３の内のいずれか１項に記載の垂直導通ＭＯＳＦＥＴ装置。
  5. 該表面端部構造（９０）が該環状接続領域（８６）の該金属接続部分（８９）を完全に被覆しているパッシベーション層（９２）を有している、請求項４記載の垂直導通ＭＯＳＦＥＴ装置。
  6. 該ゲート半導体部分（７６）が第１幅を有しており、該ゲート金属部分（７７）が第２幅を有しており、該半導体接続部分（８８）が第３幅を有しており、及び該金属接続部分（８９）が第４幅を有しており、該第１幅が該第２幅と等しく且つ該第３幅が該第４幅と等しい請求項４又は５記載の垂直導通ＭＯＳＦＥＴ装置。
  7. 該ゲート半導体部分（７６）が第１幅を有しており、該ゲート金属部分（７７）が第２幅を有しており、該半導体接続部分（８８）が第３幅を有しており、及び該金属接続部分（８９）が第４幅を有しており、該第１幅が該第２幅より一層大きく且つ該第３幅が該第４幅より一層大きい請求項４又は５記載の垂直導通ＭＯＳＦＥＴ装置。
  8. 該ボディ（５５）の該第１面（５５Ａ）が区域と中央部分とを有しており、
    更に、
    該第２電流導通領域（６５）と直接電気的コンタクトをして該ボディ（５５）の該第１面（５５Ａ）上を延在している導通コンタクト金属領域（８３）を有しており、該導通コンタクト金属領域（８３）が該第１面（５５Ａ）の該区域の殆どを被覆しており且つ該第１面（５５Ａ）の該中央部分にわたって中断無しで延在している単一コンタクト部分を有している、
    請求項１乃至７の内のいずれか１項に記載の垂直導通ＭＯＳＦＥＴ装置。
  9. 該ボディ（５５）が２つの反対側の横方向表面（５２Ｃ，５２Ｄ）を有しており、該環状接続領域（８６）は該ボディ（５５）の該反対側の横方向表面（５２Ｃ，５２Ｄ）近くを延在している第１及び第２分岐部を有しており、及び該ゲート導電性領域（７２）は該環状接続領域（８６）の該第１及び第２分岐部（８６Ａ，８６Ｂ）の間で連続して延在している請求項１乃至８の内のいずれか１項記載の垂直導通ＭＯＳＦＥＴ装置。
  10. 請求項１乃至９の内のいずれか１項に記載する垂直導通ＭＯＳＦＥＴ装置を製造する方法において、
    第１及び第２面（５５Ａ，５５Ｂ）と周辺ゾーン（８７）とを有しているシリコンカーバイドのボディ（５５）であって、該第２面から該ボディ内を延在しており且つ該第１面に面している表面部分（６４）を有している第１導電型の第１電流導通領域（５７）を収容している該ボディ（５５）において、該第２面から該ボディ内へ延在している第２導電型のボディ領域（６０）を形成し、
    該ボディ領域において、該ボディの該第１面から延在している該第１導電型の第２電流導通領域（６５）であって該表面部分と共に該ボディ領域内にチャンネル部分（７５）を境界画定する該第２電流導通領域（６５）を形成し、
    該チャンネル部分の上側の位置において該ボディの該第１面上に絶縁ゲート領域（７０）であってゲート導電性領域（７２）を包含している該絶縁ゲート領域（７０）を形成し、及び
    該ボディの該周辺ゾーン上に該ボディの該第１面上を延在する表面端部構造（９０）であって導電性物質からなる環状接続領域（８６）を包含している該表演端部構造（９０）を形成する、
    ことを包含しており、該ゲート導電性領域（７２）を形成すること及び該環状接続領域（８６）を形成することが、シリコン層と該シリコン層の上側にある金属シリサイド層とを包含しているゲートバイアス層（９５）を形成することを包含している方法。
  11. ゲートバイアス層（９５）を形成することが、
    該ボディ（５５）の該第１面（５５Ａ）上にシリコン層（１０２）を付着形成し、
    該シリコン層上に金属シリサイド層（１０３）を形成し、及び
    該シリコン層及び該金属シリサイド層をフォトリソグラフィ的に画定して該ゲート導電性領域（７２）と該環状接続領域（８６）とを形成する、
    ことを包含している請求項１０記載の方法。
  12. ゲートバイアス層（９５）を形成することが、
    該ボディの該第１面上に該シリコン層（１０２）を付着形成し、
    該シリコン層をフォトリソグラフィ的に画定してゲート半導体部分（７６）及び半導体接続部分（８８）であって夫々が横方向表面を有している該ゲート半導体部分（７６）及び該半導体接続部分（８８）を形成し、
    該横方向表面上にスペーサ（１０６）を形成し、
    該ゲート半導体部分（７６）と及び該半導体接続部分（８８）と直接コンタクトして金属層を付着形成し、及び
    該金属層を反応させて、該ゲート半導体部分（７６）とコンタクトしているゲート金属部分（７７）及び該半導体接続部分（８８）とコンタクトしている金属接続部分を得る、
    ことを包含している請求項１０記載の方法。
  13. ゲートバイアス層（９５）を形成することが、
    該ボディの該第１面上に該シリコン層（１０２）を付着形成し、
    該シリコン層をフォトリソグラフィ的に画定してゲート半導体部分（７６）及び半導体接続部分（８８）であって夫々が横方向表面及び長手軸端部を有している該ゲート半導体部分（７６）及び該半導体接続部分（８８）を形成し、
    該ゲート半導体部分（７６）の及び該半導体接続部分（８８）の該横方向表面及び該長手軸端部を被覆するマスキング部分（１１５’）を形成し、
    該マスキング部分（１１５’）によって露出されている箇所の該半導体接続部分（８８）と及び該ゲート半導体部分（７６）と直接コンタクトしている金属反応層を付着形成し、及び
    該金属反応層を反応させて、該ゲート半導体部分（７６）とコンタクトしているゲート金属部分（７７）及び該半導体接続部分（８８）とコンタクトしている金属接続部分を得る、
    ことを包含している請求項１０記載の方法。
  14. 該金属反応層を反応させることが、アニーリングを実施すること包含しており、更に該金属反応層の反応しなかった部分を除去することを包含している請求項１２又は１３記載の方法。
  15. 該シリコン層（１０２）が多結晶シリコンであり、且つ該金属反応層がタングステン、チタン、ニッケル、コバルト、及びプラチナから選択されるものである請求項１０乃至１４の内のいずれか１項記載の方法。
  16. 該環状接続領域（８６）が、該シリコン層（１０２）によって形成された半導体接続部分（８８）、及び該金属シリサイド層によって形成された金属接続部分（８９）を包含しており、
    更に、該環状接続領域（８６）の該金属接続部分（８９）を完全に被覆するパッシベーション層（９２）を付着形成することを包含している請求項１０又は１１記載の方法。
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