JP7073681B2 - 半導体装置の製造方法および半導体装置 - Google Patents

Description

本発明は、半導体装置の製造方法および半導体装置に関する。

従来、シリコン基板と絶縁膜との界面における界面準位を低減することを目的として（例えば、特許文献１）、又は、ライフタイム調整用のキラーを注入したときにシリコン基板に生じた欠陥を回復することを目的として（例えば、特許文献２および３）、水素アニールを行っていた。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００３－１８８３６８号公報
［特許文献２］ 特開２０１１－１８１８４０号公報
［特許文献３］ 特開２０１２－６９８６１号公報

半導体装置の温度を測定することを目的として、半導体チップ上に温度センス素子が設けられる場合がある。温度センス素子においては、例えば、目標とする素子特性を満たすべく、温度センス素子の特性ばらつきを低減することが求められる。

本発明の第１の態様においては、半導体装置の製造方法を提供する。半導体装置の製造方法においては、ポリシリコン層を形成する段階と、ダイオード領域を形成する段階と、低温アニール段階とを備えてよい。ポリシリコン層を形成する段階においては、半導体基板の上方にポリシリコン層を形成してよい。ダイオード領域を形成する段階においては、ポリシリコン層においてＰＮ接合を有するダイオード領域を形成してよい。低温アニール段階においては、水素雰囲気において３９０℃以上の温度でダイオード領域をアニールしてよい。

低温アニール段階において、４４０℃以上の温度でダイオード領域をアニールしてよい。

また、低温アニール段階において、５００℃以下の温度でダイオード領域をアニールしてよい。

半導体装置の製造方法は、低温アニール段階の前に、半導体基板に対する第１導電型不純物を半導体基板に注入する段階と、第１の高温アニール段階と、半導体基板に対する第２導電型不純物を半導体基板に注入する段階と、第２の高温アニール段階とをさらに備えてよい。第１の高温アニール段階においては、第１導電型不純物が注入された半導体基板を、５００℃よりも高い温度でアニールしてよい。第２の高温アニール段階においては、第２導電型不純物が注入された半導体基板を、５００℃よりも高い温度でアニールしてよい。

また、半導体装置の製造方法は、低温アニール段階の後に、半導体基板にライフタイムキラーを注入する段階をさらに備えてよい。

半導体装置の製造方法は、ライフタイムキラーを注入する段階の後に、追加の水素アニール段階をさらに備えてよい。追加の水素アニール段階においては、水素雰囲気において３９０℃よりも低い温度で半導体基板をアニールしてよい。

半導体装置の製造方法は、低温アニール段階の前に、半導体基板の下面から半導体基板に対して第１導電型不純物を注入する段階をさらに備えてよい。低温アニール段階において、下面から注入された第１導電型不純物を活性化してよい。

半導体装置の製造方法は、ポリシリコン層を形成する段階の後において、ゲートランナーを形成する段階をさらに備えてよい。ゲートランナーは、ポリシリコンを有してよい。ポリシリコンは、半導体基板の上方に設けられてよい。低温アニール段階において、ゲートランナーをアニールしてよい。

本発明の第２の態様においては、半導体装置を提供する。半導体装置は、半導体基板と、ダイオード領域とを備えてよい。ダイオード領域は、ＰＮ接合を有してよい。ＰＮ接合は、ポリシリコン層に設けられてよい。ポリシリコン層は、半導体基板の上方に設けられてよい。ダイオード領域の水素濃度は、半導体基板の上面近傍における半導体基板の水素濃度よりも高くてよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

第１実施形態における半導体装置１００の上面図である。 図１のＡ‐Ａ断面図である。 図１のＢ‐Ｂ断面図である。 半導体装置１００の製造方法を示すフロー図である。 （ａ）は段階Ｓ１１０を示し、（ｂ）は段階Ｓ１２０を示し、（ｃ）は段階Ｓ１３０を示し、（ｄ）は段階Ｓ１４０を示し、（ｅ）は段階Ｓ１５０を示す。 （ａ）は段階Ｓ１６０を示し、（ｂ）は段階Ｓ１６５を示し、（ｃ）段階Ｓ１７０を示し、（ｄ）は段階Ｓ１８０を示し、（ｅ）は段階Ｓ１９０を示し、（ｆ）は段階Ｓ２００を示す。 （ａ）は段階Ｓ２１０を示し、（ｂ）は段階Ｓ２２０を示し、（ｃ）は段階Ｓ２３０を示し、（ｄ）は段階Ｓ２４０を示す。 （ａ）は段階Ｓ２５０を示し、（ｂ）は段階Ｓ２６０を示す。 ダイオード領域９６を水素アニールしなかった場合の順方向電圧の特性を示す。 ダイオード領域９６を水素アニールした場合の順方向電圧の特性を示す。 水素アニールをしなかった場合において、ダイオード領域９６が２５℃である場合の順方向電圧‐順方向電流を示す。 水素アニールをした場合において、ダイオード領域９６が２５℃である場合の順方向電圧‐順方向電流を示す。 第２実施形態における半導体装置２００の上面図である。 図１１のＣ‐Ｃ断面図である。 半導体装置２００の製造方法を示すフロー図である。 （ａ）は段階Ｓ２６０を示し、（ｂ）は段階Ｓ２７０を示す。 （ａ）は、４５０℃水素アニールをした場合の順方向電圧Ｖ_Ｆを示し、（ｂ）は、４５０℃水素アニールをしなかった場合の順方向電圧Ｖ_Ｆを示す。 （ａ）は、４５０℃水素アニールをした場合の順方向電圧Ｖ_Ｆを示し、（ｂ）は、４５０℃水素アニールをしなかった場合の順方向電圧Ｖ_Ｆを示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、第１実施形態における半導体装置１００の上面図である。本例の半導体装置１００は、半導体基板１０を有する。本例の半導体基板１０はシリコン（Ｓｉ）基板である。ただし、他の例において半導体基板１０は、炭化ケイ素（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板または酸化ガリウム（Ｇａ_２Ｏ_３）基板であってもよい。半導体装置１００は、矩形形状の半導体基板１０を有してよい。本例の半導体基板１０は、Ｘ軸方向に平行な２つの端辺と、Ｙ軸方向に平行な２つの端辺とを有する。

本明細書において、Ｘ軸方向とＹ軸方向とは互いに直交する方向であり、Ｚ軸方向はＸ‐Ｙ平面に垂直な方向である。Ｘ軸方向、Ｙ軸方向およびＺ軸方向は、いわゆる右手系を成す。なお、本明細書においては、Ｚ軸方向と平行な方向を半導体基板１０の深さ方向と称する場合がある。本明細書において、「上」および「下」の用語は、重力方向における上下方向に限定されない。これらの用語は、予め定められた軸に対する相対的な方向を指すに過ぎない。

本例の半導体装置１００は、活性領域１１０、パッド領域１２０およびエッジ終端領域１３０を有する。活性領域１１０は、複数の素子領域を有してよい。本例の活性領域１１０は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）領域８０と、温度センス素子領域９０とを含む。なお、半導体基板１０が炭化ケイ素基板、窒化ガリウム基板または酸化ガリウム基板の場合、活性領域１１０は、ＩＧＢＴ領域８０に代えて、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域を有してよい。本例の温度センス素子領域９０は、ＸおよびＹ軸方向において活性領域１１０の中央部に設けられる。

本例の温度センス素子領域９０は、ＰＮ接合を有するダイオード領域を有する。ダイオード領域の電流‐電圧特性は温度に依存して変化し得る。それゆえ、例えば、一定の電流を流した場合の電圧の変化をモニタリングすることにより、半導体基板１０の温度を測定することができる。半導体装置１００に過電流が流れた場合に、半導体基板１０の温度が急激に上昇することが知られている。温度センス素子を利用して半導体基板１０の温度を測定することにより、半導体装置１００に過電流が生じたことを推定することができる。半導体装置１００に過電流が流れた場合に、半導体装置１００に流れる電流を制限することにより、半導体装置１００の短絡耐量を高くすることができる。

本例の半導体装置１００は、アノード金属層９３と、カソード金属層９５とを有する。アノード金属層９３は、温度センス素子領域９０におけるＰ型領域と、パッド領域１２０におけるアノードパッド１２４とを接続してよい。カソード金属層９５は、温度センス素子領域９０におけるＮ型領域と、パッド領域１２０におけるカソードパッド１２６とを接続してよい。活性領域１１０の一部の領域であって、温度センス素子領域９０、アノード金属層９３及びカソード金属層９５が設けられる領域には、ＩＧＢＴ領域８０が設けられなくてよい。

本例の半導体装置１００は、ＩＧＢＴ領域８０の周りにゲートランナー８２を有する。ゲートランナー８２は、ＩＧＢＴ領域８０の周囲を囲んでよい。ゲートランナー８２は、Ｙ軸方向に平行な直線部分からＸ軸方向に延伸して、ＩＧＢＴ領域８０内に設けられてもよい。ゲートランナー８２は、ＩＧＢＴ領域８０におけるゲート導電部に電気的に接続してよい。これにより、ゲートパッド１２２からゲートランナー８２を経て、ＩＧＢＴ領域８０におけるゲート導電部にゲート信号を供給することができる。ゲートランナー８２は、ポリシリコン層、金属層またはこれらの組合せにより形成されてよい。

パッド領域１２０は、複数のパッドと素子領域とを有してよい。本例のパッド領域１２０は、ゲートパッド１２２、アノードパッド１２４、カソードパッド１２６及びセンス（ｓｅｎｓｅ）エミッタパッド１２８と、センスＩＧＢＴ領域１２７とを有する。

センスＩＧＢＴ領域１２７は、活性領域１１０のＩＧＢＴ領域８０に流れる主電流を検出する目的で設けられてよい。センスＩＧＢＴ領域１２７に流れるセンス電流を、半導体装置１００外に設けられた制御回路に取り込むことにより、ＩＧＢＴ領域８０に流れる主電流を推定することができる。なお、センス電流の大きさは、主電流に比べて十分に小さくてよい。センスエミッタパッド１２８は、センスＩＧＢＴ領域１２７のエミッタ電極と同電位のパッドであってよい。センス電流は、センスエミッタパッド１２８を通じて上述の制御回路に取り込まれてよい。

エッジ終端領域１３０は、活性領域１１０及びパッド領域１２０を囲むように設けられてよい。エッジ終端領域１３０は、半導体基板１０の上面近傍の電界集中を緩和する機能を有してよい。エッジ終端領域１３０は、ガードリング、フィールドプレート、リサーフ又はこれらを組み合わせた構造を有してよい。

図２は、図１のＡ‐Ａ断面図である。Ａ‐Ａ断面は、Ｘ‐Ｚ面と平行であり、ＩＧＢＴ領域８０及び温度センス素子領域９０を通る断面である。本例の半導体基板１０は、Ｎ－型のドリフト領域２０、Ｐ型のベース領域２２、Ｎ＋型のバッファ領域３４及びＰ＋型のコレクタ領域３２を有する。ドリフト領域２０、ベース領域２２、バッファ領域３４及びコレクタ領域３２は、ＩＧＢＴ領域８０及び温度センス素子領域９０において各々共通する。本例の半導体基板１０は、ＩＧＢＴ領域８０において、Ｎ＋型のエミッタ領域２４、Ｐ＋型のコンタクト領域２６及びゲートトレンチ部４０を有する。

本例において、ＰおよびＮは、各導電型を意味する。特に、Ｐは正孔が多数キャリアであることを意味し、Ｎは電子が多数キャリアであることを意味する。本例において、Ｐ型不純物は半導体基板１０に対する第１導電型不純物の一例であり、Ｎ型不純物は半導体基板１０に対する第２導電型不純物の一例である。特定の例に限定されないが、半導体基板１０がシリコン基板である場合に、Ｐ型不純物はボロン（Ｂ）またはアルミニウム（Ａｌ）であってよく、Ｎ型不純物はリン（Ｐ）またはヒ素（Ａｓ）であってよい。ただし、他の例においては、Ｐ型不純物が第２導電型不純物に対応し、Ｎ型不純物が第１導電型不純物に対応してもよい。

本例のゲートトレンチ部４０は、トレンチ４３に接するゲート絶縁膜４４と、ゲート絶縁膜４４に接するゲート導電部４２とを有する。トレンチ４３は、半導体基板１０の上面１２から深さ方向に延伸し、ベース領域２２を貫通してドリフト領域２０に達してよい。トレンチ４３は、ゲート絶縁膜４４及びゲート導電部４２で充填されてよい。ゲート導電部４２には、ゲートランナー８２を経てゲート信号が供給されてよい。ゲート導電部４２は、層間絶縁膜３８によりエミッタ電極５０から電気的に分離されてよい。ゲート導電部４２は、ポリシリコンで形成されてよい。ゲート絶縁膜４４は二酸化シリコン（ＳｉＯ_２）で形成されてよい。

エミッタ領域２４は、トレンチ４３の側部と上面１２とに接してよい。エミッタ領域２４は、上面１２からベース領域２２よりも浅い所定の深さ位置まで設けられてよい。エミッタ領域２４は、Ｙ軸方向と平行に延伸するようストライプ状に設けられてよい。Ｘ軸方向において離間した一対のエミッタ領域２４の間には、コンタクト領域２６が設けられてよい。コンタクト領域２６は、上面１２から、エミッタ領域２４よりも深く且つベース領域２２よりも浅い深さ位置まで設けられてよい。コンタクト領域２６も、Ｙ軸方向と平行に延伸するようストライプ状に設けられてよい。

本例の半導体装置１００は、コレクタ電極３０及びエミッタ電極５０を有する。コレクタ電極３０は、半導体基板１０の下面１４全体に接して設けられてよい。コレクタ電極３０は、下面１４に近い順に、チタン（Ｔｉ）、ニッケル（Ｎｉ）及び金（Ａｕ）が積層された金属層であってよい。エミッタ電極５０は、ＩＧＢＴ領域８０の上面１２上に設けられてよい。エミッタ電極５０は、ゲート絶縁膜４４および層間絶縁膜３８に設けられた開口を通じて、上面１２に露出するエミッタ領域２４及びコンタクト領域２６に接してよい。エミッタ電極５０は、アルミニウム電極であってよく、アルミニウム‐シリコン合金であってよく、アルミニウム‐ニッケル合金であってもよい。

本例の温度センス素子領域９０は、半導体基板１０の上方に設けられる。本例の温度センス素子領域９０はダイオード領域９６、アノード金属層９３、カソード金属層９５、酸化膜３６及び層間絶縁膜３８を含む。酸化膜３６は、ゲート絶縁膜４４と同じプロセスで形成された二酸化シリコン膜であってよい。本例のダイオード領域９６は、酸化膜３６上に設けられたポリシリコン層を有する。ポリシリコン層に設けられたアノード領域９２及びカソード領域９４は、ＰＮ接合を形成してよい。

温度センス素子領域９０に設けられた層間絶縁膜３８は、アノード領域９２及びカソード領域９４の各々に対応する開口を有してよい。アノード金属層９３は、アノード領域９２上の開口を通じてアノード領域９２に電気的に接続してよい。また、カソード金属層９５は、カソード領域９４上の開口を通じてカソード領域９４に電気的に接続してよい。

図示しないが、半導体装置１００は、ＩＧＢＴ領域８０及び温度センス素子領域９０の最上部にパッシベーション膜を有してよい。また、パッシベーション膜は、導電ワイヤまたは導電ピンがエミッタ電極５０および各パッドに電気的に接続するための開口を有してよい。

図３は、図１のＢ‐Ｂ断面図である。Ｂ‐Ｂ断面は、Ｘ‐Ｚ面と平行であり、活性領域１１０及びエッジ終端領域１３０を通る断面である。本例の半導体基板１０は、Ｐ＋型のウェル領域２８と、Ｐ型のガードリング１３２とをさらに有する。本例のウェル領域２８は、活性領域１１０のうち、ＩＧＢＴ領域８０以外の領域である周辺領域７０に設けられる。ウェル領域２８は、上面１２からトレンチ４３の底部よりも深い所定の深さ位置まで設けられてよい。

本例のゲートランナー８２は、ポリシリコン層で形成される。ゲートランナー８２は、ウェル領域２８の上方に設けられてよい。ゲートランナー８２は、酸化膜３６により半導体基板１０から電気的に絶縁されてよく、層間絶縁膜３８によりエミッタ電極５０から電気的に絶縁されてよい。

本例のエッジ終端領域１３０は、ガードリング構造を有する。ガードリング１３２は上面視において角が丸い矩形のリング状に設けられてよい。ガードリング１３２は、上面１２からウェル領域２８の底部と同じ深さ位置まで設けられてよい。エッジ終端領域１３０は、酸化膜３６及び層間絶縁膜３８の開口を通じてガードリング１３２に電気的に接続する金属層１３４を有してよい。１つのガードリング１３２に対応して１つの金属層１３４が設けられてよい。本例のエッジ終端領域１３０は、Ｘ軸方向（及びＹ軸方向）において互いに離間したガードリング１３２及び金属層１３４の組を複数有する。

図４は、半導体装置１００の製造方法を示すフロー図である。本例においては、段階Ｓ１１０からＳ２５０まで番号の小さい順に各段階が行われる。

図５において、（ａ）は段階Ｓ１１０を示し、（ｂ）は段階Ｓ１２０を示し、（ｃ）は段階Ｓ１３０を示し、（ｄ）は段階Ｓ１４０を示し、（ｅ）は段階Ｓ１５０を示す。なお、図５から図７においては、図２と同様にＩＧＢＴ領域８０および温度センス素子領域９０の断面を示し、周辺領域７０およびエッジ終端領域１３０を省略する。

図５の（ａ）は、半導体基板１０にトレンチ４３を形成する段階Ｓ１１０である。例えば、フォトリソグラフィープロセスにより上面１２上に所定の開口パターンを有するフォトレジストを設けた上でドライエッチングを行う。これにより、半導体基板１０にトレンチ４３を形成することができる。

図５の（ｂ）は、半導体基板１０を熱酸化する段階Ｓ１２０である。例えば、８００℃から１１００℃の温度で半導体基板１０を熱酸化することにより、酸化膜３６を形成する。酸化膜３６は、上面１２及びトレンチ４３の表面に接して設けられてよい。

図５の（ｃ）は、半導体基板１０にＰ型不純物を注入する段階Ｓ１３０である。段階Ｓ１３０においては、ベース領域２２を形成するべく、ＩＧＢＴ領域８０にボロンを注入してよい。本例においては、ＩＧＢＴ領域８０および温度センス素子領域９０に対応する領域にボロンを注入する。

図５の（ｄ）は、ポリシリコン層６０を形成する段階Ｓ１４０である。例えば、原料ガスとしてシラン（ＳｉＨ_４）を用いて、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、半導体基板１０の上方にポリシリコン層６０を堆積させることができる。本例のポリシリコン層６０は、上面１２上の酸化膜３６に接し、且つ、トレンチ４３を埋めるように設けられる。

図５の（ｅ）は、ポリシリコン層６０を選択的にエッチングする段階Ｓ１５０である。選択的エッチングにより除去されないポリシリコン層６０のうち、トレンチ４３に埋め込まれた部分がゲート導電部４２として機能してよく、温度センス素子領域９０における半導体基板１０の上方に設けられた部分がダイオード領域９６として機能してよい。なお、図示しないが、段階Ｓ１５０においては、周辺領域７０に位置するポリシリコン層６０を選択的に残す。これにより、ゲートランナー８２を周辺領域７０に形成する。周辺領域７０に設けられたポリシリコン層６０は、上述のゲートランナー８２として機能してよい。

図６において、（ａ）は段階Ｓ１６０を示し、（ｂ）は段階Ｓ１６５を示し、（ｃ）は段階Ｓ１７０を示し、（ｄ）は段階Ｓ１８０を示し、（ｅ）は段階Ｓ１９０を示し、（ｆ）は段階Ｓ２００を示す。

図６の（ａ）は、半導体基板１０の一部にＰ型不純物を注入する段階Ｓ１６０である。本例においては、コンタクト領域２６を形成するべく、半導体基板１０の一部に選択的にボロンを注入する。所定の開口パターンを有するフォトレジストを設けた上でイオン注入を行うことにより、半導体基板１０へ選択的にボロンを注入することができる。

図６の（ｂ）は、ポリシリコン層６０の一部にＰ型不純物を注入する段階Ｓ１６５である。本例においては、アノード領域９２を形成するべく、ポリシリコン層６０の一部に選択的にボロンを注入する。所定の開口パターンを有するフォトレジストを設けた上でイオン注入を行うことにより、ポリシリコン層６０へ選択的にボロンを注入することができる。段階Ｓ１６５におけるＰ型不純物のドーズ量［ｃｍ^－２］は、段階Ｓ１６０と異なっていてよい。本例においては、段階Ｓ１６０と段階Ｓ１６５とで個別にドーズ量［ｃｍ^－２］を調整することで、アノード領域９２のＰ型ドーピング濃度［ｃｍ^－３］をＰＮ接合にとってより適した濃度としてよい。

図６の（ｃ）は、半導体基板１０を高温でアニールする段階Ｓ１７０である。段階Ｓ１７０は、ボロンが注入された半導体基板１０を、５００℃よりも高い温度でアニールする第１の高温アニール段階の一例である。本例においては、アニール装置３００を用いて、不活性ガス雰囲気において１０００℃で半導体基板１０をアニールする。これにより、注入した不純物を活性化してよい。

図６の（ｄ）は、ポリシリコン層を６０の一部と半導体基板１０の一部とにＮ型不純物を注入する段階Ｓ１８０である。本例においては、カソード領域９４およびエミッタ領域２４を形成するべく、所定の開口パターンを有するフォトレジストを介して、ポリシリコン層を６０の一部と半導体基板１０の一部とに同時にヒ素を注入する。それゆえ、本例において、カソード領域９４とエミッタ領域２４とにおけるＮ型ドーピング濃度［ｃｍ^－３］は同じであってよい。なお、ヒ素に代えて、リンを注入してもよい。

図６の（ｅ）は、半導体基板１０を高温でアニールする段階Ｓ１９０である。段階Ｓ１９０は、ヒ素が注入された半導体基板１０を、５００℃よりも高い温度でアニールする第２の高温アニール段階の一例である。本例においては、アニール装置３００を用いて、不活性ガス雰囲気において１０００℃で半導体基板１０をアニールする。これにより、段階Ｓ１８０において注入した不純物を活性化してよい。不純物を活性化することにより、アノード領域９２およびカソード領域９４のＰＮ接合が形成されてよい。

図６の（ｆ）は、層間絶縁膜３８を堆積し、その後、層間絶縁膜３８に開口を形成する段階Ｓ２００である。層間絶縁膜３８は、ＢＰＳＧ（Ｂｏｒｏ‐Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）又はＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）であってよい。本例においては、常圧ＣＶＤにより層間絶縁膜３８を堆積させた後、リフローにより層間絶縁膜３８を平坦化する。また本例においては、その後、フォトリソグラフィーおよびエッチングプロセスにより、層間絶縁膜３８に所定の開口パターンを設ける。

図７において、（ａ）は段階Ｓ２１０を示し、（ｂ）は段階Ｓ２２０を示し、（ｃ）は段階Ｓ２３０を示し、（ｄ）は段階Ｓ２４０を示す。

図７の（ａ）は、エミッタ電極５０、アノード金属層９３及びカソード金属層９５を形成する段階Ｓ２１０である。スパッタリングによりアルミニウム膜を上面１２上方に堆積させた後、フォトリソグラフィーおよびエッチングプロセスにより、アルミニウム膜を所定の形状となるようエッチングしてよい。これにより、互いに電気的に分離されたエミッタ電極５０、アノード金属層９３及びカソード金属層９５を形成してよい。なお、エミッタ電極５０と上面１２との間に、窒化チタン（ＴｉＮ）層およびチタン（Ｔｉ）の積層を設けてもよい。この場合、窒化チタン層が上面１２と接触し、チタン層がエミッタ電極５０と接触してよい。

図７の（ｂ）は、半導体基板１０を薄化する段階Ｓ２２０である。これにより、半導体基板１０の厚みを、半導体装置１００の耐圧に応じた厚みとしてよい。一般に、半導体基板１０の厚みを大きいほど、半導体装置１００の耐圧を高くすることができる。

図７の（ｃ）は、コレクタ領域３２を形成する段階Ｓ２３０である。本例においては、コレクタ領域３２を形成するべく、半導体基板１０の下面１４からボロンを注入する。コレクタ領域３２は、下面１４から上面１２への方向において所定の厚みを有するよう設けられてよい。

図７の（ｄ）は、バッファ領域３４を形成する段階Ｓ２４０である。バッファ領域３４は、半導体装置１００のターン・オフ時にベース領域２２の底部から下面１４へ広がる空乏層がコレクタ領域３２に到達することを防ぐ機能を有してよい。バッファ領域３４は、フィールドストップ層とも称される。本例では、下面１４からリンを多段注入することにより、深さ方向においてＮ型のドーピング濃度分布において離散的なピークを形成してよい。

図８において、（ａ）は段階Ｓ２５０を示し、（ｂ）は段階Ｓ２６０を示す。

図８の（ａ）は、水素雰囲気において半導体基板１０を低温アニールする段階Ｓ２５０である。なお、本明細書においては、水素雰囲気におけるアニールを、水素アニールと称する場合がある。水素雰囲気とは、例えば、半導体基板１０が載置されるアニール装置３００のチャンバー内において、水素ガス（Ｈ_２ ｇａｓ）が充填された状態を意味する。本例においては、水素雰囲気において３９０℃以上の温度でダイオード領域９６をアニールする。後述するように、比較的低温で半導体基板１０を水素アニールすることにより、温度センス素子の特性ばらつきを低減することができる。

限定的な例ではないが、例えば、水素アニールにより、ポリシリコン層６０におけるダングリングボンドを水素で終端することができ、且つ、ポリシリコン層６０の粒界における欠陥密度を低減することができる。これにより、温度センス素子の特性ばらつきが低減できると考えられる。

低温アニール段階Ｓ２５０においては、４４０℃以上の温度でダイオード領域９６を水素アニールしてよい。これにより、水素雰囲気において４４０℃未満でアニールする場合と比較して、ダングリングボンドをより効果的に終端することができ、且つ、より効果的に欠陥密度を低減することができる。

ただし、低温アニール段階Ｓ２５０においては、５００℃以下の温度でダイオード領域９６をアニールすることが望ましい。アニール温度が５００℃を超えると、段階Ｓ２５０においてポリシリコン層６０に取り込まれた水素が、ポリシリコン層６０から外部へ抜け得る。本例では、段階Ｓ２５０におけるアニール温度を５００℃以下とすることにより、ポリシリコン層６０に取り込んだ水素が抜けることを抑制することができる。本例の段階Ｓ２５０においては、４５０℃で水素アニールする。

なお、本例の各段階は、適宜順番を変えて実行してもよい。ただし、ポリシリコン層６０に取り込んだ水素が抜けることを防ぐべく、段階Ｓ１７０およびＳ１９０における高温アニールは、低温アニール段階Ｓ２５０の前に行うことが望ましい。これにより、半導体装置１００において水素アニールの効果を得ることができる。

本例においては、低温アニール段階Ｓ２５０が、段階Ｓ２４０において下面１４から注入されたリンを活性化することも兼ねる。本例においては、水素雰囲気において４５０℃で５時間、半導体基板１０をアニールする。これにより、ダイオード領域９６及びゲートランナー８２において水素アニールの効果を得、且つ、コレクタ領域３２及びバッファ領域３４の不純物を活性化することができる。

また、本例においては、段階Ｓ２５０において、周辺領域７０に位置するゲートランナー８２もアニールする。これにより、ポリシリコンを有するゲートランナー８２においても、水素アニールの効果を得ることができる。例えば、水素雰囲気において低温アニールをしない場合と比較して、ゲートランナー８２における抵抗率の低減が期待できる。ゲートランナー８２の抵抗率が低減できれば、半導体装置１００における消費電力及び信号遅延を低減することもできる。

なお、本例において、半導体基板１０はシリコン単結晶基板である。半導体基板１０は、ポリシリコン層６０に比べて粒界および欠陥が少ない。それゆえ、半導体基板１０においては、ポリシリコン層６０に比べて、水素が入り難い。したがって、ポリシリコン層６０に設けられたダイオード領域９６及びゲートランナー８２における水素濃度は、半導体基板１０の上面１２近傍における半導体基板１０の水素濃度よりも高くてよい。上面１２近傍とは、上面１２からトレンチ４３の底部までの範囲であってよく、上面１２から半導体基板１０の深さ５μｍまでの範囲であってよく、上面１２から半導体基板１０の深さ１０μｍまでの範囲であってもよい。

また、同じポリシリコン層６０であっても、上面１２の上方に設けられたダイオード領域９６及びゲートランナー８２の水素濃度は、ゲート導電部４２の水素濃度よりも高くてよい。ダイオード領域９６及びゲートランナー８２の水素濃度とは、各々のＺ軸方向における水素濃度の平均値であってよい。また、ゲート導電部４２の水素濃度とは、深さ方向におけるゲート導電部４２全体の水素濃度の平均値であってよく、深さ方向におけるエミッタ領域２４よりも下に位置するゲート導電部４２の水素濃度の平均値であってよく、深さ方向におけるゲート導電部４２の下半分の水素濃度の平均値であってもよい。ポリシリコン層６０を上面１２の上方に設けることで、トレンチまたは凹部にポリシリコン層６０を埋め込んだ場合と比較して、水素アニールの効果が向上することが期待される。

図８の（ｂ）は、コレクタ電極３０を形成する段階Ｓ２６０である。本例では、スパッタリングにより、チタン、ニッケル及び金を順次堆積させてよい。これにより、コレクタ電極３０として機能する金属層を形成してよい。

なお、他の例においては、ダイオード領域９６及びゲートランナー８２の水素アニールと、コレクタ領域３２及びバッファ領域３４の不純物を活性化とを別途の段階で行ってもよい。コレクタ領域３２及びバッファ領域３４の不純物を活性化するためのアニールの温度が５００℃を超える場合には、不純物を活性化するアニールの後に、水素アニールを行ってよい。

図９Ａは、ダイオード領域９６を水素アニールしなかった場合の順方向電圧の特性を示す。図９Ｂは、ダイオード領域９６を水素アニールした場合の順方向電圧の特性を示す。横軸は、ダイオード領域９６が２５℃の場合における、ダイオード領域９６の順方向電圧（以降、Ｖ_ＦＲＴと称する。）［Ｖ］を示す。縦軸は、ダイオード領域９６が１５０℃の場合における、ダイオード領域９６の順方向電圧（以降、Ｖ_ＦＨＴと称する。）［Ｖ］を示す。

本例においては、Ｎ型のカソード領域９４におけるヒ素のドーズ量［ｃｍ^－２］を一定としたうえで、Ｐ型のアノード領域９２におけるボロンのドーズ量［ｃｍ^－２］が異なる４つのサンプルを準備した。図９Ａ及び図９Ｂにおいて、ボロンのドーズ量が各々、１Ｅ＋１４［ｃｍ^－２］の場合を○で示し、８Ｅ＋１３［ｃｍ^－２］の場合を△で示し、６Ｅ＋１３［ｃｍ^－２］の場合を□で示し、４Ｅ＋１３［ｃｍ^－２］の場合を◇で示す。

図９Ａ及び図９Ｂにおいて、測定データには正の相関が得られた。つまり、Ｖ_ＦＲＴが大きくなるほど、Ｖ_ＦＨＴも大きくなった。ただし、図９Ａ及び図９Ｂの比較から明らかなように、ドーズ量のばらつきに対する特性のばらつきは、水素アニールを行った図９Ｂの方が小さかった。所定のＶ_ＦＨＴ（例えば、Ｖ_ＦＨＴ＝０．９５）に対して、各曲線における最大のＶ_ＦＲＴと最小のＶ_ＦＲＴとの差異は、図９Ａに比べて図９Ｂの方が小さい。また、所定のＶ_ＦＲＴ（例えば、Ｖ_ＦＲＴ＝１．４）に対して、各曲線における最大のＶ_ＦＨＴと最小のＶ_ＦＨＴとの差異は、図９Ａに比べて図９Ｂの方が小さい。このように、本例においては、水素アニールを行うことにより、ドーズ量のばらつきに対して温度センス素子の特性ばらつきを低減することができた。なお、本例の図９Ａにおいては水素アニールを行わなかったが、水素アニールを行った後に５００℃を超える温度でアニールした場合には、図９Ａと同様の結果が得られると考えられる。

図１０Ａは、水素アニールをしなかった場合において、ダイオード領域９６が２５℃である場合の順方向電圧‐順方向電流を示す。図１０Ｂは、水素アニールをした場合において、ダイオード領域９６が２５℃である場合の順方向電圧‐順方向電流を示す。図１０Ａおよび図１０Ｂにおいて、縦軸は順方向電流Ｉ_Ｆ［Ａ］であり、横軸は順方向電圧Ｖ_ＦＳ［Ｖ］である。なお、図１０Ｂの半導体装置１００では、水素雰囲気において４５０℃で５時間、半導体基板１０をアニールしたが、図１０Ａの半導体装置１００では、対応するアニールを行わなかった。図１０Ａおよび図１０Ｂにおいて、実線は測定値を示し、破線はフィッティング曲線を示す。なお、実線と破線とが重なっている部分においては、実線のみが視認される。

抵抗成分を考慮した順方向電圧Ｖ_ＦＳは、［数１］で表される。［数１］の右辺第１項は、拡散電流と再結合電流とを考慮した項である。［数１］の右辺第２項は、抵抗を考慮した項である。ここで、ｎは理想係数であり、１以上２以下の無次元の数である。ｎは、欠陥が全く無い理想的な場合にはｎ＝１となり、結晶性が悪いほど２に近くなる。ｋはボルツマン定数［Ｊ／Ｋ］であり、Ｔは絶対温度［Ｋ］であり、Ｉ_Ｆ及びＡは電流［Ａ］であり、Ｒは抵抗［Ω］である。なお、右辺第１項の次元は、１クーロン当たりのエネルギー［Ｊ／Ｃ］、即ち、［Ｖ］である。また、右辺第２項の次元も［Ｖ］である。

［数１］
Ｖ_ＦＳ＝３ｎｋＴ・ｌｎ（Ｉ_Ｆ／Ａ）＋Ｉ_Ｆ・Ｒ

本実験の図１０Ａにおいて、ｎ＝１．８５、Ａ＝１．１Ｅ－１０、Ｒ＝５２となった。また、本実験の図１０Ｂにおいて、ｎ＝１．６２、Ａ＝１．０Ｅ－１１、Ｒ＝４５となった。なお、Ｅは１０の冪を表し、１．１Ｅ－１０は１．１×１０^－１０に等しい。

ｎの値は、図１０Ａに比べて図１０Ｂの方が小さくなった。具体的には、図１０Ｂのｎは、図１０Ａのｎの約８８％（１．６２／１．８５＝０．８７５６…）であった。また、抵抗Ｒの値も、図１０Ａに比べて図１０Ｂの方が小さくなった。具体的には、図１０Ｂのｎは、図１０Ａのｎの約８７％（４５／５２＝０．８６５３…）であった。このように、水素アニールはポリシリコン層６０の欠陥の低減に寄与していることが確認された。

図１１は、第２実施形態における半導体装置２００の上面図である。本例の半導体装置２００は、１つの半導体基板１０にＩＧＢＴ領域８０とＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）領域８４とを有する、いわゆるＲＣ‐ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ‐ＩＧＢＴ）半導体装置である。本例においては、複数のＩＧＢＴ領域８０の各々がＹ軸方向に並んで設けられる。また、複数のＦＷＤ領域８４の各々もＹ軸方向に並んで設けられる。さらに、Ｘ軸方向においてＩＧＢＴ領域８０とＦＷＤ領域８４とは交互に設けられる。

本例において、温度センス素子領域９０のＸ軸方向の両側には、中央部以外の他のＩＧＢＴ領域８０よりも面積が小さいＩＧＢＴ領域８０が設けられる。また、温度センス素子領域９０よりも－Ｙ方向においても、中央部以外のＩＧＢＴ領域８０よりも面積が小さいＩＧＢＴ領域８０が設けられる。なお、これら比較的面積が小さいＩＧＢＴ領域８０は、アノード金属層９３及びカソード金属層９５をＸ軸方向において挟むように設けられる。本例は、主として係る点において第１実施形態と異なる。なお、温度センス素子領域９０は、第１実施形態と同様に、上面視した場合に半導体装置２００の中央部に設けられる。

図１２は、図１１のＣ‐Ｃ断面図である。Ｃ‐Ｃ断面は、Ｘ‐Ｚ面と平行であり、ＦＷＤ領域８４、ＩＧＢＴ領域８０及び温度センス素子領域９０を通る断面である。本例において、ＦＷＤ領域８４は、Ｐ＋型のコレクタ領域３２に代えて、Ｎ＋型のカソード領域８６を有する。また、本例の半導体基板１０は、バッファ領域３４中に欠陥領域３３を有する。欠陥領域３３は、キャリアライフタイムを調整する機能を有してよい。例えば、欠陥領域３３が設けられていない場合と比べて、欠陥領域３３が設けられた場合にはキャリアライフタイムが短くなる。

本例の欠陥領域３３は、バッファ領域３４が設けられる深さ範囲における所定の深さ位置に設けられる。ただし、バッファ領域３４は、ドリフト領域２０が設けられる深さ範囲における所定の深さ位置に設けられてよく、ベース領域２２が設けられる深さ範囲における所定の深さ位置に設けられてもよい。また、これらを組み合わせてもよい。また、本例の欠陥領域３３は、所定の深さ位置において、ＩＧＢＴ領域８０、ＦＷＤ領域８４及び温度センス素子領域９０の全体に設けられる。ただし、他の例において、欠陥領域３３は、所定の深さ位置におけるＦＷＤ領域８４のみに設けられてよく、所定の深さ位置におけるＦＷＤ領域８４およびＩＧＢＴ領域８０のみに設けられてもよい。

図１３は、半導体装置２００の製造方法を示すフロー図である。本例の段階Ｓ１１０からＳ２５０は、図４と同じである。図１３においては、段階Ｓ２５０の後に、半導体基板１０にライフタイムキラーを注入する段階Ｓ２５４と、水素雰囲気において半導体基板１０をアニール段階Ｓ２５８とを有する。なお、段階Ｓ２５８は、追加の水素アニール段階の一例である。本例においても、段階を示す番号の小さい順に各段階が行われる。

図１４において、（ａ）は段階Ｓ２５４を示し、（ｂ）は段階Ｓ２５８を示す。図１４において、（ａ）は、コレクタ電極３０を介して下面１４から半導体基板１０内に、ライフタイムキラーとしてのヘリウムイオンまたは電子線を照射することにより欠陥領域３３を形成する段階Ｓ２５４である。ヘリウムイオンまたは電子線の加速エネルギーを調節することにより、欠陥領域３３が設けられる深さ位置を調節してよい。加速エネルギーが小さいほど下面１４近くに欠陥領域３３を形成することができ、加速エネルギーが大きいほど上面１２近くに欠陥領域３３を形成することができる。

図１４において、（ｂ）は、アニール装置３００を用いて、水素雰囲気において３９０℃よりも低い温度で半導体基板１０をアニールする追加の水素アニール段階Ｓ２５８である。段階Ｓ２５８においては、３２０℃以上３９０℃より低い温度で半導体基板１０を水素アニールしてよい。本例においては、ポリシリコン層６０の水素アニール温度よりも低い３８０℃で半導体基板１０を水素アニールする。これにより、段階Ｓ２５４において導入した欠陥領域３３をある程度回復することができるので、照射だけを行う場合に比べてライフタイムをより最適化することができる。

本例においては、水素アニール段階Ｓ２５０の後に、ヘリウムイオンまたは電子線を照射する。ドーズ量にもよるが、４５０℃程度のアニールにより欠陥領域３３がほぼ回復する場合もある。本例の追加の水素アニールにおいては、３８０℃で水素アニールすることにより、欠陥領域３３が回復し過ぎることを防ぐことができる。さらに、水素雰囲気でアニールすることにより、水素が無い雰囲気でアニールする場合に比べて、段階Ｓ２５０でポリシリコンに導入した水素が抜けることを抑制することができる。

図１５は、４５０℃水素アニールの有無に応じた順方向電圧を測定した、第１の実験結果を示す図である。図１５において、（ａ）は、４５０℃水素アニールをした場合の順方向電圧Ｖ_Ｆを示す。本実験において、４５０℃水素アニールをした場合とは、水素アニール段階Ｓ２５０も追加の水素アニール段階Ｓ２５８も行ったことを意味する。（ｂ）は、４５０℃水素アニールをしなかった場合の順方向電圧Ｖ_Ｆを示す。本実験において、４５０℃水素アニールをしなかった場合とは、水素アニール段階Ｓ２５０は行わなかったが、追加の水素アニール段階Ｓ２５８は行ったことを意味する。（ａ）および（ｂ）において、縦軸は順方向電圧［Ｖ］を示し、横軸はウェハのサンプル番号を示す。また、図中の破線は、想定する製品において予想される順方向電圧の規格値である。

（ａ）に示す様に、４５０℃の水素アニールをした場合の順方向電圧は、全て規格値よりも大きくなった。これに対して、（ｂ）に示す様に、４５０℃の水素アニールをしなかった場合の順方向電圧は、全て規格値よりも小さくなった。水素雰囲気における３９０℃以上５００℃以下でのアニールにより、ダイオード領域９６の欠陥が回復することにより結晶性が向上したと考えられる。これにより、理想係数ｎ（即ち、ダイオード素子の順方向電圧）が上昇したと考えられる。

図１６は、４５０℃水素アニールの有無に応じた順方向電圧を測定した、第２の実験結果を示す図である。図１６において、（ａ）は、４５０℃水素アニールをした場合の順方向電圧Ｖ_Ｆを示し、（ｂ）は、４５０℃水素アニールをしなかった場合の順方向電圧Ｖ_Ｆを示す。なお、第１の実験（図１５）および第２の実験（図１６）において、同じサンプル番号は同じウェハであることを意味する。４５０℃水素アニールをした場合、および、４５０℃水素アニールをしなかった場合の意味は、図１５の説明と同じである。（ａ）および（ｂ）において、縦軸は順方向電圧［Ｖ］を示し、横軸はウェハのサンプル番号を示す。第２の実験においても、（ａ）に示す様に、４５０℃の水素アニールをした場合の順方向電圧は、全て規格値よりも大きくなった。これに対して、（ｂ）に示す様に、４５０℃の水素アニールをしなかった場合の順方向電圧は、全て規格値よりも小さくなった。また、第１の実験と同様に、（ａ）においては、ダイオード素子の順方向電圧が上昇した。

なお、段階Ｓ２５０において水素アニール代えて、窒素雰囲気において４５０℃でダイオード領域９６をアニールした場合には、順方向電圧‐順方向電流は変化しなかった。この事実からも、水素雰囲気における３９０℃以上５００℃以下でのアニールにより、ダイオード領域９６の欠陥が回復することにより結晶性が向上したと考えられる。段階Ｓ２５０において水素アニールをした場合のダイオード領域９６のシート抵抗は、窒素雰囲気において４５０℃でダイオード領域９６をアニールした場合に比べて向上したことも確認された。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

１０・・半導体基板、１２・・上面、１４・・下面、２０・・ドリフト領域、２２・・ベース領域、２４・・エミッタ領域、２６・・コンタクト領域、２８・・ウェル領域、３０・・コレクタ電極、３２・・コレクタ領域、３３・・欠陥領域、３４・・バッファ領域、３６・・酸化膜、３８・・層間絶縁膜、４０・・ゲートトレンチ部、４２・・ゲート導電部、４３・・トレンチ、４４・・ゲート絶縁膜、５０・・エミッタ電極、６０・・ポリシリコン層、７０・・周辺領域、８０・・ＩＧＢＴ領域、８２・・ゲートランナー、８４・・ＦＷＤ領域、８６・・カソード領域、９０・・温度センス素子領域、９２・・アノード領域、９３・・アノード金属層、９４・・カソード領域、９５・・カソード金属層、９６・・ダイオード領域、１００・・半導体装置、１１０・・活性領域、１２０・・パッド領域、１２２・・ゲートパッド、１２４・・アノードパッド、１２６・・カソードパッド、１２７・・センスＩＧＢＴ領域、１２８・・センスエミッタパッド、１３０・・エッジ終端領域、１３２・・ガードリング、１３４・・金属層、２００・・半導体装置、３００・・アニール装置

Claims (9)

1. トレンチを形成する段階と、
   半導体基板の上方および前記トレンチの内部にポリシリコン層を形成する段階と、
   前記ポリシリコン層においてＰＮ接合を有するダイオード領域を形成する段階と、
   前記半導体基板の上方に形成された前記ポリシリコン層の水素濃度が前記トレンチの内部に形成された前記ポリシリコン層の水素濃度よりも高くなるように、水素雰囲気において３９０℃以上の温度で前記ダイオード領域をアニールする低温アニール段階と
   を備える
   半導体装置の製造方法。
2. 前記低温アニール段階において、４４０℃以上の温度で前記ダイオード領域をアニールする
   請求項１に記載の半導体装置の製造方法。
3. 前記低温アニール段階において、５００℃以下の温度で前記ダイオード領域をアニールする
   請求項１または２に記載の半導体装置の製造方法。
4. 前記低温アニール段階の前に、
   前記半導体基板に対する第１導電型不純物を前記半導体基板に注入する段階と、
   前記第１導電型不純物が注入された前記半導体基板を、５００℃よりも高い温度でアニールする第１の高温アニール段階と、
   前記半導体基板に対する第２導電型不純物を前記半導体基板に注入する段階と、
   前記第２導電型不純物が注入された前記半導体基板を、５００℃よりも高い温度でアニールする第２の高温アニール段階と
   をさらに備える
   請求項１から３のいずれか一項に記載の半導体装置の製造方法。
5. 前記低温アニール段階の後に、前記半導体基板にライフタイムキラーを注入する段階をさらに備える
   請求項１から４のいずれか一項に記載の半導体装置の製造方法。
6. 前記ライフタイムキラーを注入する段階の後に、水素雰囲気において３９０℃よりも低い温度で前記半導体基板をアニールする追加の水素アニール段階をさらに備える
   請求項５に記載の半導体装置の製造方法。
7. 前記低温アニール段階の前に、前記半導体基板の下面から前記半導体基板に対して第１導電型不純物を注入する段階をさらに備え、
   前記低温アニール段階において、前記下面から注入された前記第１導電型不純物を活性化する
   請求項１から６のいずれか一項に記載の半導体装置の製造方法。
8. 前記ポリシリコン層を形成する段階の後において、前記半導体基板の上方にポリシリコンを有するゲートランナーを形成する段階をさらに備え、
   前記低温アニール段階において、前記ゲートランナーをアニールする
   請求項１から７のいずれか一項に記載の半導体装置の製造方法。
9. 半導体基板と、
   前記半導体基板の上面に設けられたトレンチと、
   前記トレンチの内部に設けられ、ポリシリコンで形成されたゲート導電部と、
   前記半導体基板の上方に設けられたポリシリコン層にＰＮ接合を有するダイオード領域と
   を備え、
   前記ダイオード領域の水素濃度は、前記半導体基板の上面近傍における前記半導体基板の水素濃度よりも高く、
   前記ダイオード領域の水素濃度は、前記ゲート導電部の水素濃度より高い
   半導体装置。

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