JPH0334360A - 半導体装置 - Google Patents
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- JPH0334360A JPH0334360A JP16945389A JP16945389A JPH0334360A JP H0334360 A JPH0334360 A JP H0334360A JP 16945389 A JP16945389 A JP 16945389A JP 16945389 A JP16945389 A JP 16945389A JP H0334360 A JPH0334360 A JP H0334360A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000001514 detection method Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 24
- 229920005591 polysilicon Polymers 0.000 abstract description 24
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052782 aluminium Inorganic materials 0.000 abstract description 15
- 230000005669 field effect Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 6
- 230000006378 damage Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 25
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000020169 heat generation Effects 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 241001135893 Themira Species 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に基本セルを複数個並列
配置したトランジスタの過熱によるトランジスタ破壊の
防止に関する。
配置したトランジスタの過熱によるトランジスタ破壊の
防止に関する。
従来、この種の例えば縦型電界効果トランジスタでは、
チップ温度検出のかわｂに、ドレイン電流を検出する機
能を備えたものが知られている。
チップ温度検出のかわｂに、ドレイン電流を検出する機
能を備えたものが知られている。
第４図（ａ）はこのような縦型電界効果トランジスタの
従来例を示す平面図であう、ドレイン電流検出用のミラ
ー電極Ｍはチップのほぼ゛中央におかれている。ケルビ
ン端子にはソース電極及びソースワイヤを大電流が流れ
る時に生じる電圧の影響を除くために設けられ、通常ソ
ース電極の一部が使われる。
従来例を示す平面図であう、ドレイン電流検出用のミラ
ー電極Ｍはチップのほぼ゛中央におかれている。ケルビ
ン端子にはソース電極及びソースワイヤを大電流が流れ
る時に生じる電圧の影響を除くために設けられ、通常ソ
ース電極の一部が使われる。
第４図（ｂ）は第４図（ａ）のＸ−Ｘ線断面図である。
例えば６０Ｖ耐圧品を例にとると、アンチモンを２Ｘ１
０”／ｊ程度にドープし九Ｎ１シリコン基板１ （Ｎ＋
ドレイン）にリンを５Ｘ１０”／ｗｌ程度ドープした厚
さ１２μｍ程度のＮ−エピタキシャル層２（Ｎ−ドレイ
ン）を成長させゲート酸化膜５（厚さ約１０００え）を
形威し、ゲート電極６を形成する。
０”／ｊ程度にドープし九Ｎ１シリコン基板１ （Ｎ＋
ドレイン）にリンを５Ｘ１０”／ｗｌ程度ドープした厚
さ１２μｍ程度のＮ−エピタキシャル層２（Ｎ−ドレイ
ン）を成長させゲート酸化膜５（厚さ約１０００え）を
形威し、ゲート電極６を形成する。
ゲート電極６はリンを５Ｘ１０”程度にドープした厚さ
約０．６μｍのポリシリコン膜が用いられる。
約０．６μｍのポリシリコン膜が用いられる。
その後ボロンを加速電圧約７０ｋｅＶ、ドーズ量１×１
０１４／ｃｍ ”でイオン注入し１２００℃程度で約６
０分押込むことによｌ’型ベース層３を形成し、続いて
リンを加速電圧約８０ｋｅＶ％ドース量５Ｘ１０”／３
２ でイオン注入し１０００℃程度で約３０分アニール
しＮ＋＋ソース層４を形成する。この場合Ｐ型代−ス層
３及びＮ＋型ソノ−３層４深さはそれぞれ約３．５μｍ
Ｐ１）Ｌｍ である。その後層間絶縁膜（ＳｉＯｚ）７
及びソース電極１０（アルミニウム）、ミラー電極１４
（アルミニウム）が形成される。
０１４／ｃｍ ”でイオン注入し１２００℃程度で約６
０分押込むことによｌ’型ベース層３を形成し、続いて
リンを加速電圧約８０ｋｅＶ％ドース量５Ｘ１０”／３
２ でイオン注入し１０００℃程度で約３０分アニール
しＮ＋＋ソース層４を形成する。この場合Ｐ型代−ス層
３及びＮ＋型ソノ−３層４深さはそれぞれ約３．５μｍ
Ｐ１）Ｌｍ である。その後層間絶縁膜（ＳｉＯｚ）７
及びソース電極１０（アルミニウム）、ミラー電極１４
（アルミニウム）が形成される。
第５図は従来技術を用いたドレイン電流検出回路図であ
う本体のＭＯＳＦＥＴ Ｔｌは基本セルが数百〜数十万
個並列接続され、ＭＯＳＦＥＴ Ｔｌのドレイン電流検
出用ＭＯ８ＦＥＴ Ｔ２は本体のＭＯＳＦＥＴ Ｔｌの
基本セルと同一のものから或す１本体のＭＯＳＦＥＴ
Ｔｌとの基本セル数比をｎ：１とすることによう本体の
ＭＯＳＦＥＴ Ｔｌのドレイン電流の１／（ｎ＋１）の
電流が流れる様に設計されている。
う本体のＭＯＳＦＥＴ Ｔｌは基本セルが数百〜数十万
個並列接続され、ＭＯＳＦＥＴ Ｔｌのドレイン電流検
出用ＭＯ８ＦＥＴ Ｔ２は本体のＭＯＳＦＥＴ Ｔｌの
基本セルと同一のものから或す１本体のＭＯＳＦＥＴ
Ｔｌとの基本セル数比をｎ：１とすることによう本体の
ＭＯＳＦＥＴ Ｔｌのドレイン電流の１／（ｎ＋１）の
電流が流れる様に設計されている。
ドレイン電流検出用ＭＯ８ＦＥＴ Ｔ２に流れる電流は
ミラ一端子（Ｓ２）とケルビン端子（Ｓｌ）の間に接続
された抵抗Ｒ２の電圧降下として取り出されコンバレー
２００Ｍに入力される。コンバレー２００Ｍではこの入
力電圧を基準電圧Ｖｒｅｆと比較し結果を出力端子Ｏｕ
ｔに出立する。出力端子Ｏｕｔに出力されたドレイン電
流の値はグー１１２４１回路ＧＤに入力されゲートドラ
イブ回路ＧＤにようコントロールされる。この回路のバ
イアス手段としてはドレイン端子りは負荷抵抗Ｒ１を介
して電圧源ＶＤＤに接続され、ソース端子は通常グラン
ドに接続される。
ミラ一端子（Ｓ２）とケルビン端子（Ｓｌ）の間に接続
された抵抗Ｒ２の電圧降下として取り出されコンバレー
２００Ｍに入力される。コンバレー２００Ｍではこの入
力電圧を基準電圧Ｖｒｅｆと比較し結果を出力端子Ｏｕ
ｔに出立する。出力端子Ｏｕｔに出力されたドレイン電
流の値はグー１１２４１回路ＧＤに入力されゲートドラ
イブ回路ＧＤにようコントロールされる。この回路のバ
イアス手段としてはドレイン端子りは負荷抵抗Ｒ１を介
して電圧源ＶＤＤに接続され、ソース端子は通常グラン
ドに接続される。
上述した従来の縦型電界効果トランジスタではドレイン
電流を検出しているので電流の制御はできるもののチッ
プの温度を検出していないため必ずしも安全動作領域内
の動作とはならず、場合によっては発熱による素子破壊
が起こるという欠点がある。
電流を検出しているので電流の制御はできるもののチッ
プの温度を検出していないため必ずしも安全動作領域内
の動作とはならず、場合によっては発熱による素子破壊
が起こるという欠点がある。
本発明の半導体装置は、複数の基本セルを並列配置して
なるトランジスタ本体と同一半導体基板上に絶縁膜を介
して半導体膜を設け、前記半導体膜で構成したチップ温
度検出用のＰＮ接合グイオードを有するというものであ
る。
なるトランジスタ本体と同一半導体基板上に絶縁膜を介
して半導体膜を設け、前記半導体膜で構成したチップ温
度検出用のＰＮ接合グイオードを有するというものであ
る。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）は本発明の第１の実施例のチップの平面図
、第１図伽）は第１図（ａ）のＹ−Ｙ線断面図である。
、第１図伽）は第１図（ａ）のＹ−Ｙ線断面図である。
縦型電界効果トランジスタ本体は、従来例と同様に、第
４図に示した構造の基本セル（但し、Ｍと８２は互いに
接続されている）を並列配置し、各基本セルのゲート、
ソースはアルミニウム１１１％によりゲート端子Ｇ１ソ
ース端子にそれぞれ接続されている。
４図に示した構造の基本セル（但し、Ｍと８２は互いに
接続されている）を並列配置し、各基本セルのゲート、
ソースはアルミニウム１１１％によりゲート端子Ｇ１ソ
ース端子にそれぞれ接続されている。
温度検出用ダイオード１５は温度検出精度向上のためチ
ップ中央部に配置される。
ップ中央部に配置される。
例えば６０Ｖ耐圧品を例にとるとアンチモンを２Ｘ１０
１”／−程度にドープし九Ｎ＋型シリコン基板１ （Ｎ
＋ドレイ／）にリンを５Ｘ１０”／ａｇ程度ドープした
厚さ１２ ｐｍ程度のＮ″″型エピタキシャル層２ （
Ｎ−ドレイン）を成長させ、ゲート酸化膜５（厚さ約１
００ＯＡ）を形成し、ゲート電極６を形成する。ゲート
電極６はリンを５Ｘ１０１９程度にドープした厚さ約０
．６７４ｍのポリシリコン膜が用いられる。
１”／−程度にドープし九Ｎ＋型シリコン基板１ （Ｎ
＋ドレイ／）にリンを５Ｘ１０”／ａｇ程度ドープした
厚さ１２ ｐｍ程度のＮ″″型エピタキシャル層２ （
Ｎ−ドレイン）を成長させ、ゲート酸化膜５（厚さ約１
００ＯＡ）を形成し、ゲート電極６を形成する。ゲート
電極６はリンを５Ｘ１０１９程度にドープした厚さ約０
．６７４ｍのポリシリコン膜が用いられる。
温度検出用ダイオード１５はゲート電極６と同じ工程で
作られたポリシリコン膜で形成されるがダイオード用の
Ｐ型ポリシリコン膜８及びＮ型ポリシリコン膜９を形成
する必要があるためリンのドープは行なわない。ゲート
電極６及び温度検出用ダイオードのポリシリコン膜のバ
ターニンクノ後、ボロンを加速電圧約７０ｋｅＶ１ ド
ーズ量１×１０ ”／ｃｗｔ” ”？’イオン注入し１
２００℃程度テ＃：、［３０分押込むことによｆｉＰ型
ベ型ベース層形成し続い”Ｃ！Ｊ ７を加速１に圧約８
０ｋｅＶ１）’−Ｘｔ５Ｘ１０ ｌｓ／ｆｆｉ”でイオ
ン注入し１０００℃程度で３０分アニールしＮ＋型ンー
ス層４を形成する。この場合Ｐ型代−ス層３及びＮ４型
ソ一ス層４の深さはそれぞれ約３．ｊｇｍ、約１）Ｉｍ
である。
作られたポリシリコン膜で形成されるがダイオード用の
Ｐ型ポリシリコン膜８及びＮ型ポリシリコン膜９を形成
する必要があるためリンのドープは行なわない。ゲート
電極６及び温度検出用ダイオードのポリシリコン膜のバ
ターニンクノ後、ボロンを加速電圧約７０ｋｅＶ１ ド
ーズ量１×１０ ”／ｃｗｔ” ”？’イオン注入し１
２００℃程度テ＃：、［３０分押込むことによｆｉＰ型
ベ型ベース層形成し続い”Ｃ！Ｊ ７を加速１に圧約８
０ｋｅＶ１）’−Ｘｔ５Ｘ１０ ｌｓ／ｆｆｉ”でイオ
ン注入し１０００℃程度で３０分アニールしＮ＋型ンー
ス層４を形成する。この場合Ｐ型代−ス層３及びＮ４型
ソ一ス層４の深さはそれぞれ約３．ｊｇｍ、約１）Ｉｍ
である。
會た温度検出用ダイオードのＰ型ポリシリコン膜８及び
Ｎ型ポリシリコン膜９はそれぞれＰ型べ−ス層、Ｎ型ン
ース層と同一の工程によシト−ピングできるため工程の
追加は必要ない。Ｐ型ポリシリコン８の部分はＮ＋型ソ
ース層４形成及びＮ型ポリシリコン膜９の形成のための
イオン注入時にはアルミニウムあるいはフォトレジスト
によシマスフされるがＮｆｆポリシリコン膜９にＰ型ベ
ース層３形成及びＰ型ポリシリコン膜８形成のためのイ
オン注入時にはマスクする必要は々い。この後層間絶縁
膜７、ソース電極（アルミニウム）１０、カソード端子
（アルミニウム）１２、アノード電極（アルミニウム）
１１が形成される。
Ｎ型ポリシリコン膜９はそれぞれＰ型べ−ス層、Ｎ型ン
ース層と同一の工程によシト−ピングできるため工程の
追加は必要ない。Ｐ型ポリシリコン８の部分はＮ＋型ソ
ース層４形成及びＮ型ポリシリコン膜９の形成のための
イオン注入時にはアルミニウムあるいはフォトレジスト
によシマスフされるがＮｆｆポリシリコン膜９にＰ型ベ
ース層３形成及びＰ型ポリシリコン膜８形成のためのイ
オン注入時にはマスクする必要は々い。この後層間絶縁
膜７、ソース電極（アルミニウム）１０、カソード端子
（アルミニウム）１２、アノード電極（アルミニウム）
１１が形成される。
Ｐ領域３′は高電圧が印加されるＮ″″型ドレイン層２
から接合分離により分＃ｔしフローティング電位とする
ためのものでＰ領域３′の上に形成される温度検出用ダ
イオード１５とＮ−型ドレイン層２間の電位差を緩和す
る。Ｐ領域３′は温度検出用ダイオード形成のためのポ
リシリコン膜形成以前の工程で例えば打込みエネルギー
７０ｋｅＶ、ドーズ量８Ｘ１ ｃ） ”／ａｎ２のボロ
ンのイオン注入によ膜形成される。この場合深さの制限
は特に必要なく他のＰ領域形成工程を流用する事によう
形成される。
から接合分離により分＃ｔしフローティング電位とする
ためのものでＰ領域３′の上に形成される温度検出用ダ
イオード１５とＮ−型ドレイン層２間の電位差を緩和す
る。Ｐ領域３′は温度検出用ダイオード形成のためのポ
リシリコン膜形成以前の工程で例えば打込みエネルギー
７０ｋｅＶ、ドーズ量８Ｘ１ ｃ） ”／ａｎ２のボロ
ンのイオン注入によ膜形成される。この場合深さの制限
は特に必要なく他のＰ領域形成工程を流用する事によう
形成される。
第２図は本発明の素子を用いて動作中の半導体素子の温
度を検出しゲートドライブ回路に帰還させ温度制御をす
る場合の回路の一例である。
度を検出しゲートドライブ回路に帰還させ温度制御をす
る場合の回路の一例である。
チクプの温度検出は、温度検出用ダイオードに一定電流
の順方向電流を流し７ノード、カソード間の電圧降下の
差を検出することによシ可能である。通常、アノード、
カソード間の電圧降下の温度係数は一２ｍＶ／’Ｃ程度
であシ、ある温度（Ｔｊ＋）で一定電流を流した時のア
ー゛−・ド・カソード間電圧（Ｖ８Ｄ１）を基準として と表わせる。
の順方向電流を流し７ノード、カソード間の電圧降下の
差を検出することによシ可能である。通常、アノード、
カソード間の電圧降下の温度係数は一２ｍＶ／’Ｃ程度
であシ、ある温度（Ｔｊ＋）で一定電流を流した時のア
ー゛−・ド・カソード間電圧（Ｖ８Ｄ１）を基準として と表わせる。
本発明の素子（破線で囲んだ部分）はゲート端子Ｇ１
ドレイン端子Ｄ１ソース端子Ｓ、アノード端子Ａ１カソ
ード端子Ｋを備え、ゲート端子Ｇはゲートドライブ回路
ＧＤに接続され、ドレイン端子りは負荷抵抗Ｒを介し電
圧源■ＤＤに接続される。
ドレイン端子Ｄ１ソース端子Ｓ、アノード端子Ａ１カソ
ード端子Ｋを備え、ゲート端子Ｇはゲートドライブ回路
ＧＤに接続され、ドレイン端子りは負荷抵抗Ｒを介し電
圧源■ＤＤに接続される。
ソース端子Ｓ及びカソード端子には便宜上グランド（ア
ース）に接続される。温度検出用ダイオードＤｉ のア
ノード端子人はこのダイオードＤｉに一定電流を流す電
流源工及びコンパレータＣ０Ｍに接続され、このコンパ
レータは基準電圧ＶｒｅｆとダイオードＤｉの順方向電
圧降下を比較し、ダイオードＤｉの順方向電圧降下と基
進電圧の差に比例した電圧をゲートドライブ回路ＧＤに
出力する。コンパレータＣ０Ｍに入力される基準電圧Ｖ
ｒｅｆとしては例えば接合温度が１５０℃と々るダイオ
ードの順方向電圧降下を用いる事ができる。
ース）に接続される。温度検出用ダイオードＤｉ のア
ノード端子人はこのダイオードＤｉに一定電流を流す電
流源工及びコンパレータＣ０Ｍに接続され、このコンパ
レータは基準電圧ＶｒｅｆとダイオードＤｉの順方向電
圧降下を比較し、ダイオードＤｉの順方向電圧降下と基
進電圧の差に比例した電圧をゲートドライブ回路ＧＤに
出力する。コンパレータＣ０Ｍに入力される基準電圧Ｖ
ｒｅｆとしては例えば接合温度が１５０℃と々るダイオ
ードの順方向電圧降下を用いる事ができる。
ゲートドライブ回路ＧＤはコンパレータＣ０Ｍから出力
される電圧によシ温度検出用ダイオードＤｉの接合温度
が設定温度を超えた場合はゲート電圧を下げ本発明の素
子のドレイン電流を小さくし発熱を下げる、あるいはゲ
ート電圧のＰＷＭ（パルス幅変調）制御によシトレイン
電流のデエーティを下げ発熱を下げる等の動作をする。
される電圧によシ温度検出用ダイオードＤｉの接合温度
が設定温度を超えた場合はゲート電圧を下げ本発明の素
子のドレイン電流を小さくし発熱を下げる、あるいはゲ
ート電圧のＰＷＭ（パルス幅変調）制御によシトレイン
電流のデエーティを下げ発熱を下げる等の動作をする。
第３図は本発明の第２の実施例の断面図であシ、本発明
を横型電界効果トランジスタに適用した場合を示すもの
である。
を横型電界効果トランジスタに適用した場合を示すもの
である。
ボロンが８Ｘ１０１４／−程度ドープされたＰ型シリコ
ン基板１０１にゲート酸化膜１０２及びゲート電極１０
３、温度検出用ダイオード形成のためのポリシリコン膜
１０４が形成され続いてソース及びドレインＮ”ｇ１０
５が打込みエネルギー８０ ｋｅｙ、ドーズ量５Ｘ１５
１５＾２のリンのイオン注入によ膜形成され、チャネル
１０６とソース’ｇａ１０７を電気的に接続するためＰ
＋層１０８が打込みエネルギー５０ｋｅＶ、ドーズ量５
Ｘ ｉ Ｏ”／ｃｒｒｒ”のボロンのイオン注入によ
膜形成される。温度検出用ダイオード１０９の下部のＰ
型シリコン基板１０１にばＮｒｇｌｌｌｏが形成される
が、これはＮ層１１０をＰ型シリコン基板１０１から接
合分離し７０−ティング電位とする事によう温度検出用
ダイオード１０９とＰ型シリコン基板１０１の電位差を
少なくするもので耐圧が１００Ｖ以下の素子では特に必
要はｉい。Ｎ層１１０の形成方法としてはポリシリコン
膜１０４が形成される以前の工程で例えば打合みエネル
ギー１２０ｋｅＶ、ドーズ量８Ｘ１０”／、２のリンの
イオン注入によう形成される（深さは２μｍ程度）。こ
の後層間絶縁膜１１１（Ｓｉ（ｈ）、ソース電極（アル
ミニウム）１０７、ドレイン電極（アルミニウム）１１
３．アノード電極（アルミニウム） １１４．カソード
電極（アルミニウム）１１５が形成される。温度検出用
ダイオード３０９のＰ 型ポリシリコン膜１０４−１゜
１０４−３及びＮ 型ポリシリコン膜１０４−２はそれ
ぞれＰ＋層３０８、ソース及びドレイ／Ｎ＋層３０５と
同一の工程でドーピングされる。
ン基板１０１にゲート酸化膜１０２及びゲート電極１０
３、温度検出用ダイオード形成のためのポリシリコン膜
１０４が形成され続いてソース及びドレインＮ”ｇ１０
５が打込みエネルギー８０ ｋｅｙ、ドーズ量５Ｘ１５
１５＾２のリンのイオン注入によ膜形成され、チャネル
１０６とソース’ｇａ１０７を電気的に接続するためＰ
＋層１０８が打込みエネルギー５０ｋｅＶ、ドーズ量５
Ｘ ｉ Ｏ”／ｃｒｒｒ”のボロンのイオン注入によ
膜形成される。温度検出用ダイオード１０９の下部のＰ
型シリコン基板１０１にばＮｒｇｌｌｌｏが形成される
が、これはＮ層１１０をＰ型シリコン基板１０１から接
合分離し７０−ティング電位とする事によう温度検出用
ダイオード１０９とＰ型シリコン基板１０１の電位差を
少なくするもので耐圧が１００Ｖ以下の素子では特に必
要はｉい。Ｎ層１１０の形成方法としてはポリシリコン
膜１０４が形成される以前の工程で例えば打合みエネル
ギー１２０ｋｅＶ、ドーズ量８Ｘ１０”／、２のリンの
イオン注入によう形成される（深さは２μｍ程度）。こ
の後層間絶縁膜１１１（Ｓｉ（ｈ）、ソース電極（アル
ミニウム）１０７、ドレイン電極（アルミニウム）１１
３．アノード電極（アルミニウム） １１４．カソード
電極（アルミニウム）１１５が形成される。温度検出用
ダイオード３０９のＰ 型ポリシリコン膜１０４−１゜
１０４−３及びＮ 型ポリシリコン膜１０４−２はそれ
ぞれＰ＋層３０８、ソース及びドレイ／Ｎ＋層３０５と
同一の工程でドーピングされる。
以上説明したように本発明はトランジスタ本体と同一チ
ップに温度検出用ダイオードを備えることによシ、チッ
プの動作温度を直接的にモニターできるためチップ温度
を制御でき常に安全動作領域で動作させることができる
効果があり１素子破壊を防ぐことができる。
ップに温度検出用ダイオードを備えることによシ、チッ
プの動作温度を直接的にモニターできるためチップ温度
を制御でき常に安全動作領域で動作させることができる
効果があり１素子破壊を防ぐことができる。
以上の説明はＭＯＳＦＥＴを例にして行なったが、バイ
ポーラトランジスタについても同様である。
ポーラトランジスタについても同様である。
第１図（ａ）は本発明の第１の実施例のチップの平面図
、第１図（ｂ）は第１図（ａ）のＹ−Ｙ線断面図、第２
図は第１の実施例を用いる温度制御回路の図、第３図は
第２の実施例のチップの断面図、第４図（ａ）は従来例
のチップの平面図、第４図（ｂ）は第４図（ａ）のＸ−
Ｘ線断面図、第５図は従来例を用いる温度制御回路の図
である。 １・・・・・・Ｎ＋型シリコン基板、２・・・・・・Ｎ
−型エピタキシャル層、３・・・・・・ＰＷベース層、
４・・・・・・Ｎ＋型ソース層、５・・・・・・ゲート
酸化膜、６・・・・・・ゲート電極、７・・・・・・層
間絶縁膜、８・・・・・・Ｐ型ポリシリコ／Ｍ、９・・
・・・・Ｎ型ポリシリコン膜、１０・・・・・・ソース
電極（Ｓ）、１１・・・・・・アート電極（Ａ）、１２
・・・・・・カソード電極（Ｋ）、１４・・・・・・ミ
ラー電極（Ｍ）、１５・・・・・・温度検出用ダイオー
ド（Ｄｉ）、１０１・・・・・・Ｐ型シリコン基板、１
０２・・・・・・ゲート酸化膜、１０３・・・・・・ゲ
ート電極、１０４・・・・・・ポリシリコン膜、（１０
４−１，１０４−３・・・・・・Ｐ 型ポリシリコン膜
、１０４−Ｎ 型ポリシリコンり１０５・・・・・・
Ｎ 層、１０６・・・・・・チャネル、１０７・・・・
・・ソース電極、１０８・・・・・・Ｐ 層、１０９・
・・・・・温度検出用ダイオード、１１０・・・・・・
Ｎ層、１１１・・・・・・層間絶縁膜、１１３・・・・
・・ドレイン電極、１１４・・・・・・アノード電極、
１１５・・・・・・カソード電極。
、第１図（ｂ）は第１図（ａ）のＹ−Ｙ線断面図、第２
図は第１の実施例を用いる温度制御回路の図、第３図は
第２の実施例のチップの断面図、第４図（ａ）は従来例
のチップの平面図、第４図（ｂ）は第４図（ａ）のＸ−
Ｘ線断面図、第５図は従来例を用いる温度制御回路の図
である。 １・・・・・・Ｎ＋型シリコン基板、２・・・・・・Ｎ
−型エピタキシャル層、３・・・・・・ＰＷベース層、
４・・・・・・Ｎ＋型ソース層、５・・・・・・ゲート
酸化膜、６・・・・・・ゲート電極、７・・・・・・層
間絶縁膜、８・・・・・・Ｐ型ポリシリコ／Ｍ、９・・
・・・・Ｎ型ポリシリコン膜、１０・・・・・・ソース
電極（Ｓ）、１１・・・・・・アート電極（Ａ）、１２
・・・・・・カソード電極（Ｋ）、１４・・・・・・ミ
ラー電極（Ｍ）、１５・・・・・・温度検出用ダイオー
ド（Ｄｉ）、１０１・・・・・・Ｐ型シリコン基板、１
０２・・・・・・ゲート酸化膜、１０３・・・・・・ゲ
ート電極、１０４・・・・・・ポリシリコン膜、（１０
４−１，１０４−３・・・・・・Ｐ 型ポリシリコン膜
、１０４−Ｎ 型ポリシリコンり１０５・・・・・・
Ｎ 層、１０６・・・・・・チャネル、１０７・・・・
・・ソース電極、１０８・・・・・・Ｐ 層、１０９・
・・・・・温度検出用ダイオード、１１０・・・・・・
Ｎ層、１１１・・・・・・層間絶縁膜、１１３・・・・
・・ドレイン電極、１１４・・・・・・アノード電極、
１１５・・・・・・カソード電極。
Claims (1)
- 複数の基本セルを並列配置してなるトランジスタ本体と
同一半導体基板上に絶縁膜を介して半導体膜を設け、前
記半導体膜で構成したチップ温度検出用のＰＮ接合ダイ
オードを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16945389A JPH0334360A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16945389A JPH0334360A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334360A true JPH0334360A (ja) | 1991-02-14 |
Family
ID=15886880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16945389A Pending JPH0334360A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334360A (ja) |
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-
1989
- 1989-06-29 JP JP16945389A patent/JPH0334360A/ja active Pending
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