JP2008103562A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体基板の表面に不純物拡散層を形成後、裏面を削って半導体基板を薄くする工程を有し、この裏面側に少なくとも７００℃〜９５０℃の範囲の熱処理を必要とする拡散層形成工程を有する場合でも、複雑な工程とすることなく、表面側からの廻り込み拡散による裏面側の汚染を防ぎ、良好なオーミック接触が得られる半導体装置の製造方法を提供すること。
【解決手段】半導体基板１の一方の表面に少なくともｎ型の不純物拡散層３を形成後、裏面を削って前記半導体基板１を薄くする。その後、この裏面側にイオン注入と７００℃乃至９５０℃の温度プロフィールの熱処理を加える拡散層７形成工程を含むｐ型の不純物拡散層９を形成する工程の前に、表面側からの廻り込み拡散によるｎ型の不純物濃度分布のピークが少なくとも貫通しない厚さを有する酸化膜を半導体基板の両面に形成する。
【選択図】 図１−１

Description

本発明は半導体装置の製造方法に関する。さらに詳しくは、半導体基板の表面側に不純物拡散層を形成後、裏面側をバックグラインドし、さらに裏面に不純物拡散層を形成する工程を有する絶縁ゲートバイポーラトランジスタ（以降ＩＧＢＴ）、ＭＯＳＦＥＴ、フリーホイーリングダイオード（以降ＦＷＤ）などの半導体装置の製造方法に関する。

ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌｏｒ Ｔｒａｎｓｉｓｔｏｒ）は、ＭＯＳＦＥＴの高速スイッチング、電圧駆動特性とバイポーラトランジスタの低オン電圧特性をワンチップに構成したパワー素子である。ＩＧＢＴは、ＦＷＤなどと共に用いられることも多く、汎用および電気自動車用インバータ、ＡＣサーボや無停電電源（ＵＰＳ）、スイッチング電源などをはじめ、電子レンジ、炊飯器、ストロボなどの民生機器分野へも拡大している。さらに次世代型へ改良された素子の開発も進んでおり、新しいチップ構造を用いた、より低オン電圧のものが開発され、応用装置の低損失化や高効率化が図られてきている。

ＩＧＢＴの構造には、図２で示されるｐ^＋半導体基板２０上にエピタキシャル成長により形成されるｎ^＋型バッファ層２２とｎ⁻型ドリフト層２１を備えるパンチスルー型、図２からｎ^＋型バッファ層２２を無くし、ｎ⁻型ドリフト層３１を広くしたノンパンチスルー型（ＮＰＴ型）（図３）等がある。これらのように、従来、ＩＧＢＴ構造には、低抵抗半導体基板２０上にエピタキシャル層２１、２２、３１などを形成した高価な半導体基板が多く用いられた。最近は、そのような高価なエピタキシャル基板を用いずに、安価なＦＺ―Ｓｉ基板４１を用い、低ドーズ量の浅いｐ^＋コレクタ層４２を採用したＮＰＴ型ＩＧＢＴ（図４）、さらに、オン電圧の低減を図るためにｐ^＋コレクタ層５２の内部側にフィールドストップ（ＦＳ）層５３を設けることによりウエハ厚を薄くしても耐圧を低下させないようにしたＦＳ型ＩＧＢＴ（図５）が主流になっている。

図４は、ＦＺ−Ｓｉ基板４１を用い、低ドーズ量の浅いｐ^＋コレクタ層４２を採用したＮＰＴ型ＩＧＢＴの断面構造である。ｐ^＋コレクタ層（低注入ｐ^＋コレクタ）４２を採用したＮＰＴ型は、ＦＺ−ｎ型Ｓｉ基板を使うので、裏面側にｐ^＋コレクタ層４２を作りこむ工程が必要になる。このｐ^＋コレクタ層４２は、正孔の注入効率の制御および裏面電極とのコンタクト抵抗の低減（オーミック性接触にすること）という両機能を両立させなければならない。但し、前述のように高価なｐ^＋エピタキシャル基板２０を用いずに、安価なＦＺ基板４１を用いているため、ウエハコストの低減が可能である。

図５は、ＦＺ−Ｓｉ基板５１を用い、ｐ^＋コレクタ層５２とこの層の内部側にフィールドストップ（ＦＳ）層５３を有するＩＧＢＴの断面構造である。基本構造は、図２のパンチスルー型ＩＧＢＴと同じであるが、ＦＺ−Ｓｉ基板５１を用いることによりウエハコストを低減させ、ＦＳ層５３を設けることにより基板の総厚さを、耐圧に応じて変るが約７０μｍ〜２００μｍと、ノンパンチスルー型よりは薄くされている。また、コレクタ側は、低ドーズ量の浅いｐ^＋拡散層５２を低注入コレクタとして用いるので、低注入コレクタを有するノンパンチスルー型の場合（図４）と同様に電子線照射などのライフタイム制御は不要である。また、図６に示すように、さらなるオン電圧の低減を目的として、チップ表面に狭く深いトレンチ６１を形成し、その側面にＭＯＳゲート構造６２を形成したトレンチＩＧＢＴの構造を前記フィールドストップ（ＦＳ）型ＩＧＢＴと組み合わせた構造とすることもできる。

そのようなＦＺ−Ｓｉ基板５１を用いたＦＳ型ＩＧＢＴ（図５）の従来の製造方法について説明する。
厚さ５５０μｍで、たとえば、比抵抗３０ΩｃｍのＦＺ−ｎ型Ｓｉ基板５１にゲート酸化膜５４の形成後、その上にポリシリコン膜５５を堆積し、パターニング後にセルフアライメントによりボロンをイオン注入し、温度１１５０℃の熱処理を加えてｐベース領域５２を形成する。さらにこのｐベース領域５２内に砒素をイオン注入してｎ^＋エミッタ領域５３を形成し、その後、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などの層間絶縁膜５６を形成し、この膜５６に、前記ｐベース領域５２表面と前記ｎ^＋エミッタ領域５３表面とに跨る、コンタクトホールを形成する。このコンタクトホールを介してｎ^＋型エミッタ層５３に接するようにＡｌ−Ｓｉ膜からなるエミッタ電極５７を形成する。Ａｌ−Ｓｉ膜は、安定した接合性を低抵抗配線を実現するために５００℃以下の熱処理が加えられる。さらに、図示しないが、エミッタ電極５７を覆うようにポリイミド膜などの絶縁性保護膜が形成されることが多い。

次に、基板の裏面側から、所望の厚さ、たとえば、６０〜１５０μｍ程度に、研削、研磨、エッチングなどを組み合わせたバックグラインド技術により削って薄くする。このＦＺ−ｎ基板１の裏面に、室温イオン注入で、ｎ型フィールドストップ層５３を形成するために、リンのイオン注入層を形成し、その後、冷却イオン注入でｐ型コレクタ層５２となるボロンのイオン注入層を形成し、さらに、Ａｌ−Ｓｉ電極膜５７を劣化させないように、５００℃の電気炉中でのアニール処理により、ｎ型フィールドストップ層５３とｐ型コレクタ層５２を形成する。

このように表面側にＭＯＳゲート構造と５００℃以下の低温熱処理が必須のＡｌ電極膜およびポリイミド保護膜形成とを先に形成し、バックグラインドによる基板の薄板化後、裏面側拡散層をイオン注入と５００℃以下の熱処理で形成する製造方法により、図５に示すｎ型フィールドストップ層を有するＦＳ−ＩＧＢＴを作製する製法が既に知られている（特許文献１）。

また、拡散速度の大きいｎ型不純物としてセレン、イオウなどを用いることにより、拡散層の形成温度、時間を短縮する技術に関する公知文献がある（特許文献２）。
また、関連する公知文献として、ＩＧＢＴではないが、基板の裏面側を削って薄くする工程を有するトランジスタについて、半導体基板の表面側にｐベース領域を形成した後、裏面をエッチングして基板を薄くした後、表面側にリンを拡散してｎエミッタ層を形成する際に、回りこみ拡散を利用して裏面にリンの高濃度拡散層を形成し、表面側のＡｌ電極形成後、裏面のリンの高濃度拡散層の形成の際に形成された裏面酸化膜を除去して裏面に金属電極を形成する文献が公開されている（特許文献３）。
特開２００２−２９９３４６号公報 特開２００２−５２０８８５号公報 特開平９−２５２９６５号公報

しかしながら、裏面にｎ^＋型のＦＳ層を形成する不純物元素としてセレンを用い、そのイオン注入後、製品完成時のシリコン厚さにしてから、７００℃〜９５０℃の熱処理を加えて電気特性を測定したところ、オン電圧が大きくなるという問題が発生した。この原因を調べたところ、半導体基板表面側の拡散層の形成に用いられた不純物、またはＢＰＳＧ中の不純物などが、この場合は特にリンが裏面に廻り込み高濃度に拡散されて汚染するということが判明した。すなわち、裏面がリン不純物によって汚染されると、次工程のｐ^＋コレクタ層の形成の際、ｐ^＋コレクタ層の不純物濃度を低下させ、コレクタ電極とのコンタクト性、オーミック性を悪くして接触抵抗を増加させるのである。もっとも、廻り込み拡散といっても、同じ半導体基板の表面から裏面へ回り込むという意味だけでなく、実際には、複数枚を一バッチ処理として熱処理される際に、各基板は一基板の表面と他基板の裏面が隣接するように並べられるので、異なる基板間の廻り込み拡散を含む意味とする。

また、本発明にかかる半導体装置の製造方法では、オン電圧を向上させるために、半導体基板の裏面を削って耐圧に必要なぎりぎりの厚さにまで研削、研磨、エッチングなどにより薄くされる工程（バックグラインド工程）を伴うことを必須とするので、半導体基板がプロセス中に物理的に、機械的に割れやすいという問題を避けることができない。そのため、割れを少なくする目的で、前記バックグラインド工程以降の工程をできる限り少なくすることが求められる。

従って、前述の裏面へのリン不純物の廻り込み拡散による裏面汚染については、裏面の汚染層をエッチングなどで、削れば解消されるはずであるが、割れ不良の増加の観点から、汚染層をエッチング除去する工程を追加することが困難である。
本発明は、以上説明した問題点に鑑みてなされたものであり、本発明の目的は、半導体基板の表面に不純物拡散層を形成後、裏面を削って半導体基板を薄くする工程を有し、この裏面側に少なくとも７００℃〜９５０℃の範囲の熱処理を必要とする拡散層形成工程を有する場合でも、複雑な工程とすることなく、表面側からの廻り込み拡散による裏面側の汚染を防ぎ、良好なオーミック接触が得られる半導体装置の製造方法を提供することである。

特許請求の範囲の請求項１記載の発明によれば、半導体基板の一方の表面に少なくとも一導電型の不純物拡散層を形成後、裏面を削って前記半導体基板を薄くする工程を施し、その後、この裏面側にイオン注入と７００℃乃至９５０℃の温度プロフィールの熱処理を加える拡散層形成工程を含む他導電型の不純物拡散層を形成する工程を行う半導体装置の製造方法において、裏面側に前記他導電型の不純物拡散層の形成工程前に、表面側からの廻り込み拡散による一導電型の不純物濃度分布のピークが少なくとも貫通しない厚さを有する酸化膜を半導体基板の両面に形成する工程を加える半導体装置の製造方法とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項２記載の発明によれば、前記酸化膜を、前記裏面側の７００℃乃至９５０℃の温度プロフィールの熱処理を加える拡散層形成工程と同時に形成する特許請求の範囲の請求項１記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項３記載の発明によれば、前記酸化膜の厚さが５０ｎｍ以下である特許請求の範囲の請求項１または２記載の半導体装置の製造方法とすることがより好ましい。

特許請求の範囲の請求項４記載の発明によれば、前記酸化膜を裏面金属電極形成前に除去する特許請求の範囲の請求項１乃至３のいずれか一項に記載のの半導体装置の製造方法とすることが望ましい。

本発明によれば、半導体基板の表面に不純物拡散層を形成後、裏面を削って半導体基板を薄くする工程を有し、この裏面側に少なくとも７００℃以上の高温熱処理を加える工程を有する場合でも、複雑な工程とすることなく、廻り込み拡散による裏面側の汚染を防ぎ、良好なオーミック接触が得られる半導体装置の製造方法を提供することができる。

以下、本発明にかかるＦＳ−ＩＧＢＴの製造方法について、図面を用いて詳細に説明する。図１−１〜図１−３は、それぞれ、本発明にかかる半導体装置の製造方法を示す半導体基板の要部断面図である。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１−１の半導体基板の要部断面図に示すように、厚さ５５０μｍで、たとえば、比抵抗３０ΩｃｍのＦＺ−ｎ型Ｓｉ基板１にゲート酸化膜４の形成後、その上にポリシリコン膜５を堆積し、パターニング後にセルフアライメントによりドーズ量４×１０^１４ｃｍ^−２のボロンをイオン注入し、温度１１５０℃の熱処理を加えて深さ約２μｍのｐベース領域２を形成する。さらにこのｐベース領域２内に砒素をイオン注入してｎ^＋エミッタ領域３を形成し、その後、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などの層間絶縁膜６を形成し、この膜６に、前記ｐベース領域２表面と前記ｎ^＋エミッタ領域３表面とに跨るようなエミッタ電極用のコンタクトホールを形成する。

半導体基板の裏面を研削、研磨、エッチングなどを組み合わせたバックグラインド技術により、基板厚さを所望の厚さ、たとえば、７０μｍから１００μｍ程度に薄くする。
次に、図１−２に示す半導体基板の要部断面図に示すように、裏面にフィールドストップ（ＦＳ）層７を形成するため、セレン（またはイオウ）をイオン注入する。その後、厚さ５０ｎｍのＣＶＤ酸化膜（図示せず）を半導体基板の両面に形成する。イオンの活性化およびドライブ拡散のために、７００℃〜９５０℃の温度範囲の温度プロフィールによる熱処理を加える。この際、前述のように両面に５０ｎｍの厚さの酸化膜が形成されているので、表面側からリンイオンの飛び出しを防ぎ、また、表面側からの廻り込み拡散があったとしても、裏面側のリン汚染を防ぐことができる。この酸化膜の厚さは、表面から回り込んできたリンが裏面の酸化膜に拡散した場合にそのリンの酸化膜中における不純物濃度分布のピークが少なくとも酸化膜中に存在する厚さ以上の厚さを必要とする。７００℃〜９５０℃の温度範囲の温度プロフィールの場合では、前述のように５０ｎｍの酸化膜厚さがあれば、リンの廻り込み拡散があっても酸化膜中にリンの不純物濃度のピークがあるので、実質的なリン汚染の問題は生じない。また、前述の記載では、この酸化膜はセレンのイオン注入工程の後に形成されたが、セレンのイオン注入時のスクリーン酸化膜として用いられる酸化膜であってもよい。

次に、表面側に形成した５０ｎｍの前記酸化膜を除去して、ｎ^＋エミッタ領域３とｐベース領域２を露出させる前記コンタクトホールを再度開ける。表面にＡｌ―Ｓｉ金属膜を被着することによりエミッタ電極８をエミッタ領域３にコンタクトさせ、ポリシリコンゲート電極部５にＡｌゲート電極（図示せず）をコンタクトさせるように、それぞれパターニングする。パターニングされたＡｌ−Ｓｉエミッタ電極膜５およびＡｌ−Ｓｉゲート電極膜（図示せず）とＳｉ基板１とのそれぞれの接合性や電気抵抗を小さくするために３５０℃〜５００℃の熱処理を加える。裏面にボロンのイオン注入を行い、活性化処理として３５０℃〜５００℃の熱処理を加えてｐ^＋コレクタ層９を形成する。その後、ポリイミド膜等の表面保護膜（図示せず）を被着する。裏面側の前記酸化膜を除去する。このｐ^＋コレクタ層９の表面にＡｌ、Ｔｉ、Ｎｉ、Ａｕなどの金属膜の積層からなるコレクタ電極１０を形成する。このウエハを各チップ状にＩＧＢＴにダイシングカットしてＩＧＢＴチップを完成させる。このＩＧＢＴチップは表面側のエミッタ、ゲートの各Ａｌ−Ｓｉ電極にはＡｌワイヤが超音波ボンディングによりそれぞれ固着されて外部接続端子に接続され、裏面側のコレクタ電極はんだ付けにより銅基板などの放熱基板に固着された上、パッケージされてＩＧＢＴの半導体装置が完成する。

本発明は、上記の実施の形態の他、トレンチＭＯＳゲート型ＩＧＢＴや、ＮＰＴ型ＩＧＢＴ、ｎ型のダイオード、ＭＯＳＦＥＴについても、同様な方法によって、適用することができる。

本発明にかかる半導体装置の製造方法を示す半導体基板の要部断面図である（その１）。 本発明にかかる半導体装置の製造方法を示す半導体基板の要部断面図である（その２）。 本発明にかかる半導体装置の製造方法を示す半導体基板の要部断面図である（その３）。 従来のパンチスルー型ＩＧＢＴを示す半導体基板の要部断面図である。 従来のノンパンチスルー型ＩＧＢＴを示す半導体基板の要部断面図である。 従来のＩＧＢＴを示す半導体基板の要部断面図である。 ＦＳ型ＩＧＢＴを示す半導体基板の要部断面図である。 トレンチＭＯＳゲート構造のＦＳ型ＩＧＢＴを示す半導体基板の要部断面図である。

符号の説明

１、… ＦＺ−Ｓｉ半導体基板
２、… ｐベース領域
３、… ｎ^＋エミッタ領域
４、… ゲート酸化膜
５、… ポリシリコンゲート電極
６、… ＢＰＳＧ膜
７、… フィールドストップ（ＦＳ）膜
８、… Ａｌ−Ｓｉエミッタ電極
９、… ｐ^＋コレクタ層
１０、… コレクタ電極。

Claims (4)

1. 半導体基板の一方の表面に少なくとも一導電型の不純物拡散層を形成後、裏面を削って前記半導体基板を薄くする工程を施し、その後、この裏面側にイオン注入と７００℃乃至９５０℃の温度プロフィールの熱処理を加える拡散層形成工程を含む他導電型の不純物拡散層を形成する工程を行う半導体装置の製造方法において、裏面側に前記他導電型の不純物拡散層の形成工程前に、表面側からの廻り込み拡散による一導電型の不純物濃度分布のピークが少なくとも貫通しない厚さを有する酸化膜を半導体基板の両面に形成する工程を加えることを特徴とする半導体装置の製造方法。
2. 前記酸化膜を、前記裏面側の７００℃乃至９５０℃の温度プロフィールの熱処理を加える拡散層形成工程と同時に形成することを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記酸化膜の厚さが５０ｎｍ以下であることを特徴とする請求項１または２記載の半導体装置の製造方法。
4. 前記酸化膜を裏面金属電極形成前に除去することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。

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