JP4051971B2

JP4051971B2 - 炭化珪素半導体装置およびその製造方法

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Publication number: JP4051971B2
Application number: JP2002072237A
Authority: JP
Inventors: 剛山本; クマールラジェシュ
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-03-15
Filing date: 2002-03-15
Publication date: 2008-02-27
Anticipated expiration: 2022-03-15
Also published as: JP2003273127A

Description

【０００１】
【発明の属する技術分野】
本発明は炭化珪素半導体装置に係り、詳しくは、縦型ＪＦＥＴに関するものである。
【０００２】
【従来の技術】
炭化珪素半導体装置として、図７にトレンチ構造を用いた縦型ＪＦＥＴの一例を示す。図７において、Ｎ⁺型ＳｉＣ基板１００の上にＮ^-ドリフト層１０１、Ｐ⁺型の第１のゲート層１０２、Ｎ⁺ソース層１０３が順に形成され、ソース層１０３と第１のゲート層１０２を貫通しドリフト層１０１に達する深さのトレンチ１０４が形成されている。また、トレンチ１０４の内部においてＮ型のチャネル層１０５とＰ型の第２のゲート層１０６が形成されている。このように形成されたセル部における外周部にはトレンチ１１０が形成され、このトレンチ１１０によりドリフト層１０１が露出している。このトレンチ１１０内でのドリフト層１０１にはＰ型のガードリング１１１が形成されている。
【０００３】
このような構造とすることにより、トレンチ１０４を用いてチャネル部を形成するためセルを微細化できるとともにウエハ表面から裏面に向けて電子を直線的に流すためトランジスタのオン抵抗を小さくできるというメリットがある。
【０００４】
しかし、セル部の外周部における耐圧構造として通常のガードリング形成技術を適用した図７においては、以下の不具合がある。チップ周辺でのトレンチ１１０のチップ内側の境界（図中のβ点）において、第１のゲート層１０２とガードリング層１１１との間隔Ｌ２が、セル部での第１のゲート層１０２と第２のゲート層１０６との間隔Ｌ１よりも広くなってしまう（Ｌ２＞Ｌ１）。これにより、耐圧が確保できないという不具合が発生する。
【０００５】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、セル部外周において耐圧を向上させることができる炭化珪素半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１に記載の発明によれば、セル部でのトレンチ、第１のゲート層、チャネル層、第２のゲート層の各構成をそのままガードリング構造として利用しているため、セル部と同じ耐圧を確保することができ、耐圧低下が生じない。
【０００７】
請求項２に記載の発明によれば、セル部でのチャネル層、第２のゲート層を延設してフィールドプレートとして利用している。そのため、セル部の第２のゲート層と同じ不純物濃度に形成できるとともに、第１導電型の基板から測った時のドリフト層とチャネル層の合計の距離を等しくすることができ（図１でのｄ１＝ｄ２）、そのため耐圧低下が生じない。
【０００８】
請求項３に記載の発明によれば、請求項１および２の作用・効果が全て得られて、より高耐圧にすることができる。
請求項４に記載の発明によれば、フィールドプレート層の端部での電界を緩和することができ、より高耐圧の外周構造とすることができる。
【０００９】
請求項５に記載の発明によれば、セル部とガードリング構造体との間の部位におけるトレンチ部でブレークダウンを起こさせることができ、サージ耐量の向上に有利となる。
【００１０】
請求項６に記載の発明によれば、セル外周部に形成したトレンチの側面でのドリフト層の上面と交差する部位における電界を緩和することができるため高耐圧とすることができる。
【００１１】
請求項７に記載の発明によれば、トレンチ底面における電界を緩和することができるため高耐圧とすることができる。
請求項８に記載の炭化珪素半導体装置の製造方法によれば、請求項１に記載の炭化珪素半導体装置を得ることができる。また、請求項９に記載の炭化珪素半導体装置の製造方法によれば、請求項２に記載の炭化珪素半導体装置を得ることができる。さらに、請求項１０に記載の炭化珪素半導体装置の製造方法によれば、請求項７に記載の炭化珪素半導体装置を得ることができる。これら請求項８，９，１０に記載の炭化珪素半導体装置の製造方法においては、セル部を形成すると同時に外周構造も形成することができるため、余分の工程を追加する必要がないため、コストダウン化を図ることができる。
【００１２】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００１３】
図１には、本実施形態における炭化珪素半導体装置（縦型ＪＦＥＴ）の縦断面図を示す。本装置は、ゲートとして第１ゲート（Ｇ１）と第２ゲート（Ｇ２）を有し、Ｇ１，Ｇ２に対し別々に電圧を印加することができるようになっている。また、トレンチゲート構造を有している。
【００１４】
図１において、Ｎ⁺型ＳｉＣ基板１の上に、エピタキシャル層よりなるＮ^-ドリフト層２と、ＳｉＣよりなるＰ⁺型の第１のゲート層３と、ＳｉＣよりなるＮ⁺型のソース層４とが順に積層されている。本実施形態では第１導電型をＮ型とし、第２導電型をＰ型としている。
【００１５】
セル部において、ソース層４と第１のゲート層３とを貫通してドリフト層２に達するトレンチ５が形成されている。このトレンチ５の内壁には、エピタキシャル層よりなるＮ型のチャネル層６が形成されるとともにその内方にＳｉＣよりなるＰ型の第２のゲート層７が形成されている。第１のゲート層３は埋め込まれているのでバリッドゲート層とも言い、第２のゲート層７は上部に配置されているのでトップゲート層とも言う。
【００１６】
さらに、第２のゲート層７の上には電極材としてニッケル膜８とアルミ膜９とが形成されている。また、ソース層４の上には酸化膜１０が形成され、当該酸化膜１０の開口部には電極材としてニッケル膜１１とアルミ膜１２とが形成されている。一方、ソース層４の一部が除去され第１のゲート層３が露出しており、この露出部には電極材としてニッケル膜１３とアルミ膜１４とが形成されている。さらに、基板１の裏面（下面）にはドレイン電極１５が全面に形成されている。
【００１７】
そして、第１のゲート層３と第２のゲート層７との電圧を調整することによりチャネル層６において空乏層の広がりを調整してソース・ドレイン間に流れる電流をコントロールすることができる。
【００１８】
一方、トレンチ５を形成したセル部の外周側は、分離部、その外側のガードリング部、その外側のフィールドプレート部となっている。ガードリング部には、内周側の第１ガードリング構造体（図中のガードリング構造体（I））と外周側の第２ガードリング構造体（図中のガードリング構造体（II））が形成されている。
【００１９】
まず、分離部において、ソース層４と第１のゲート層３とを貫通してドリフト層２に達するトレンチ２０が形成されている。このトレンチ２０はセル部を囲むようにリング状に形成されている。トレンチ２０の内壁には、エピタキシャル層よりなるＮ型のチャネル層２１が形成されるとともにその内方にＳｉＣよりなるＰ型の第２のゲート層２２が形成されている。さらに、第２のゲート層２２の上には電極材としてニッケル膜２３とアルミ膜２４とが形成されている。
【００２０】
分離部の外周でのガードリング部において、ソース層４と第１のゲート層３とを貫通してドリフト層２に達するトレンチ３０が形成されている。このトレンチ３０は分離部（トレンチ２０）を囲むようにリング状に形成されている。トレンチ３０の内壁には、エピタキシャル層よりなるＮ型のＳｉＣ層３１が形成されるとともにその内方にＰ型のＳｉＣ層３２が形成されている。さらに、ＳｉＣ層３２の上には電極材としてニッケル膜３３とアルミ膜３４とが形成されている。さらに、この第１ガードリング構造体の外周側において、ソース層４と第１のゲート層３とを貫通してドリフト層２に達するトレンチ４０が形成されている。このトレンチ４０は第１ガードリング構造体（トレンチ３０）を囲むようにリング状に形成されている。トレンチ４０の内壁には、エピタキシャル層よりなるＮ型のＳｉＣ層４１が形成されるとともにその内方にＰ型のＳｉＣ層４２が形成されている。さらに、ＳｉＣ層４２の上には電極材としてニッケル膜４３とアルミ膜４４とが形成されている。このようにして第２ガードリング構造体が形成されている。
【００２１】
また、この第１，第２ガードリング構造体において、セル部での第１のゲート層３に対応する部材であるＰ⁺層３ａ，３ｂ，３ｃは電気的にフローティング状態となっている。また、セル部の第２のゲート層７に対応する部材であるＰ層３２，４２も電気的にフローティング状態となっている。
【００２２】
フィールドプレート部（チップ端部）において、ソース層４と第１のゲート層３とを貫通してドリフト層２に達するトレンチ５０が形成されている。このトレンチ５０はチップ端面部においてチップ全周にわたりリング状に形成されている。トレンチ５０の内壁には、エピタキシャル層よりなるＮ型のＳｉＣ層５１が形成されるとともにその内方にＰ型のＳｉＣ層５２が形成されている。ＳｉＣ層５１とＳｉＣ層５２との積層体はセル部側からトレンチ５０の内面に沿ってトレンチ側面から底面の一部まで延設されている。また、配線材５６にてＳｉＣ層５２と、トレンチ５０の内方での第１のゲート層（Ｐ⁺層）３ｃとが電気的に接続されている。また、ＳｉＣ層５２の上を含めたトレンチ５０内には酸化膜５３が形成されている。さらに、トレンチ５０の底面において酸化膜５３の上にはアルミ膜５５が形成され、アルミ膜５５はＳｉＣ層５２に対しニッケル膜５４を介して電気的に接続されている。また、アルミ膜５５はＳｉＣ層５１，５２よりも外周側に延設されている。このアルミ膜５５はフィールドプレートとして機能する。
【００２３】
トレンチ５，２０，３０，４０，５０は同時に形成されたものであり、Ｎ型ＳｉＣ層６，２１，３１，４１，５１は同時に形成されたものであり、Ｐ型ＳｉＣ層７，２２，３２，４２，５２は同時に形成されたものである。
【００２４】
また、チップの端面部においてはＮ⁺領域６０が形成されるとともに、この領域６０の上にはニッケル膜６１を介してアルミ膜６２が等電位リング（ＥＱＲ）として形成されている。
【００２５】
このようにして本実施形態の縦型ＪＦＥＴにおいては、トレンチ５を形成したセル部の外周部において、セル部でのトレンチ５、チャネル層６、第２のゲート層７と同様な構造を有するガードリング構造体を２つ形成している。さらに、この構造体での第１のゲート層３および第２のゲート層７に対応する部材３ａ，３ｂ，３ｃ，３２，４２を電気的にフローティング状態としている。これにより、セル部でのトレンチ（５）、第１のゲート層（３）、チャネル層（６）、第２のゲート層（７）の各構成をそのままガードリング構造体として利用しているため、セル部と同じ耐圧を確保することができ、耐圧低下が生じない。
【００２６】
また、セル部のソース電極１１，１２をグランド電位にするとともにセル部の外周の分離部において第２のゲート層２２をソース電位（グランド電位）としている。よって、分離部での第２のゲート層２２のコーナー（トレンチ２０の底面角部）にてブレークダウンを起こさせることが容易となる。このようにして、セル部とガードリング構造体との間の部位において、セル部でのトレンチ５、チャネル層６、第２のゲート層７と同様な構造を形成し、かつ、ここでの第２のゲート層に対応する部材２２をグランド電位とする。これにより、セル部とガードリング構造体との間のおけるトレンチ部でブレークダウンを起こさせることができ、サージ耐量の向上に有利となる。
【００２７】
また、トレンチ５を形成したセル部の外周部において第１のゲート層３をセル部と電気的に分離した状態にするとともに、チップの端部においてソース層４と第１のゲート層３とを貫通してドリフト層２に達するトレンチ５０を形成している。さらに、セル部側から少なくともこのトレンチ５０の底面での内端部βまで、チャネル層６および第２のゲート層７と同様な構造を有し、かつ、第２のゲート層に対応する部材５２を電気的に分離した第１のゲート層に対応する部材３ｃと同電位としたフィールドプレート層５１，５２を延設している。これにより、図１のチップ周辺でのトレンチ５０のチップ内側の境界α１、詳しくは、トレンチ５０の側面におけるドリフト層２の上面での耐圧を確保することができる。また、セル部でのチャネル層６（５１）、第２のゲート層７（５２）を延設してフィールドプレートとして利用している。そのため、セル部のＳｉＣ層（第２のゲート層）７と同じ不純物濃度に形成できるとともに、Ｎ+ドレイン層（基板１）から測った時のＮ-ドリフト層２とチャネル層６の合計の距離ｄを等しくすることができ（ｄ１＝ｄ２）、そのため耐圧低下が生じない。
【００２８】
また、これら２つのことを同時に行っている。つまり、トレンチ５を形成したセル部の外周部において、セル部でのトレンチ５、チャネル層６、第２のゲート層７と同様な構造を有するガードリング構造体を形成し、かつ、この構造体での第１のゲート層３および第２のゲート層７に対応する部材３ａ，３ｂ，３ｃ，３２，４２を電気的にフローティング状態とし、さらに、チップの端部にソース層４と第１のゲート層３とを貫通してドリフト層２に達するトレンチ５０を形成するとともに、セル部側から少なくともこのトレンチ５０の底面での内端部βまで、チャネル層６および第２のゲート層７と同様な構造を有し、かつ、第２のゲート層と対応する部材５２をガードリング構造体での第１のゲート層と対応する部材３ｃと同電位としたフィールドプレート層５１，５２を延設している。よって、両方の作用・効果が全て得られ、より高耐圧にすることができる。
【００２９】
また、フィールドプレート層５１，５２の外端部から更に外周側に、絶縁膜（酸化膜）５３の上においてフィールドプレート用配線材５５を延設した。つまり、Ｐ型ＳｉＣ層５２の上からチップ外周側に配線電極５５を第２のフィールドプレートとして延ばしている。このように配線材（電極）５５を、セル外周部でのＮ型ＳｉＣ層５１とＰ型ＳｉＣ層５２との間のＰＮ接合部の端部（図１でのα２点）の上方に位置するように形成することによりフィールドプレート層５１，５２の端部、即ち、ＰＮ接合部の端部（α２点）での電界を緩和することができ、より高耐圧の外周構造とすることができる。
【００３０】
次に、製造工程を、図２，３，４および図１を用いて説明する。
まず、図２に示すように、Ｎ⁺型ＳｉＣ基板１の上に、エピタキシャル成長法よりＮ^-ドリフト層２とＰ⁺型の第１のゲート層３とＮ⁺ソース層４とを順に積層する。そして、基板（Ｎ⁺ソース層４）上にＬＴＯ膜７０をデポするとともにこの膜７０に対しパターニングを行う。パターニングしたＬＴＯ膜７０をマスク材としてエッチングを行い、トレンチ５，２０，３０，４０，５０を形成する。各トレンチ５，２０，３０，４０，５０は、ソース層４と第１のゲート層３とを貫通してドリフト層２に達している。
【００３１】
このようにして、セル形成予定領域およびその外周部のガードリング形成予定領域に、ソース層４と第１のゲート層３とを貫通してドリフト層２に達するトレンチ５，３０，４０を同時に形成する。また、セル形成予定領域とその外周部とチップ端部においてソース層４と第１のゲート層３とを貫通してドリフト層２に達するトレンチ５，３０，４０，５０を同時に形成する。
【００３２】
さらに、チップ端面部のトレンチ５０での底面にイオン注入を行い、ＥＱＲ用のＮ⁺領域６０を形成する。
引き続き、ＬＴＯ膜７０を除去した後、図３に示すように、基板上（Ｎ⁺ソース層４の上面側）に、エピタキシャル成長法よりＮ層とＰ層を順に形成するとともにこのエピ層に対し不要部分をエッチングにより除去する。これにより、所定の位置にＮ層６，２１，３１，４１，５１とＰ層７，２２，３２，４２，５２が配置される。
【００３３】
つまり、セル形成予定領域およびその外周部のガードリング形成予定領域におけるトレンチ５，３０，４０の内壁にセル形成予定領域ではチャネル層となるエピタキシャル層よりなるＮ型のＳｉＣ層６，３１，４１を同時に形成するとともにその内方にセル形成予定領域では第２のゲート層となるＰ型のＳｉＣ層７，３２，４２を同時に形成する。また、セル形成予定領域ではチャネル層となるエピタキシャル層よりなるＮ型のＳｉＣ層６，３１，４１，５１とセル形成予定領域では第２のゲート層となるＰ型のＳｉＣ層７，３２，４２，５２との積層体を、セル形成予定領域でのトレンチ５内、その外周部のトレンチ３０，４０内、および、チップ端部でのトレンチ５０についてセル部側から少なくとも同トレンチ５０の底面での内端部βまで延びるように形成する。
【００３４】
そして、図４に示すように、第１のゲート層３におけるコンタクト部をエッチングにより除去し、さらに、ＬＴＯ膜１０を成膜し、コンタクトホールを開口する。
【００３５】
その後、図１に示すように、オーミック電極用ニッケル膜８，１１，１３，２３，３３，４３，５４，６１およびアルミ膜９，１２，１４，２４，３４，４４，５５，６２を形成する（パターニングする）。さらに、ガードリング部（ガードリング形成予定領域）での第１のゲート層３ａ，３ｂ，３ｃおよびＰ型ＳｉＣ層３２，４２については電気的にフローティング状態になるとともにセル形成予定領域での第１のゲート層３、および第２のゲート層となるＰ型ＳｉＣ層７については所定の電圧が印加できるような配線を施す。また、チップの端部でのトレンチ５０におけるＰ型ＳｉＣ層５２を、配線材５６にて内方の電気的に分離した第１のゲート層３ｃと電気的に接続する。
【００３６】
よって、このようにして製造することにより、従来、セル部とセル外周部とで構造が異なっているため、セル部での耐圧とセル外周部での耐圧のバランスをとることが難しかったり、セル外周部での耐圧構造を形成するため、セル部には必要のないプロセスが必要となり、プロセスの増加を招くとともに、プロセスの整合性をとることが極めて困難であった。これに対し本実施形態では、セル部を形成すると同時に外周構造も形成することができるため、余分の工程を追加する必要がないため、コストダウン化を図ることができる。
【００３７】
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
図５には、図１に代わる本実施形態における炭化珪素半導体装置（縦型ＪＦＥＴ）の縦断面図を示す。本実施形態においては図１における点α１，α３での耐圧向上を図っている。つまり、セル部の外周部に形成したトレンチ３０，４０，５０における側面でのドリフト層２の上面と交差する部位α１，α３での耐圧向上を図っている。
【００３８】
図５において、トレンチ５を形成したセル部の外周部において、ソース層４と第１のゲート層３とを貫通してドリフト層２に達するトレンチ３０，４０，５０を、セル部の第１のゲート層３が分離されるように形成している。つまり、第１の実施の形態において説明したようにトレンチ３０，４０，５０をリング状に形成している。また、少なくとも、このトレンチ３０，４０，５０の側面でのドリフト層２の上面と交差する部位α１，α３におけるドリフト層２に第１のゲート層３よりも薄いＰ型（Ｐ^-型）の不純物拡散領域８０，８１，８２を形成している。詳しくは、Ｐ^-型不純物拡散領域８０，８１については、ドリフト層２におけるトレンチ３０，４０の側面の全長および底面の全長に接する部位にわたり延設している。また、Ｐ^-型不純物拡散領域８２については、ドリフト層２におけるトレンチ５０の側面の全長および底面の一部に接する部位にわたり延設している。
【００３９】
製造方法は以下の通りである。
まず、図２に示した工程を実行する。つまり、Ｎ⁺型ＳｉＣ基板１の上に、エピタキシャル層よりなるＮ^-型ドリフト層２と、ＳｉＣよりなるＰ⁺型の第１のゲート層３と、ＳｉＣよりなるＮ⁺型ソース層４とを順に積層する。さらに、トレンチ５，２０，３０，４０，５０を形成する。つまり、セル形成予定領域においてソース層４と第１のゲート層３とを貫通してドリフト層２に達するトレンチ５を、また、セル外周部においてソース層４と第１のゲート層３とを貫通してドリフト層２に達しセル部の第１のゲート層３が分離されるトレンチ３０，４０を、同時に形成する。
【００４０】
その後、図６に示すようにマスク材９０を配置する。そして、マスク材７０，９０を用いたイオン注入を行い、トレンチ３０，４０，５０内での所定の領域にＰ^-層８０，８１，８２を形成する。つまり、セル外周部のトレンチ３０，４０でのドリフト層２の露出する部位にＰ^-型の不純物拡散領域８０，８１を形成するとともに、トレンチ５０でのマスク材９０が無くドリフト層２が露出する部位にＰ^-型の不純物拡散領域８２を形成する。
【００４１】
引き続き、マスク材７０，９０を除去した後、図３を用いて説明したように、基板上（Ｎ⁺ソース層４の上面側）に、エピタキシャル成長法よりＮ層とＰ層を順に形成するとともにこのエピ層に対し不要部分をエッチングにより除去する（Ｎ層６，２１，３１，４１，５１とＰ層７，２２，３２，４２，５２を配置する）。そして、図４を用いて説明したように、第１のゲート層３におけるコンタクト部をエッチングにより除去し、さらに、ＬＴＯ膜１０を成膜し、コンタクトホールを開口する。
【００４２】
このようにして、少なくともセル形成予定領域におけるトレンチ５の内壁にエピタキシャル層よりなるＮ型のチャネル層６を形成するとともにその内方に不純物拡散領域８０，８１，８２よりも濃いＳｉＣよりなるＰ型の第２のゲート層７を形成する。
【００４３】
その後、図５に示すように各電極および配線を形成する。即ち、ニッケル膜８，１１，１３，２３，３３，４３，５４，６１、アルミ膜９，１２，１４，２４，３４，４４，５５，６２、および配線材５６を形成する（パターニングする）。
【００４４】
よって、図５の構造において、Ｐ^-層８０，８１，８２を設けたことにより、セル部に対しその外周部に形成したトレンチ３０，４０，５０の側面でのドリフト層２の上面と交差する部位α１，α３における電界を緩和することができ、そのため高耐圧とすることができる。特に、Ｐ^-層８０，８１を、ドリフト層２におけるトレンチ３０，４０の側面および底面に接する部位にわたり延設したので、トレンチ３０，４０の底面における電界を緩和することができるため高耐圧とすることができる。また、製造方法においては、セル部を形成すると同時に外周構造も形成することができるため、余分の工程を追加する必要がないため、コストダウン化を図ることができる。
【図面の簡単な説明】
【図１】第１の実施形態における炭化珪素半導体装置の縦断面図。
【図２】製造工程を説明するための炭化珪素半導体装置の縦断面図。
【図３】製造工程を説明するための炭化珪素半導体装置の縦断面図。
【図４】製造工程を説明するための炭化珪素半導体装置の縦断面図。
【図５】第２の実施形態における炭化珪素半導体装置の縦断面図。
【図６】製造工程を説明するための炭化珪素半導体装置の縦断面図。
【図７】従来技術を説明するための炭化珪素半導体装置の縦断面図。
【符号の説明】
１…Ｎ⁺型ＳｉＣ基板、２…Ｎ^-ドリフト層、３…第１のゲート層、４…Ｎ⁺ソース層、５…トレンチ、６…Ｎ型チャネル層、７…第２のゲート層、２０…トレンチ、２１…Ｎ型チャネル層、２２…第２のゲート層、３０…トレンチ、３１…Ｎ型ＳｉＣ層、３２…Ｐ型ＳｉＣ層、４０…トレンチ、４１…Ｎ型ＳｉＣ層、４２…Ｐ型ＳｉＣ層、５０…トレンチ、５１…Ｎ型ＳｉＣ層、５２…Ｐ型ＳｉＣ層、５３…酸化膜、５５…アルミ膜。

Claims

高濃度な第１導電型のＳｉＣ基板（１）の上に、エピタキシャル層よりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４）とが順に積層されるとともに、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５）が形成され、さらに、このトレンチ（５）の内壁にエピタキシャル層よりなる第１導電型のチャネル層（６）が形成されるとともにその内方にＳｉＣよりなる第２導電型の第２のゲート層（７）を形成した炭化珪素半導体装置において、
前記トレンチ（５）を形成したセル部の外周部において、セル部でのトレンチ（５）、チャネル層（６）、第２のゲート層（７）と同様な構造を有する内周側の第１ガードリング構造体と外周側の第２ガードリング構造体を形成し、かつ、両構造体での前記第１のゲート層（３）および第２のゲート層（７）に対応する部材（３ａ，３ｂ，３ｃ，３２，４２）を電気的にフローティング状態としたことを特徴とする炭化珪素半導体装置。
高濃度な第１導電型のＳｉＣ基板（１）の上に、エピタキシャル層よりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４）とが順に積層されるとともに、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５）が形成され、さらに、このトレンチ（５）の内壁にエピタキシャル層よりなる第１導電型のチャネル層（６）が形成されるとともにその内方にＳｉＣよりなる第２導電型の第２のゲート層（７）を形成した炭化珪素半導体装置において、
前記トレンチ（５）を形成したセル部の外周部において前記第１のゲート層（３）をセル部と電気的に分離した状態にするとともに、チップの端部において前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５０）を形成し、さらに、セル部側から少なくともこのトレンチ（５０）の底面での内端部（β）まで、前記チャネル層（６）および第２のゲート層（７）と同様な構造を有し、かつ、第２のゲート層に対応する部材（５２）を電気的に分離した第１のゲート層に対応する部材（３ｃ）と同電位としたフィールドプレート層（５１，５２）を延設したことを特徴とする炭化珪素半導体装置。
高濃度な第１導電型のＳｉＣ基板（１）の上に、エピタキシャル層よりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４）とが順に積層されるとともに、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５）が形成され、さらに、このトレンチ（５）の内壁にエピタキシャル層よりなる第１導電型のチャネル層（６）が形成されるとともにその内方にＳｉＣよりなる第２導電型の第２のゲート層（７）を形成した炭化珪素半導体装置において、
前記トレンチ（５）を形成したセル部の外周部において、セル部でのトレンチ（５）、チャネル層（６）、第２のゲート層（７）と同様な構造を有するガードリング構造体を形成し、かつ、この構造体での前記第１のゲート層（３）および第２のゲート層（７）に対応する部材（３ａ，３ｂ，３ｃ，３２，４２）を電気的にフローティング状態とし、さらに、チップの端部に前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５０）を形成するとともに、セル部側から少なくともこのトレンチ（５０）の底面での内端部（β）まで、前記チャネル層（６）および第２のゲート層（７）と同様な構造を有し、かつ、第２のゲート層と対応する部材（５２）を前記ガードリング構造体での第１のゲート層と対応する部材（３ｃ）と同電位としたフィールドプレート層（５１，５２）を延設したことを特徴とする炭化珪素半導体装置。
前記フィールドプレート層（５１，５２）の外端部から更に外周側に、絶縁膜（５３）の上においてフィールドプレート用配線材（５５）を延設したことを特徴とする請求項２または３に記載の炭化珪素半導体装置。
前記セル部とガードリング構造体との間の部位において、セル部でのトレンチ（５）、チャネル層（６）、第２のゲート層（７）と同様な構造を形成し、かつ、ここでの第２のゲート層（７）に対応する部材（２２）をグランド電位としたことを特徴とする請求項１，３，４のいずれか１項に記載の炭化珪素半導体装置。
高濃度な第１導電型のＳｉＣ基板（１）の上に、エピタキシャル層よりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４）とが順に積層されるとともに、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５）が形成され、さらに、このトレンチ（５）の内壁にエピタキシャル層よりなる第１導電型のチャネル層（６）が形成されるとともにその内方にＳｉＣよりなる第２導電型の第２のゲート層（７）を形成した炭化珪素半導体装置において、
前記トレンチ（５）を形成したセル部の外周部において、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（３０，４０，５０）を、セル部の第１のゲート層（３）が分離されるように形成するとともに、少なくとも、このトレンチ（３０，４０，５０）の側面でのドリフト層（２）の上面と交差する部位（α１，α３）におけるドリフト層（２）に第１のゲート層（３）よりも薄い第２導電型の不純物拡散領域（８０，８１，８２）を形成したことを特徴とする炭化珪素半導体装置。
前記薄い第２導電型の不純物拡散領域（８０，８１）を、前記ドリフト層（２）における前記トレンチ（３０，４０）の側面および底面に接する部位にわたり延設したことを特徴とする請求項６に記載の炭化珪素半導体装置。
高濃度な第１導電型のＳｉＣ基板（１）の上に、エピタキシャル層よりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４）とを順に積層する工程と、
セル形成予定領域およびその外周部のガードリング形成予定領域に、前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５，３０，４０）を同時に形成する工程と、
前記セル形成予定領域およびその外周部のガードリング形成予定領域におけるトレンチ（５，３０，４０）の内壁にセル形成予定領域ではチャネル層となるエピタキシャル層よりなる第１導電型のＳｉＣ層（６，３１，４１）を同時に形成するとともにその内方にセル形成予定領域では第２のゲート層となる第２導電型のＳｉＣ層（７，３２，４２）を同時に形成する工程と、
前記ガードリング形成予定領域での第１のゲート層（３ａ，３ｂ，３ｃ）および第２導電型のＳｉＣ層（３２，４２）については電気的にフローティング状態になるとともに前記セル形成予定領域での第１のゲート層（３）、および第２のゲート層となる前記第２導電型のＳｉＣ層（７）については所定の電圧が印加できるような配線を施す工程と、
を備えたことを特徴とする炭化珪素半導体装置の製造方法。
高濃度な第１導電型のＳｉＣ基板（１）の上に、エピタキシャル層よりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４）とを順に積層する工程と、
セル形成予定領域とその外周部とチップ端部において前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５，３０，４０，５０）を同時に形成する工程と、
セル形成予定領域ではチャネル層となるエピタキシャル層よりなる第１導電型のＳｉＣ層（６，３１，４１，５１）とセル形成予定領域では第２のゲート層となる第２導電型のＳｉＣ層（７，３２，４２，５２）の積層体を、前記セル形成予定領域でのトレンチ（５）内、その外周部のトレンチ（３０，４０）内、および、チップ端部でのトレンチ（５０）についてセル部側から少なくとも同トレンチ（５０）の底面での内端部（β）まで延びるように形成する工程と、
チップ端部でのトレンチ（５０）における第２導電型のＳｉＣ層（５２）を、内方の電気的に分離した第１のゲート層（３ｃ）と電気的に接続する工程と、
を備えたことを特徴とする炭化珪素半導体装置の製造方法。
高濃度な第１導電型のＳｉＣ基板（１）の上に、エピタキシャル層よりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４）とを順に積層する工程と、
セル形成予定領域において前記ソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達するトレンチ（５）を、また、セル外周部においてソース層（４）と第１のゲート層（３）とを貫通してドリフト層（２）に達しセル部の第１のゲート層（３）が分離されるトレンチ（３０，４０）を、同時に形成する工程と、
セル外周部のトレンチ（３０，４０）でのドリフト層（２）の露出する部位に第２導電型の不純物拡散領域（８０，８１）を形成する工程と、
少なくともセル形成予定領域におけるトレンチ（５）の内壁にエピタキシャル層よりなる第１導電型のチャネル層（６）を形成するとともにその内方に前記不純物拡散領域（８０，８１）よりも濃いＳｉＣよりなる第２導電型の第２のゲート層（７）を形成する工程と、
を有することを特徴とする炭化珪素半導体装置の製造方法。