JP4089185B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
ＳｉＣを用いた縦型のＪＦＥＴとして特開平１１−１９５６５５号公報に開示された構造がある。
【０００３】
この構造は、プレーナ方向にチャネルを形成し、このチャネル長をセルフアライン工程を用いて一定に制御することによりチャネル抵抗を低減し、オン抵抗を低下させようとするものである。
【０００４】
しかしながら、この公報では単一のセルについての記述しかないため実際にセルを集積化した素子を作製する場合にどのように配線を組合せるか不明であり、集積素子としてオン抵抗を低減したものを作製することができなかった。
【０００５】
セルサイズを縮小してセルの集積度を増してオン抵抗を低減することに関しては、Ｓｉ技術により知られているように、先の公報に記載されたプレーナ型構造よりトレンチ型構造の方が有利である。しかしトレンチ型については記述がなく、どのように構成したらいいかも考える必要があった。また、このトレンチ型についてはトレンチ形成後にセル部の加工のためのホトリソをする必要があるため平坦化する必要がある。そのため溝部の埋め込みや除去処理をどのようにするのかという課題もあった。
【０００６】
また、ソース電極とゲート電極の２つの電極が素子表面部に形成されており、それぞれ電極を電気的に分離するためにはソース電極を分離して形成する必要があるため隣り合うセル間のソース配線抵抗が大きくなるという問題やセルそのものが大きくなるという問題があった。
【０００７】
さらに、ゲート電圧を印加した場合に、空乏層の幅を変化させることにより電流流路を制御し電流制御させるために用いるゲート電極と接続されたｐゲート層を、表面部のみに形成した場合についてのみ（上部のｐ層をゲート電極として用いたトップゲート型のソース、ゲート、ドレイン３端子トランジスタ）について記述されている。
【０００８】
チャネルの厚さを厚くし、チャネル抵抗をさらに低減するためには、図４８に示すように、ゲート電極と接続されたｐゲート層をもうひとつ素子内部に用意し（図中の第１と第２のゲート層を設け）、前記のｐゲート層からの空乏層の伸び縮みと合わせてチャネルを開閉する構造が有効である。しかし、そのような構成について記述されておらず、この場合にはどのような構成により集積素子を形成するか知見がないという問題があった。
【０００９】
この構造についてはさらに、図４８（ｂ）のように上部のゲート電極と下部のゲート電極を短絡して動作させる（上部のｐ層と内部のｐ層を短絡してゲート電極として用いたトップゲート・バリッド（埋め込み）ゲート型のソース、ゲート、ドレイン３端子トランジスタ）とする場合と、図４８（ａ）のように別々に動作させる（トップゲート・バリッド（埋め込み）ゲート型のソース、ゲート電極１、ゲート電極２、ドレイン４端子トランジスタ）とする場合があるが、それぞれについてレイアウト構造を考える必要があった。
【００１０】
また、先の公報での作製方法についてはイオン注入した膜の中に上記上部のｐ層を形成しているため残留欠陥によるゲート電極からのｐｎ接合リークが問題となり、そのためのバイアス電圧を十分に印加することができず、制御ゲート電圧の範囲が狭められることにより電流流路をゲート電圧を印加しても開くことができず、オン抵抗が増大するという問題がある構造であることも我々の研究からわかった。
【００１１】
また、ｐｎ接合リークの増大は、注入欠陥だけでなく、ゲートとして用いるｐ層の接合面積にも関係することがわかった。そのためｐ層の接合面積を小さく抑える必要があることがわかったが、このことについては先の公報には記載されていなかった。
【００１２】
このように集積した場合にも、オン抵抗を低減できるデバイス構造とセルの組み合わせ方法及び製造方法が切望されていた。
【００１３】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、新規な構成にて実用性の高い炭化珪素半導体装置およびその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
請求項１に記載の発明によれば、チャネル開閉動作させる部分（セル部）以外の第１のゲート層となるエピタキシャル層をソース電極に接続させているので、第１のゲート層とドリフト層との間のｐｎ接合面積を小さくすることができ、ｐｎ接合部での電流リークを抑制することができる。換言すると、ゲートリーク電流を一定値にする場合には、ゲート電極に、より高い電圧を印加することができ、オン抵抗を低減できる。また、第１のゲート層とドリフト層との間のｐｎ接合面積が小さくなるため、スイッチング動作させた時にゲート電極からソース電極やドレイン電極への少数キャリアの注入量を低下させることができ、スイッチング時間を短くすることができる。
【００２２】
請求項２に記載の発明によれば、ソース層を除去しているため第２のゲート層を形成すると同時に第１のゲート層とを電気的に接続することができ、工程の簡略化を図ることができる。
【００２３】
請求項３に記載の発明によれば、さらにゲート層の配線抵抗を低減することができる。また、ゲートリークを抑制することができるとともに、ゲート信号の遅延を抑制することができる。
【００２５】
請求項４に記載の発明によれば、イオン注入で形成した高濃度ソース層と第１のゲート層は、低濃度なエピタキシャル層を介して接続されているため、イオン注入欠陥に起因する電流リークを抑制することができる。そのため、ゲート電極に十分なバイアス電圧を印加することができ、オン抵抗を低減できる。
【００２６】
請求項５に記載の発明によれば、第１のゲート層とドリフト層との間のｐｎ接合面積を小さくすることができ、ｐｎ接合リーク電流を小さくできる。そのため、ゲート電極に所定の電圧を印加することができ、オン抵抗を低減できる。また、ｐｎ接合面積を小さくすることができ、スイッチング動作させた時にゲート電極からソース電極やドレイン電極への少数キャリアの注入量を少なくすることができ、それ故、スイッチング時間を短くすることができる。さらに、ゲート配線とソース配線を同時に行うことができ、工程の簡略化に伴ない工程コストの低減を図ることができる。
【００２９】
請求項６に記載の発明によれば、ポリシリコン膜の研磨により表面が平坦化されているため、所定の形状の追加工を容易にできる。また、ポリシリコン膜をフッ硝酸により除去する時に、ＳｉＣはほとんどエッチングされないため、選択的にトレンチを埋めていたポリシリコン膜のみを除去することができる。従って、平坦化と追加工、穴埋め材の除去を容易に他の箇所についても同様に行うことができ（繰り返すことができ）、トレンチを形成した後のプロセスを容易にすることができる。
【００３０】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００３１】
図１には、本実施の形態における炭化珪素半導体装置（縦型ＪＦＥＴ）の平面図を示す。また、図１のＡ−Ａ線で切ったときの斜視図を図２に示す。さらに、図１のＢ−Ｂ線での縦断面を図３に示す。さらには、図１のＣ−Ｃ線での縦断面を図４に示す。
【００３２】
本実施の形態の基本構造は、図４８（ａ）に示すように、ゲートとして第１ゲートＧ１と第２ゲートＧ２を有し、Ｇ１，Ｇ２に対し別々に電圧を印加するタイプである。また、本例ではトレンチゲート構造を有している。
【００３３】
図２において、ｎ⁺型（第１導電型）のＳｉＣ基板１の上に、エピタキシャル層よりなるｎ^-型（低濃度な第１導電型）のドリフト層２と、エピタキシャル層よりなるｐ⁺型（第２導電型）の第１のゲート層３と、エピタキシャル層よりなるｎ^-型（第１導電型）のソース層４およびｎ⁺型（第１導電型）のソース層５が順に積層されている。
【００３４】
また、ソース層４，５と第１のゲート層３とを貫通してドリフト層２に達するトレンチ６が形成され、トレンチ６にてソース層４，５が分離されるとともに第１のゲート層３が分離されている。さらに、このトレンチ６の内壁にエピタキシャル層よりなるｎ^-型（第１導電型）のチャネル層７が形成されている。その内方にはエピタキシャル層よりなるｐ⁺型（第２導電型）の第２のゲート層８が形成されている。これにより、第１のゲート層３に対しチャネル層７を挟んで第２のゲート層８が配置されていることになる。第２のゲート層８の内方には不純物ドープトポリシリコン層９が形成されている。第１のゲート層３は埋め込まれているのでバリッドゲート層とも言い、第２のゲート層８は上部に配置されているのでトップゲート層とも言う。
【００３５】
チャネル層７と第２のゲート層８とポリシリコン層９の上を含めた基板の上にはＬＴＯ膜１０が形成されている。このＬＴＯ膜１０のうち、ｎ⁺ソース層５の上においては除去され、ｎ⁺ソース層５が露出している。セル領域での基板上面にはソース電極１１が全面にわたり形成され、このソース電極１１はＬＴＯ膜１０の開口部を通してｎ⁺ソース層５と接している。さらに、ＳｉＣ基板１の下面（裏面）にはドレイン電極１２が全面に形成されている。
【００３６】
結線方法としては、ソース端子はグランドに、ドレイン端子は負荷を介して電源に接続する。トランジスタ動作に関しては、本装置はノーマリオフ型であり、ゲート端子Ｇ１，Ｇ２（図４８（ａ）参照）への電圧によって両ゲート層３，８に挟まれたチャネル層７において空乏層の幅を調整することによりチャネル幅を変えてドレイン電流を調整する。
【００３７】
図１において基板の上面には、第１のゲート（バリッドゲート）用パッド１９と、第２のゲート（トップゲート）用パッド１５と、ソース用パッド２２が配置されている。また、図１に一点鎖線で示した部分がトランジスタセル（ユニットセル）であり、このセルはストライプ状セルであり、かつ、各セルが並設されている。
【００３８】
図２に示すように、第２のゲート層（トップゲートｐ⁺層）８とポリシリコン膜９が電気的に接続され、図１のトランジスタセルの一方の終端部において、図３に示すように配線材としてのポリシリコン膜９が絶縁膜１０に形成したコンタクトホール１３を通してアルミ配線（トップゲート電極配線）１４と接続され、この配線１４は図１の第２のゲート（トップゲート）用パッド１５と電気的に接続されている。一方、図１でのトランジスタセルの他方の終端部において図４のようにｎ⁺層５とｎ^-層４がエッチングされることにより凹部１６が形成され、第１のゲート層（バリッドゲートｐ⁺層）３が露出している。そして、第１のゲート層（バリッドゲートｐ⁺層）３は図４で示すコンタクトホール１７を通してＳｉＣとのオーミック電極材２９を介してアルミ配線（バリッドゲート配線）１８に接続され、この配線１８は図１の第１のゲート（バリッドゲート）用パッド１９と電気的に接続されている。
【００３９】
このようにして、図２のごとく、第２のゲート層（トップゲート層）８と接続されたポリシリコン膜９は、トレンチ６の延設方向に延びており、この配線は、電流制御をするユニットセル領域から外部へ取り出され、その部分で電極パッド１５から引き延ばされた配線１４と接続されている。一方、第１のゲート層（バリッドゲート層）３は、トレンチ６の延設方向でのポリシリコン膜９の延設方向とは反対の方向に延びており、この配線は、電流制御をするユニットセル領域から外部に取り出され、その部分で電極パッド１９から引き延ばされた配線１８と接続されている。
【００４０】
図２のｐ⁺エピ層３のレイアウトについて言及する。図５はｐ⁺エピ層３のレイアウトを示す平面図である。図５に示すように、ｎ^-エピ層２の上にｐ⁺エピ層が形成されるが、溝２３によりｐ⁺層３，２０に分離され、ｐ⁺層３が第１のゲート層（バリッドゲート層）を構成し、また、ｐ⁺層２０がコンタクトホール２１を通して図１のソース用パッド２２と電気的に接続されている。このｐ⁺層２０は、電極配線下部や電極パッド下部の電界集中を防ぐために形成されるものである。
【００４１】
次に、製造方法について説明する。
図６に示すように、ｎ⁺ＳｉＣ基板１の上にｎ^-層２とｐ⁺層３およびｎ^-層４を順にエピタキシャル成長する。ｐ⁺層３は第１のゲート層（バリッドゲート層）となる。
【００４２】
さらに、図７に示すように、ウエハ全面にｎ型ドーパントとしてのリンまたは窒素を注入する。その後、活性化アニールにより図８のｎ⁺層５を形成する。この時、ｐ⁺層３までドーパントが到達しないようにイオン注入を行うものとし、具体的には加速電圧を調整したり図６のｎ^-エピ層４の膜厚を調整する。つまり、図８において符号ｔで示す間隔をおいて第１のゲート層３とｎ⁺層５を離間させる。
【００４３】
引き続き、図９に示すように、ＬＴＯ（図示略）を成膜するとともにホトリソ工程に経てＬＴＯ膜をエッチングし、これをマスクとしてＳｉＣのエッチングを行ってトレンチ６を形成する。トレンチ６は、所定の幅で直線的に延び、かつ、ｎ⁺層５とｎ^-層４とｐ⁺層３を貫通してｎ^-ドリフト層２に達している。このとき、図１０の状態から図１１に示すような溝２３を同時に形成する。つまり、溝２３によりｐ⁺エピ層をｐ⁺層３と２０に分離する。図１０では、ｐ⁺エピ層の上のｎ^-エピ層４とｎ⁺層５は省略されている。
【００４４】
そして、図１２に示すように、エピタキシャル成長によりチャネルｎ^-層７を形成する。このとき、ノーマリオフ型とするためには、不純物濃度は１×１０¹⁶ｃｍ^-3以下、膜厚は約０．５μｍ以下が望ましい。
【００４５】
引き続き、図１３に示すように、第２のゲート層（トップゲート層）をなすｐ⁺エピタキシャル層８を形成する。さらに、トレンチ６内に電極材（図示略）をデポするとともにエッチングによりトレンチ６の内部に金属を残す。その上に、図１４に示すように、不純物ドープトポリシリコン膜９をデポして、トレンチ６内を埋める。不純物ドープトポリシリコン膜９は低抵抗配線材となる。トレンチ６内の金属によって、後の電極アニール工程により第２のゲート層（トップゲートｐ⁺層）８とポリシリコン膜９がオーミック電極化される。
【００４６】
さらに、図１５に示すように、ポリシリコン膜９に対しＣＭＰで研磨する。この研磨の際に、Ｓｉの一般的な化学研磨液を使用する。このとき、ＳｉＣがエッチングストッパとして機能するためＳｉＣ（８）が表面に露出した時点でエッチングがストップする。引き続き、ＣＭＰによりｎ^-エピ層７、ｐ⁺エピ層８、ポリシリコン膜９を同時に研磨する。この研磨は、図１６に示すように、表面にｎ^-層７が無くなるまで行う。研磨剤として酸化クロムを使用する。
【００４７】
さらに、図１７に示すように、層間膜としてＬＴＯ膜１０を形成し、ホトリソとエッチングによりｎ⁺層５の部分を露出させる。
そして、図１８に示すように、ウエハ全面にソース電極１１を形成する。このようにすると、ソース電極１１がウエハ表面を覆っているため、配線抵抗を小さくできる。また、図２に示す裏面電極（ドレイン電極）１２を形成する。
【００４８】
以上説明してきたように本実施形態は下記の特徴を有する。
（イ）構造として、図５の第１のゲート層３をエピタキシャル層にて形成し、この第１のゲート層となるエピタキシャル層３，２０のうちのトランジスタセル以外の領域におけるエピタキシャル層２０をセル部での第１のゲート層３と分離し、このセル以外の領域でのエピタキシャル層２０をソース電極（ソース用パッド）２２と電気的に接続した。よって、チャネル開閉動作させる部分（セル部）以外の第１のゲート層となるエピタキシャル層２０を全てソース電極２２に接続させているので、第１のゲート層３とドリフト層２との間のｐｎ接合面積を小さくすることができ、ｐｎ接合部での電流リークを抑制することができる。換言すると、ゲートリーク電流を一定値にする場合には、ゲート電極に、より高い電圧を印加することができ、オン抵抗を低減できる。また、第１のゲート層３とドリフト層２との間のｐｎ接合面積が小さくなるため、スイッチング動作させた時にゲート電極からソース電極やドレイン電極への少数キャリアの注入量を低下させることができ、スイッチング時間を短くすることができる。
（ロ）製造方法として、図８のごとくドレイン層となるＳｉＣ基板１の上に連続エピタキシャル成長によりドリフト層となるエピタキシャル層２と第１のゲート層となるエピタキシャル層３とソース層となるエピタキシャル層４，５を積層する工程と、ソース層となるエピタキシャル層４，５と第１のゲート層となるエピタキシャル層３を貫通してドリフト層２に達する溝２３（図１１参照）をセル内とセル外を分離するようにして延設し、セル内での第１のゲート層となるエピタキシャル層３を配線材とするとともにセル外でのソース電位となる第１のゲート層の形成の際にできたエピタキシャル層２０を配線材とする工程と、図１２，１３のごとくトレンチ６の内壁部にチャネル層７と第２のゲート層８を形成する工程と、を含む。
【００４９】
よって、電流駆動に寄与しないｐ⁺層２０（図５参照）がソース電極（ソース用パッド）２２と接続されているため、ゲート電極に電圧を印加した場合でも、このｐ⁺層２０には電圧が印加されないため、ゲート電極と接続された場合に比べ、ゲートリーク電流が抑制されるため、よりバイアス電圧を印加することができ、オン抵抗を低減できる。つまり、第１のゲート層３とドリフト層２との間のｐｎ接合面積を小さくすることができ、ｐｎ接合リーク電流を小さくできる。そのため、ゲート電極に所定の電圧を印加することができ、オン抵抗を低減できる。また、ｐｎ接合面積を小さくすることができ、スイッチング動作させた時にゲート電極からソース電極やドレイン電極への少数キャリアの注入量を少なくすることができ、それ故、スイッチング時間を短くすることができる。即ち、ゲート電極と接続された場合に生じるこの部分からの少数キャリアの注入が抑制され、スイッチング速度も高めることができる。
【００５０】
さらに、ゲート配線とソース配線を同時に行うことができ、工程の簡略化に伴ない工程コストの低減を図ることができる。詳しくは、ユニットセルのトレンチエッチングの時に、このｐ⁺層２０は素子分離され、このｐ⁺層２０は、第１のゲート層（バリッドｐ⁺層）３へコンタクトをとる工程により、ソース電極と接続されるため、工程の増加がなくソース電位とすることができる。
（ハ）構造として、図１のごとく複数の第２のゲート層８（セル）を並設するとともに、第１のゲート層３の電極コンタクト部１６，１７（図４参照）と第２のゲート層８の電極コンタクト部１３を、トランジスタセル内ではなくセル外部に形成した。このようにセルの外部にゲートコンタクト領域を設けることによりセルのサイズを縮小化することができる。つまり、図２に示すように第２のゲート層（トップゲート層）８と第１のゲート層（バリッドゲート層）３はトレンチ延設方向において、互いに反対の方向に引き延ばしてセルの外周部において電極配線とコンタクトしており、セル内にコンタクト領域を設ける必要がなくセルサイズを小さくすることができる。
（ニ）構造として、図２のごとくチャネル層７および第２のゲート層８の上面を絶縁膜（ＬＴＯ膜）１０で覆い、その上に、ソース領域４，５と電気的に接続されたソース電極１１を全面に形成した。よって、ソース電極１１を全面に覆うことにより配線抵抗を小さくできる。特に、第２のゲート層８の配線材料として不純物ドープトポリシリコン９を用いたので、第２のゲート層８の配線を低抵抗材料とすることにより、スイッチング遅れを小さくする（抑える）ことができる。（ホ）製造方法として、図６のごとくドレイン層となるＳｉＣ基板１の上に連続エピタキシャル成長によりドリフト層となるエピタキシャル層２と第１のゲート層となるエピタキシャル層３とソース層とするためのｎ^-型（低濃度な第１導電型）のエピタキシャル層４を積層する工程と、図７のごとくｎ^-エピタキシャル層４の表層部にイオン注入により図８の第１のゲート層３に達しない深さのｎ⁺型（高濃度な第１導電型）のソース層５を形成する工程と、図１２，１３でのチャネル層７と第２のゲート層８を形成する工程と、を含むものとした。このようにすると、イオン注入で形成した高濃度ソース層５と第１のゲート層３は、低濃度なエピタキシャル層４を介して接続されているため、イオン注入欠陥に起因する電流リークを抑制することができる。そのため、ゲート電極に十分なバイアス電圧を印加することができ、オン抵抗を低減できる。つまり、イオン注入で形成したｎ⁺層５と、第１のゲート層（バリッドゲート層）３、第２のゲート層（トップゲートｐ⁺層）８は、ｎ^-エピタキシャル層４を介して接続されているため、イオン注入欠陥に起因するリーク電流が問題とならずにゲート電極に十分なバイアス電圧を印加することができ、オン抵抗を低減できる。
（ヘ）図９でのトレンチ形成後に図１２，１３でのｎ^-エピ層７、ｐ⁺エピ層８を形成し、図１４でポリシリコン膜９をデポした後に、図１５，１６のごとくポリシリコン膜９のＣＭＰ及びｐ⁺ゲートエピ層８とチャネルエピ層７のＣＭＰにより、これら３つの層７，８，９をトレンチ６内に埋め込んでいる。これにより、トレンチ６の外部への配線のはみ出しがないため、セルサイズを縮小できる。つまり、複数のトレンチ６を並設するとともに、トレンチ６の両側面よりも内方のみにチャネル層７と第２のゲート層８を配置したので、トレンチ６の外部へのチャネル層７と第２のゲート層８のはみ出しがないためソース領域５のコンタクト部を確保することができ、セルサイズを縮小化することができる。特に、トレンチ６内での第２のゲート層８の内方に低抵抗ポリシリコン配線材９を配置したので、第２のゲート層８の配線抵抗を小さくすることができ、そのため、ゲート信号の遅延遅れを小さくでき、スイッチング速度を速くできる。
【００５１】
詳しい製造方法としては、図８のようにドレイン層となるＳｉＣ基板１の上に連続エピタキシャル成長によりドリフト層２と第１のゲート層３とソース層４（５）を積層する工程と、図９のようにトレンチ６を形成する工程と、図１２，１３のようにトレンチ６の内壁部にチャネル層となる膜７と第２のゲート層となる膜８を成膜する工程と、図１４のようにトレンチ６内を含む基板上にポリシリコン膜９を成膜する工程と、図１５，１６のようにポリシリコン膜９と、第２のゲート層となる膜８と、チャネル層となる膜７の積層体に対しソース層５が露出するまで研磨する工程と、を含むようにした。よって、セルサイズの縮小化とともにマスク枚数の低減を図ることができる。詳しくは、トレンチ６内にポリシリコン膜９を埋め込んだため、トレンチ内面とドリフト層２、ゲート間の位置合わせズレが無くなり、セルを小型化できる。また、チャネル層７と第２のゲート層８のパターニングのためのマスクを使用する必要がなくなり、低コスト化も図られる。つまり、ホト工程を使用せずに３つの層７，８，９の端部を規定したため工程を簡略化することができ、プロセスコストを低減できる。
（ト）構造として、図２のごとくドリフト層２と第１のゲート層３とソース層４とチャネル層７と第２のゲート層８をエピタキシャル層で形成するとともに、ソース層とするためのｎ^-型（低濃度な第１導電型）のエピタキシャル層４の表層部にイオン注入によるｎ⁺ソース層（高濃度な第１導電型のソース層）５を形成した。よって、第１のゲート層３とソース層４の界面の部分がイオン注入によらずエピタキシャル層で形成されているので、第１のゲート層３とソース層４との間におけるｐｎ接合部分での電流リークを抑制することができる。また、チャネル層７と第２のゲート層８とがイオン注入によらずエピタキシャル層で形成されているので、チャネル層７と第２のゲート層８との間におけるｐｎ接合部分での電流リークを抑制することができる。さらに、イオン注入によりｐｎ接合部が形成されていないため、ゲート電圧にビルトイン電圧（ｐｎ接合の障壁高さ）近くまで印加することができ、そのため、チャネル抵抗を低くでき、その結果、オン抵抗を低くできる。また、ソース層の一部をイオン注入により形成しているため、所定の部分にのみ高濃度領域５を形成できる。それ故、ゲート・ソース間がｐ⁺／ｎ^-接合となるため、ｐ⁺／ｎ⁺接合の場合より耐圧を高くできる。よって、例えば、図４９に示したバリガペア（ＳｉＣＪＦＥＴ＋ＳｉＭＯＳＦＥＴ）などの使用において有利である。
【００５２】
なお、以上の製造工程では、図１９（ａ）に示すようにｎ⁺基板１上にｎ^-エピ層２、ｐ⁺エピ層３、ｎ^-エピ層４を積層し、図１９（ｂ）に示すようにイオン注入にてｎ⁺ソース層５を形成し、さらに、トレンチ６内にｎ^-エピ層７を形成した。これに代わる手法として、図２０（ａ）に示すように、ｎ⁺基板１上にｎ^-エピ層２、ｐ⁺エピ層３を積層し、図２０（ｂ）に示すように、トレンチ６を形成した後にｎ^-エピ層７を形成し、さらに、ｎ^-エピ層７の所定領域にイオン注入を行ってエピ層７の表層部にｎ⁺ソース層５を形成してもよい。つまり、図２０（ａ）のごとくドレイン層となるＳｉＣ基板１の上に連続エピタキシャル成長によりドリフト層となるエピタキシャル層２と第１のゲート層となるエピタキシャル層３を積層し、図２０（ｂ）のごとく第１のゲート層３を貫通してドリフト層２に達するトレンチ６を形成し、さらにトレンチ６内を含めた第１のゲート層となるエピタキシャル層３上にチャネル層となるｎ^-型（低濃度な第１導電型）のエピタキシャル層７を形成し、ｎ^-エピタキシャル層７の表層部にイオン注入により第１のゲート層３に達しない深さのｎ⁺ソース層（高濃度な第１導電型のソース層）５を形成し、以後、トレンチ６内でのチャネル層７の内方に第２のゲート層８を形成する。このようにすると、イオン注入で形成した高濃度ソース層５と第１のゲート層３は、低濃度なエピタキシャル層７を介して接続されているため、イオン注入欠陥に起因する電流リークを抑制することができる。そのため、ゲート電極に十分なバイアス電圧を印加することができ、オン抵抗を低減できる。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００５３】
本実施の形態は、第１の実施の形態に対し、製造工程での図９から図１５までの工程が異なっている。
図８の状態から、図２１に示すように、トレンチを形成するためのカーボンレジスト３０をパターニングする。
【００５４】
そして、図２２に示すように、カーボンレジスト３０をマスクにしてドライエッチングによりｎ⁺層５、ｎ^-層４及びｐ⁺層３を貫通してドリフト層２に達するトレンチ６を形成する。
【００５５】
さらに、図２３に示すように、チャネル層となるｎ^-エピタキシャル層７とｐ⁺エピタキシャル層８を形成する。このとき、カーボンレジスト３０により表面が保護されているため、側面のみにエピ膜７，８が形成される。その後、レジスト３０を除去する。この時、図示していないカーボンレジスト３０上に形成された多結晶のＳｉＣは除去される。
【００５６】
さらには、図２４に示すように、ポリシリコン膜９をデポした後に、ＣＭＰによりポリシリコン膜９を研磨し、その後、ｐ⁺層８を研磨する。なお、ｐ⁺層８は研磨しなくて残してもよいが、図２４では研磨した例を示す。
【００５７】
以上のように、図２１のごとくドレイン層となるＳｉＣ基板１の上に連続エピタキシャル成長によりドリフト層２と第１のゲート層３とソース層４，５を積層する工程と、パターニングしたカーボンレジスト３０をマスクとして、図２２のごとくソース層４，５と第１のゲート層３を貫通してドリフト層２に達するトレンチ６を形成する工程と、図２３のごとくカーボンレジスト３０を残したままエピタキシャル成長させて、トレンチ６の内壁にチャネル層７と第２のゲート層８を形成する工程と、を含むようにした。よって、トレンチ６内にチャネル層７と第２のゲート層８を埋め込んだため、トレンチ６に対するチャネル層７と第２のゲート層８の合わせズレが生じにくくなる。また、チャネル層７と第２のゲート層８のパターニングのための専用のマスクを不要にでき、低コスト化も図られる。さらに、トレンチ６に対しチャネル層７と第２のゲート層８が自己整合的に形成されるため、セルサイズを小さくでき、セルの集積度を上げることができる。（第３の実施の形態）
次に、第３の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００５８】
図２５〜図３７には本実施の形態における製造工程を示す。図３７に示すように、本装置はＳｉＣよりなるｎ⁺型（第１導電型）のドレイン層（ＳｉＣ基板）４１の上に、ＳｉＣよりなるｎ^-型（低濃度な第１導電型）のドリフト層４２と、分離されたＳｉＣよりなるｐ⁺型（第２導電型）の第１のゲート層４３と、分離されたＳｉＣよりなるｎ⁺型（第１導電型）のソース層４４とが順に形成されるとともに、第１のゲート層４３に対しＳｉＣよりなるｎ^-型（第１導電型）のチャネル層４６を挟んでＳｉＣよりなるｐ⁺型（第２導電型）の第２のゲート層４９を配し、さらに、第１のゲート層４３と第２のゲート層４９を短絡させている。詳しくは、ソース層４４と第１のゲート層４３を貫通してドリフト層４２に達するトレンチ４５が形成され、このトレンチ４５の内壁部に、チャネル層４６を介して第２のゲート層４９を配している。
【００５９】
本装置の基本構造は、図４８（ｂ）に示すように、第１ゲートと第２ゲートを短絡して、ソースＳとゲートＧとドレインＤの３端子としている。つまり、第１ゲートと第２ゲートは共通化されており、図１に示したバリッドゲート用パッド１９は無い。
【００６０】
次に、製造方法を説明する。
まず、図２５に示すように、ｎ⁺ＳｉＣ基板４１上に、ｎ^-層４２とｐ⁺層４３及びｎ⁺層４４を順にエピタキシャル成長する。ｐ⁺層４３は第１のゲート層（バリッドゲート層）となる。
【００６１】
そして、ｎ⁺層４４の上にＬＴＯ膜（図示略）を成膜し、ＬＴＯ膜に対しホトリソ工程およびエッチングを行ってＬＴＯ膜をパターニングする。さらに、ＬＴＯ膜をマスクとして、図２６に示すように、所定の幅で直線的に延びるトレンチ４５を形成する。このトレンチ４５は、ｎ⁺層４４とｐ⁺層４３を貫通し、ｎ^-ドリフト層４２に達している。
【００６２】
引き続き、図２７に示すように、エピタキシャル成長法によりチャネルｎ^-層４６を形成する。このとき、ノーマリオフ型とするためには不純物濃度は１×１０¹⁶ｃｍ^-3以下、膜厚は約０．５μｍ以下が望ましい。
【００６３】
そして、図２８に示すように、トレンチ４５を埋めるように不純物ドープトポリシリコン膜４７をデポする。
さらに、図２９に示すように、ポリシリコン膜４７に対しＣＭＰにて研磨を行う（化学研磨剤を用いて研磨する）。この時、ＳｉＣ（４６）は研磨されないため研磨ストッパとして機能する。
【００６４】
さらには、図３０の溝４８を形成すべくＬＴＯ膜（図示略）をデポし、ＬＴＯ膜に対しホトリソ工程およびエッチングによりパターニングする。これにより、前述したトレンチ４５の延設方向と直交するようにＬＴＯ膜の開口部が形成される。このとき、前述のポリシリコン膜４７の研磨により表面が平坦化されているため、所定の形状を容易に得ることができる。引き続き、ＬＴＯ膜をマスクとして図３０の溝４８を形成する。この溝４８は、ｎ^-層４６とｎ⁺層４４を貫通してｐ⁺層４３に達している。その後、ＬＴＯ膜を除去する。
【００６５】
そして、ポリシリコン膜４６をフッ硝酸により除去すると、図３１に示すようになる。この時、ＳｉＣはほとんどエッチングされないため、選択的にトレンチ４５を埋めていたポリシリコン膜４７のみが除去される。
【００６６】
さらに、図３２に示すように、第２のゲート層（トップゲート層）をなすｐ⁺エピ層４９を形成する。この時、同時にｐ⁺エピ層５０が溝４８内に形成され、このｐ⁺エピ層５０により第１のゲート層（バリッドｐ⁺層）４３と第２のゲート層（トップゲートｐ⁺層）４９が電気的に接続される。
【００６７】
さらに、トレンチ４５内に電極材（図示略）をデポし、エッチングによりトレンチ４５の内部に金属を残す。電極材には例えばニッケルを用いる。その上に、図３３に示すように、不純物ドープトポリシリコン膜５１をデポし、トレンチ４５を埋める。トレンチ４５内に配した前述の金属により、後の電極アニール工程において第２のゲート層（トップゲートｐ⁺層）４９とポリシリコン膜５１がオーミック電極化される。不純物ドープトポリシリコン膜５１はオーミック材であり、かつ低抵抗材料である。
【００６８】
そして、図３４に示すように、ＣＭＰにてポリシリコン膜５１を研磨する。この際、Ｓｉの一般的な化学研磨液を使用する。また、ＳｉＣがエッチングストッパとして機能するため、ＳｉＣ（４９）が表面に露出した時点でエッチングがストップする。
【００６９】
さらに、図３５に示すように、ＣＭＰにてｎ^-エピ層４６、ｐ⁺エピ層（４９，５０）、ポリシリコン膜５１を同時に研磨する。研磨は表面にｎ^-層４６がなくなるまで行う。研磨剤として酸化クロムを使用する。
【００７０】
引き続き、図３６に示すように、層間膜としてＬＴＯ膜５２を形成し、ホトリソとエッチングによりｎ⁺層４４の部分を露出させる。
さらに、図３７に示すように、ウエハ全面にソース電極５３を形成する。
【００７１】
以上説明してきたように本実施形態は下記の特徴を有する。
（イ）構造として、図３７のようにドリフト層４２と第１のゲート層４３とソース層４４と第２のゲート層４９をエピタキシャル層で形成するとともに、第２のゲート層となるエピタキシャル層４９，５０を第２のゲート層の形成領域の外部に延設して第１のゲート層４３と電気的に接続した（エピ層５０を用いて第２のゲート層４９と第１のゲート層４３を接続した）。よって、第１のゲート層４３とソース層４４とがイオン注入によらずエピタキシャル層で形成されているので、第１のゲート層４３とソース層４４との間におけるｐｎ接合部分での電流リークを抑制することができる。また、第１のゲート層４３と第２のゲート層４９を短絡する場合に、第２のゲート層となるエピタキシャル層（４９，５０）を第２のゲート層４９の形成領域の外部に延設することは工程の増加を招くものではない。
（ロ）同様に、図３７に示すように、ドリフト層４２と第１のゲート層４３とソース層４４とチャネル層４６と第２のゲート層４９をエピタキシャル層で形成するとともに、第２のゲート層となるエピタキシャル層４９，５０を第２のゲート層の形成領域の外部に延設して第１のゲート層４３と電気的に接続した。よって、第１のゲート層４３とソース層４４とがイオン注入によらずエピタキシャル層で形成されているので、第１のゲート層４３とソース層４４との間におけるｐｎ接合部分での電流リークを抑制することができる。また、チャネル層４６と第２のゲート層４９とがイオン注入によらずエピタキシャル層で形成されているので、チャネル層４６と第２のゲート層４９との間におけるｐｎ接合部分での電流リークを抑制することができる。さらに、イオン注入によりｐｎ接合部が形成されていないため、ゲート電圧にビルトイン電圧（ｐｎ接合の障壁高さ）近くまで印加することができ、そのため、チャネル抵抗（オン抵抗）を低くできる。さらには、第１のゲート層４３と第２のゲート層４９を短絡する場合に、第２のゲート層となるエピタキシャル層を第２のゲート層４９の形成領域の外部に延設することは工程の増加を招くものではない。
（ハ）構造として、図３４に示すように、複数の第２のゲート層４９を並設するとともに、第２のゲート層４９の延設方向に直交する方向においてトランジスタセル形成領域での第２のゲート層４９から配線材としてのエピ層５０を延設して第１のゲート層４３と電気的に接続した。よって、第２のゲート層４９の延設方向に対し直交する方向に配線材５０を延ばすことにより並設したセルのサイズ（トレンチのピッチ）を縮小化することができる。特に、第１のゲート層４３と第２のゲート層４９をエピタキシャル層で形成した。さらに、第２のゲート層となるエピタキシャル層４９，５０をトランジスタセル形成領域の外部に延設して第１のゲート層４３と電気的に接続した。つまり、図３０に示すように、トレンチ４５の延設方向に直交する方向に溝４８を形成し、第２のゲート層４９と第１のゲート層４３を短絡しているため、セルサイズを小さくできる。
（ニ）製造方法として、図２５のごとくドレイン層となるＳｉＣ基板４１の上に連続エピタキシャル成長によりドリフト層４２と第１のゲート層４３とソース層４４を積層する工程と、図２６のごとくソース層４４と第１のゲート層４３を貫通してドリフト層４２に達するトレンチ４５を形成する工程と、図２７のごとくトレンチ４５の内壁部にチャネル層４６を形成する工程と、図３０のごとくソース層４４を貫通して第１のゲート層４３に達し、かつ、トレンチ４５の延設方向に対し直交する方向に延びる溝４８を形成する工程と、図３２のごとくトレンチ４５内では第２のゲート層となるとともに溝４８内では第１のゲート層と第２のゲート層を短絡するための配線材となる膜（ｐ⁺エピ層４９，５０）を形成する工程と、を含むようにした。よって、ソース層４４を除去しているため第２のゲート層を形成すると同時に第１のゲート層４３とを電気的に接続することができ、工程の簡略化を図ることができる。また、ｐ⁺エピ層４９，５０を形成した後、図３３のごとく、ｐ⁺エピ層４９，５０の上に配線材としての不純物ドープトポリシリコン層５１を形成するようにした。よって、さらにゲート層の配線抵抗を低減することができるるとともに、ゲートリークを抑制することができ、さらに、ゲート信号の遅延を抑制することができる。
【００７２】
また、図２９ではポリシリコン膜４７を埋め込みに用いるため容易に平坦化でき、図３０ではポリシリコン膜４７の研磨により表面が平坦化されているため所定の形状を容易に得ることができ、さらに、図３１では、ポリシリコン膜４７をフッ硝酸により除去するが、この時、ＳｉＣはほとんどエッチングされないため選択的にトレンチ４５を埋めていたポリシリコン膜４７のみを除去することができる。このように図２５のように、ドレイン層となるＳｉＣ基板４１の上に連続エピタキシャル成長によりドリフト層４２と第１のゲート層４３とソース層４４を積層する工程と、図２６のようにトレンチ４５を形成する工程と、図２７のようにトレンチ４５の内壁部にチャネル層４６を形成する工程と、図２８のようにトレンチ４５内を含む基板上にポリシリコン膜４７を成膜する工程と、図２９のようにポリシリコン膜４７を研磨してトレンチ４５の外のポリシリコン膜４７を除去する工程と、図３０のように基板表面を加工する工程（トレンチ４５の延設方向に対し直交する方向に延び、かつ、ソース層４４を貫通して第１のゲート層４３に達する溝４８を形成する工程）と、図３１のようにフッ硝酸をエッチング液としてトレンチ４５内のポリシリコン膜４７を除去する工程と、図３２のようにトレンチ４５内に第２のゲート層４９を形成する工程と、を含むようにした。よって、図２９においてポリシリコン膜４７の研磨により表面が平坦化されているため、所定の形状の追加工を容易にできる。また、ポリシリコン膜４７をフッ硝酸により除去する時に、ＳｉＣはほとんどエッチングされないため、選択的にトレンチを埋めていたポリシリコン膜４７のみを除去することができる。従って、平坦化と追加工、穴埋め材の除去を容易に他の箇所についても同様に行うことができ（繰り返すことができ）、トレンチ４５を形成した後のプロセスを容易にすることができる。
【００７３】
また、図２６でトレンチ４５の形成後、図２７と図３２でｎ^-エピ層４６とｐ⁺エピ層４９を形成し、図３３でポリシリコン膜５１をデポした後に図３４のごとくポリシリコン膜５１のＣＭＰ及びｐ⁺ゲートエピ膜４９のＣＭＰにより、これら３つの層４６，４９，５１をトレンチ４５内に埋め込んでいる。これにより、トレンチ４５の外部への配線のはみ出しがないため、セルサイズを縮小できる。また、さらにホト工程を使用せずに３つの層４６，４９，５１の端部を規定したため、工程を簡略化することができ、プロセスコストを低減できる。
【００７４】
また、図３７において、ソース電極５３がウエハ表面を覆っているため配線抵抗を小さくできる。
（第４の実施の形態）
次に、第４の実施の形態を、第３の実施の形態との相違点を中心に説明する。
【００７５】
図３８〜図４７には製造工程を示す。本例ではプレーナ構造を有する。
図４７に示すように本装置はＳｉＣよりなるｎ⁺型（第１導電型）のドレイン層（ＳｉＣ基板）６１の上に、ＳｉＣよりなるｎ^-型（低濃度な第１導電型）のドリフト層６２と、分離されたＳｉＣよりなるｐ⁺型（第２導電型）の第１のゲート層６４と、分離されたＳｉＣよりなるｎ⁺型（第１導電型）のソース層６６とが順に形成されるとともに、第１のゲート層６４に対しＳｉＣよりなるｎ^-型（第１導電型）のチャネル層６５を挟んでＳｉＣよりなるｐ⁺型（第２導電型）の第２のゲート層６８を配し、さらに、第１のゲート層６４と第２のゲート層６８を短絡させている。
【００７６】
次に、製造工程について説明する。
図３８に示すように、ｎ⁺ＳｉＣ基板６１上にｎ^-層６２をエピタキシャル成長する。
【００７７】
そして、図３９に示すように、ＬＴＯ膜６３をデポした後に、ＬＴＯ膜６３をパターニングして帯状に残す。
さらに、ＬＴＯ膜６３をマスクにしてｐ型ドーパントをイオン注入して、図４０に示すように、ｎ^-層６２の表層部にｐ型領域６４を形成する。ｐ型ドーパントには、アルミ（Ａｌ）かボロン（Ｂ）を用いる。その後、ＬＴＯ膜６３を除去する。
【００７８】
さらには、図４１に示すように、チャネル部を形成するためのｎ^-層エピ層６５を形成する。このとき、ノーマリオフとして動作させるためには、不純物濃度は１×１０¹⁶ｃｍ^-3以下、膜厚は約０．５μｍ以下が望ましい。
【００７９】
そして、ＬＴＯ膜（図示略）を成膜するとともにＬＴＯ膜をパターニングし、図４２に示すように、ｎ^-層６５の表層部に対しｎ型のドーパントであるリンまたは窒素をイオン注入してｎ⁺層６６を形成する。このとき、ドーパントがｎ^-層６５を貫通しないように、図４１のエピ膜６５の厚さや注入深さを調整する。そして、ＬＴＯ膜を除去した後に、活性化熱処理を行う。
【００８０】
さらに、ＬＴＯ膜（図示略）を成膜するとともにＬＴＯ膜をパターニングし、これをマスクにして図４３に示すように、ｎ^-エピ層６５をエッチングして溝６７を形成する。この溝６７はｐ型層６４の延設方向に対し直交する方向に延び、かつ、ｎ^-エピ層６５を貫通してｐ型領域６４に達している。
【００８１】
その後、図４４の第２のゲート層６８となるｐ⁺層をエピタキシャル成長する。そして、その上にＬＴＯ膜（図示略）を成膜するとともに、ｎ⁺層６６の上を含む領域上のＬＴＯ膜をエッチングして開口させる。このＬＴＯ膜をマスクにして、第２のゲート層６８となるｐ⁺エピ層をエッチングする。この図４４に示すエピ成長およびパターニング工程において第２のゲート層６８の形成・配置と同時に、第１のゲート層６４と接続するためのｐ⁺層６９が形成・配置される。また、図４１の状態では、ｐ⁺層６８，６９とｎ⁺層６６は離間している。その後、ＬＴＯ膜をウェットエッチングにより除去する。
【００８２】
次に、図４３で形成した溝６７の内部に電極材（図示略）を形成するとともに図４５に示すように、不純物ドープトポリシリコン膜７０を全面にデポし、エッチングにより溝６７の部分にポリシリコン膜７０を残す。さらに、電極アニール工程によりｐ⁺層６８，６９とポリシリコン膜７０をオーミック接触にする。
【００８３】
そして、図４６に示すように、層間絶縁膜（ＬＴＯ）７１を形成するとともにエッチングすることにより、ｐ⁺層６８，６９とポリシリコン膜７０上の絶縁膜７１を残し、ｎ⁺層６６の上の絶縁膜７１を除去する。
【００８４】
さらに、図４７に示すように、層間絶縁膜（ＬＴＯ）７１の上の全面にソース電極材７２を形成し、電極アニールによりソースｎ⁺層６６と電極７２をオーミック接続する。
【００８５】
このようにイオン注入で形成したｎ⁺層６６と第１のゲート層（バリッドゲートｐ⁺層）６４と第２のゲート層（トップゲートｐ⁺層）６８は、ｎ^-エピ層６５を介して接続されているため、イオン注入欠陥に起因するリーク電流が問題とならないため、ゲート電極に十分なバイアス電圧を印加することができ、オン抵抗を低減できる。
【００８６】
また、図４７において、ソース電極７２がウエハ表面を覆っているため配線抵抗を小さくできる。
さらに、図４５に示すように、複数の第２のゲート層６８を並設するとともに、第２のゲート層６８の延設方向に直交する方向においてトランジスタセル形成領域での第２のゲート層６８から配線材としてのエピ層６９および不純物ドープトポリシリコン膜７０を延設して第１のゲート層６４と電気的に接続した。特に、低抵抗ポリシリコン層７０を用いてゲート層６４，６８を電気的に接続しているため（短絡して配線しているため）、ゲート信号の遅延時間を抑制できる。
【図面の簡単な説明】
【図１】第１の実施の形態における炭化珪素半導体装置の平面図。
【図２】図１のＡ−Ａ線で切ったときの斜視図。
【図３】図１のＢ−Ｂ線での縦断面図。
【図４】図１のＣ−Ｃ線での縦断面図。
【図５】ｐ⁺層のレイアウトを説明するための図。
【図６】製造工程を説明するための斜視図。
【図７】製造工程を説明するための斜視図。
【図８】製造工程を説明するための斜視図。
【図９】製造工程を説明するための斜視図。
【図１０】製造工程を説明するための図。
【図１１】製造工程を説明するための図。
【図１２】製造工程を説明するための斜視図。
【図１３】製造工程を説明するための斜視図。
【図１４】製造工程を説明するための斜視図。
【図１５】製造工程を説明するための斜視図。
【図１６】製造工程を説明するための斜視図。
【図１７】製造工程を説明するための斜視図。
【図１８】製造工程を説明するための斜視図。
【図１９】製造工程を説明するための断面図。
【図２０】別例を説明するための断面図。
【図２１】第２の実施の形態における製造工程を説明するための斜視図。
【図２２】製造工程を説明するための斜視図。
【図２３】製造工程を説明するための斜視図。
【図２４】製造工程を説明するための斜視図。
【図２５】第３の実施の形態における製造工程を説明するための斜視図。
【図２６】製造工程を説明するための斜視図。
【図２７】製造工程を説明するための斜視図。
【図２８】製造工程を説明するための斜視図。
【図２９】製造工程を説明するための斜視図。
【図３０】製造工程を説明するための斜視図。
【図３１】製造工程を説明するための斜視図。
【図３２】製造工程を説明するための斜視図。
【図３３】製造工程を説明するための斜視図。
【図３４】製造工程を説明するための斜視図。
【図３５】製造工程を説明するための斜視図。
【図３６】製造工程を説明するための斜視図。
【図３７】製造工程を説明するための斜視図。
【図３８】第４の実施の形態における製造工程を説明するための斜視図。
【図３９】製造工程を説明するための斜視図。
【図４０】製造工程を説明するための斜視図。
【図４１】製造工程を説明するための斜視図。
【図４２】製造工程を説明するための斜視図。
【図４３】製造工程を説明するための斜視図。
【図４４】製造工程を説明するための斜視図。
【図４５】製造工程を説明するための斜視図。
【図４６】製造工程を説明するための斜視図。
【図４７】製造工程を説明するための斜視図。
【図４８】基本構造を説明するための断面図。
【図４９】バリガペアを示す回路図。
【符号の説明】
１…ＳｉＣ基板、２…ドリフト層、３…第１のゲート層、４，５…ソース層、６…トレンチ、７…チャネル層、８…第２のゲート層、９…ポリシリコン層、１０…絶縁膜、１１…ソース電極、１５…トップゲート用パッド、１９…パリッドゲート用パッド、２２…ソース用パッド、３０…カーボンレジスト、４１…ＳｉＣ基板、４２…ドリフト層、４３…第１のゲート層、４４…ソース層、４５…トレンチ、４６…チャネル層、４７…ポリシリコン膜、４８…溝、４９…第２のゲート層、５１…ポリシリコン層、５２…絶縁膜、５３…ソース電極、６１…ＳｉＣ基板、６２…ドリフト層、６４…第１のゲート層、６５…チャネル層、６６…ソース層、６７…溝、６８…第２のゲート層、７１…絶縁膜、７２…ソース電極。

Claims (7)

1. ＳｉＣよりなる第１導電型のドレイン層（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４，５）とが順に形成されるとともに、前記ソース層（４，５）と第１のゲート層（３）を貫通して前記ドリフト層（２）に達するトレンチ（６）が形成され、さらに、このトレンチ（６）の内壁部に、ＳｉＣよりなる第１導電型のチャネル層（７）を挟んでＳｉＣよりなる第２導電型の第２のゲート層（８）を配した炭化珪素半導体装置において、
   第１のゲート層（３）をエピタキシャル層にて形成し、この第１のゲート層となるエピタキシャル層（３，２０）のうちのトランジスタセル以外の領域におけるエピタキシャル層（２０）をセル部での第１のゲート層（３）と分離し、このセル以外の領域でのエピタキシャル層（２０）をソース電極（２２）と電気的に接続したことを特徴とする炭化珪素半導体装置。
2. ＳｉＣよりなる第１導電型のドレイン層（４１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（４２）と、ＳｉＣよりなる第２導電型の第１のゲート層（４３）と、ＳｉＣよりなる第１導電型のソース層（４４）とが順に形成されるとともに、前記ソース層（４４）と第１のゲート層（４３）を貫通してドリフト層（４２）に達するトレンチ（４５）が形成され、さらに、このトレンチ（４５）の内壁部に、ＳｉＣよりなる第１導電型のチャネル層（４６）を介してＳｉＣよりなる第２導電型の第２のゲート層（４９）を配し、さらに、第１のゲート層（４３）と第２のゲート層（４９）を短絡した炭化珪素半導体装置の製造方法であって、
   ドレイン層となるＳｉＣ基板（４１）の上に連続エピタキシャル成長によりドリフト層（４２）と第１のゲート層（４３）とソース層（４４）を積層する工程と、
   ソース層（４４）と第１のゲート層（４３）を貫通してドリフト層（４２）に達するトレンチ（４５）を形成する工程と、
   トレンチ（４５）の内壁部にチャネル層（４６）を形成する工程と、
   ソース層（４４）を貫通して第１のゲート層（４３）に達し、かつ、トレンチ（４５）の延設方向に対し直交する方向に延びる溝（４８）を形成する工程と、
   トレンチ（４５）内では第２のゲート層となるとともに前記溝（４８）内では第１のゲート層と第２のゲート層を短絡するための配線材となる膜（４９，５０）を形成する工程と、
   を含むことを特徴とする炭化珪素半導体装置の製造方法。
3. 前記膜（４９，５０）を形成した後、当該膜（４９，５０）の上に配線材としての不純物ドープトポリシリコン層（５１）を形成するようにしたことを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
4. ＳｉＣよりなる第１導電型のドレイン層（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（５）とが順に形成されるとともに、前記ソース層（５）と第１のゲート層（３）を貫通してドリフト層（２）に達するトレンチ（６）が形成され、さらに、このトレンチ（６）の内壁部に、ＳｉＣよりなる第１導電型のチャネル層（７）を介してＳｉＣよりなる第２導電型の第２のゲート層（８）を配した炭化珪素半導体装置の製造方法であって、
   ドレイン層となるＳｉＣ基板（１）の上に連続エピタキシャル成長によりドリフト層となるエピタキシャル層（２）と第１のゲート層となるエピタキシャル層（３）を積層する工程と、
   第１のゲート層（３）を貫通してドリフト層（２）に達するトレンチ（６）を形成する工程と、
   トレンチ（６）内を含めた第１のゲート層となるエピタキシャル層（３）上にチャネル層となる低濃度な第１導電型のエピタキシャル層（７）を形成する工程と、
   低濃度な第１導電型のエピタキシャル層（７）の表層部にイオン注入により第１のゲー ト層（３）に達しない深さの高濃度な第１導電型のソース層（５）を形成する工程と、
   トレンチ（６）内でのチャネル層（７）の内方に第２のゲート層（８）を形成する工程と、
   を含むことを特徴とする炭化珪素半導体装置の製造方法。
5. ＳｉＣよりなる第１導電型のドレイン層（１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（２）と、ＳｉＣよりなる第２導電型の第１のゲート層（３）と、ＳｉＣよりなる第１導電型のソース層（４，５）とが順に形成されるとともに、前記ソース層（４，５）と第１のゲート層（３）を貫通してドリフト層（２）に達するトレンチ（６）が形成され、さらに、このトレンチ（６）の内壁部に、ＳｉＣよりなる第１導電型のチャネル層（７）を介してＳｉＣよりなる第２導電型の第２のゲート層（８）を配した炭化珪素半導体装置の製造方法であって、
   ドレイン層となるＳｉＣ基板（１）の上に連続エピタキシャル成長によりドリフト層となるエピタキシャル層（２）と第１のゲート層となるエピタキシャル層（３）とソース層となるエピタキシャル層（４，５）を積層する工程と、
   ソース層となるエピタキシャル層（４，５）と第１のゲート層となるエピタキシャル層（３）を貫通してドリフト層（２）に達する溝（２３）をセル内とセル外を分離するようにして延設し、セル内での第１のゲート層となるエピタキシャル層（３）を配線材とするとともにセル外でのソース電位となる第１のゲート層の形成の際にできたエピタキシャル層（２０）を配線材とする工程と、
   トレンチ（６）の内壁部にチャネル層（７）と第２のゲート層（８）を形成する工程と、
   を含むことを特徴とする炭化珪素半導体装置の製造方法。
6. ＳｉＣよりなる第１導電型のドレイン層（４１）の上に、ＳｉＣよりなる低濃度な第１導電型のドリフト層（４２）と、ＳｉＣよりなる第２導電型の第１のゲート層（４３）と、ＳｉＣよりなる第１導電型のソース層（４４）とが順に形成されるとともに、前記ソース層（４４）と第１のゲート層（４３）を貫通してドリフト層（４２）に達するトレンチ（４５）が形成され、さらに、このトレンチ（４５）の内壁部に、ＳｉＣよりなる第１導電型のチャネル層（４６）を介してＳｉＣよりなる第２導電型の第２のゲート層（４９）を配した炭化珪素半導体装置の製造方法であって、
   ドレイン層となるＳｉＣ基板（４１）の上に連続エピタキシャル成長によりドリフト層（４２）と第１のゲート層（４３）とソース層（４４）を積層する工程と、
   トレンチ（４５）を形成する工程と、
   トレンチ（４５）の内壁部にチャネル層（４６）を形成する工程と、
   トレンチ（４５）内を含む基板上にポリシリコン膜（４７）を成膜する工程と、
   ポリシリコン膜（４７）を研磨してトレンチ（４５）の外のポリシリコン膜（４７）を除去する工程と、
   基板表面を加工する工程と、
   フッ硝酸をエッチング液として前記トレンチ（４５）内のポリシリコン膜（４７）を除去する工程と、
   トレンチ（４５）内に第２のゲート層（４９）を形成する工程と、
   を含むことを特徴とする炭化珪素半導体装置の製造方法。
7. 基板表面を加工する工程は、トレンチ（４５）の延設方向に対し直交する方向に延び、かつ、ソース層（４４）を貫通して第１のゲート層（４３）に達する溝（４８）を形成するものであることを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。

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