JP3484690B2 - 縦型電界効果トランジスタ - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【発明の属する技術分野】本発明は縦型電界効果トラン
ジスタに関し、特に、高出力特性をもつ絶縁ゲート型の
縦型電界効果トランジスタに関する。
ジスタに関し、特に、高出力特性をもつ絶縁ゲート型の
縦型電界効果トランジスタに関する。
【０００２】
【従来の技術】この種の縦型電界効果トランジスタであ
るゲートプレーナ型のパワーＭＯＳＦＥＴが特許第2771
172号公報に開示されている。以下、この公報に開示さ
れたＭＯＳＦＥＴに略同一のＭＯＳＦＥＴを図４を参照
して説明する。高濃度のＮ+ 型半導体基板１に、低濃度
のＮ- 型ドレイン領域２をエピタキシアル成長法で形成
する。次に、イオン注入法によりＮ型不純物イオンをイ
オン注入し、熱拡散を行ない、Ｎ+ 型接続領域３ａを形
成する。次に、Ｎ+ 型接続領域３ａの上から、Ｐ型不純
物イオンをイオン注入して、Ｎ+ 型接続領域３ａの表面
のＮ型不純物濃度を薄めて、Ｎ- 型ドレイン領域２の濃
度と同程度のＮ- 型接続領域３ｂを形成する。次に、ゲ
ート酸化膜８ａを形成し、その上に多結晶層を成長させ
ゲート電極７を形成する。次に、ゲート電極７の上に絶
縁膜８ｂを形成して、ゲート電極７を絶縁する。次に、
イオン注入法、ＣＶＤ法、ドライエッチング法及び金属
蒸着法等を用いて、Ｐ型ベース領域４、Ｐ+ 型拡散層
５、Ｎ+ 型ソース領域６、ソース電極９及びドレイン電
極10を形成する。
るゲートプレーナ型のパワーＭＯＳＦＥＴが特許第2771
172号公報に開示されている。以下、この公報に開示さ
れたＭＯＳＦＥＴに略同一のＭＯＳＦＥＴを図４を参照
して説明する。高濃度のＮ+ 型半導体基板１に、低濃度
のＮ- 型ドレイン領域２をエピタキシアル成長法で形成
する。次に、イオン注入法によりＮ型不純物イオンをイ
オン注入し、熱拡散を行ない、Ｎ+ 型接続領域３ａを形
成する。次に、Ｎ+ 型接続領域３ａの上から、Ｐ型不純
物イオンをイオン注入して、Ｎ+ 型接続領域３ａの表面
のＮ型不純物濃度を薄めて、Ｎ- 型ドレイン領域２の濃
度と同程度のＮ- 型接続領域３ｂを形成する。次に、ゲ
ート酸化膜８ａを形成し、その上に多結晶層を成長させ
ゲート電極７を形成する。次に、ゲート電極７の上に絶
縁膜８ｂを形成して、ゲート電極７を絶縁する。次に、
イオン注入法、ＣＶＤ法、ドライエッチング法及び金属
蒸着法等を用いて、Ｐ型ベース領域４、Ｐ+ 型拡散層
５、Ｎ+ 型ソース領域６、ソース電極９及びドレイン電
極10を形成する。
【０００３】
【発明が解決しようとする課題】ところで、この種の縦
型電界効果トランジスタのチップを小型化する場合、チ
ップのトータルオン抵抗を増加させないためには、単位
面積当りのオン抵抗Ｒonを小さくする必要があるが、こ
れは高集積化技術の向上に伴い単位セルのサイズを縮小
することにより単位面積当りのセル数を増加させ、その
結果、単位面積当りのゲート幅を広くすることにより実
現してきた。しかし、上記構成のＭＯＳＦＥＴの場合、
小型化を進めていくに従い、ベース領域４間の接続領域
３ａ，３ｂの幅も狭くなり、オン抵抗Ｒonに対して接続
領域３ａ，３ｂでのＪＦＥＴ成分による抵抗ＲＪＦＥＴ
が支配的となってくるため、さらに小型化を進めようと
するとオン抵抗Ｒonが下がらなくなる。そこで、抵抗Ｒ
JFETを下げるために、Ｎ+ 型接続領域3aの不純物濃度を
高めることが考えられるが、Ｎ+ 型接続領域３ａの不純
物濃度を高めようとすると、図５に示すように、ゲート
電極７にオフ制御電圧を印加しドレイン電極とソース電
極間に逆電圧を印加したときのベース領域４と接続領域
３ａ，３ｂ間のＰＮ接合のＮ側に広がる空乏層の伸びが
少なくなりＮ+ 型接続領域３ａを完全に空乏化しなくな
って空乏層がフラットでなくなり、ベース領域４の底面
と側面とによるＲ形状の角部周辺に電界が集中し、この
ベース領域４の角部の曲率によりドレイン電極とソース
電極間耐圧が決定され、この空乏層がフラットのときよ
り耐圧低下する。Ｎ+ 型接続領域３ａを不純物濃度を高
めたうえで完全に空乏化するにはベース領域４間を狭く
すればよいが、反対に抵抗ＲＪＦＥＴが高くなり、結
局、オン抵抗Ｒonを下げることができない。また、この
耐圧低下はドレイン領域２の厚さを厚くすることにより
ベース領域４の角部周辺の電界集中を緩和することによ
りある程度避けることが可能であるが、ドレイン領域２
の厚さを厚くすることによりその抵抗Ｒｄが高くなり、
結局、オン抵抗Ｒonを下げることができない。本発明の
目的はドレイン電極とソース電極間耐圧を下げずにオン
抵抗Ｒonを低減した縦型電界効果トランジスタを提供す
ることにある。
型電界効果トランジスタのチップを小型化する場合、チ
ップのトータルオン抵抗を増加させないためには、単位
面積当りのオン抵抗Ｒonを小さくする必要があるが、こ
れは高集積化技術の向上に伴い単位セルのサイズを縮小
することにより単位面積当りのセル数を増加させ、その
結果、単位面積当りのゲート幅を広くすることにより実
現してきた。しかし、上記構成のＭＯＳＦＥＴの場合、
小型化を進めていくに従い、ベース領域４間の接続領域
３ａ，３ｂの幅も狭くなり、オン抵抗Ｒonに対して接続
領域３ａ，３ｂでのＪＦＥＴ成分による抵抗ＲＪＦＥＴ
が支配的となってくるため、さらに小型化を進めようと
するとオン抵抗Ｒonが下がらなくなる。そこで、抵抗Ｒ
JFETを下げるために、Ｎ+ 型接続領域3aの不純物濃度を
高めることが考えられるが、Ｎ+ 型接続領域３ａの不純
物濃度を高めようとすると、図５に示すように、ゲート
電極７にオフ制御電圧を印加しドレイン電極とソース電
極間に逆電圧を印加したときのベース領域４と接続領域
３ａ，３ｂ間のＰＮ接合のＮ側に広がる空乏層の伸びが
少なくなりＮ+ 型接続領域３ａを完全に空乏化しなくな
って空乏層がフラットでなくなり、ベース領域４の底面
と側面とによるＲ形状の角部周辺に電界が集中し、この
ベース領域４の角部の曲率によりドレイン電極とソース
電極間耐圧が決定され、この空乏層がフラットのときよ
り耐圧低下する。Ｎ+ 型接続領域３ａを不純物濃度を高
めたうえで完全に空乏化するにはベース領域４間を狭く
すればよいが、反対に抵抗ＲＪＦＥＴが高くなり、結
局、オン抵抗Ｒonを下げることができない。また、この
耐圧低下はドレイン領域２の厚さを厚くすることにより
ベース領域４の角部周辺の電界集中を緩和することによ
りある程度避けることが可能であるが、ドレイン領域２
の厚さを厚くすることによりその抵抗Ｒｄが高くなり、
結局、オン抵抗Ｒonを下げることができない。本発明の
目的はドレイン電極とソース電極間耐圧を下げずにオン
抵抗Ｒonを低減した縦型電界効果トランジスタを提供す
ることにある。
【０００４】
【課題を解決するための手段】（１）本発明に係る縦型
電界効果トランジスタは、ゲート電極にオン制御電圧を
印加してドレイン電極とソース電極間に印加した電圧に
より隣接する他導電型のベース領域に挟まれた一導電型
の接続領域を経由してベース領域のチャネルに電流を流
す縦型電界効果トランジスタにおいて、前記ベース領域
の底面および側面の周りにベース領域と同一導電型でベ
ース領域より不純物濃度範囲が低濃度の他導電型電界緩
和層を配置するとともに、前記接続領域の不純物濃度範
囲を前記電界緩和層と同一とし、ゲート電極にオフ制御
電圧を印加したとき前記ドレイン電極とソース電極間に
印加する逆電圧が１００Ｖ以内で前記接続領域を完全に
空乏化するようにしたことを特徴とする。上記手段によ
れば、ゲート電極にオフ制御電圧を印加しドレイン電極
とソース電極間に逆電圧を印加したとき、電界緩和層に
より電界緩和層の底面と側面とによるＲ形状の角部周辺
の電界集中を緩和できるとともに、電界緩和層と接続領
域間のＰＮ接合の一導電型側への空乏層の広がりをフラ
ット化できるため、ほぼドレイン領域の厚さと抵抗率で
耐圧を決定することができ、従来と同レベルの耐圧を確
保する場合はドレイン領域の厚さを薄く、または抵抗率
を小さくできるため、ドレイン領域の厚さおよび抵抗率
で決まる抵抗Ｒｄを低減することができ、したがって、
単位面積当りのオン抵抗Ｒonを低減することができる。 （２）本発明に係る縦型電界効果トランジスタは、上記
（１）項において、前記電界緩和層の不純物濃度範囲が
１×１０15atoms／ｃｍ3〜１×１０16atoms／ｃｍ3の範
囲内であることを特徴とする。 （３）本発明に係る縦型電界効果トランジスタは、上記
（１）または（２）項において、前記接続領域の不純物
濃度がエピタキシャル成長により得られた抵抗率により
決定されていることを特徴とする。 （４）本発明に係る縦型電界効果トランジスタは、上記
（１）乃至（３）項のうち１つにおいて、前記電界緩和
層および前記接続領域が低濃度一導電型ドレイン領域上
に配置され、前記接続領域がその表面層に前記ドレイン
領域の不純物濃度範囲と同一の低濃度一導電型接続領域
を有することを特徴とする。 （５）本発明に係る縦型電界効果トランジスタは、半導
体基板上に低濃度に形成した一導電型ドレイン領域と、
このドレイン領域上に中濃度に形成した一導電型接続領
域と、この接続領域上にゲート酸化膜を介して形成した
ゲート電極と、このゲート電極をマスクに前記接続領域
に複数個形成した他導電型ベース領域と、前記ゲート電
極をマスクに前記各ベース領域の底面および側面の周り
にベース領域と同一導電型でベース領域より不純物濃度
範囲が低濃度で、かつ、前記接続領域と不純物濃度範囲
を同一に形成した他導電型電界緩和層と、前記ゲート電
極をマスクに前記ベース領域に高濃度に形成した一導電
型ソース領域とを有する。 （６）本発明に係る縦型電界効果トランジスタは、上記
（５）項において、前記電界緩和層および前記接続領域
の不純物濃度範囲が１×１０15atoms／ｃｍ3〜１×１０
16atoms／ｃｍ3の範囲内である。 （７）本発明に係る縦型電界効果トランジスタは、上記
（５）または（６）項において、前記接続領域がエピタ
キシャル成長により形成されている。 （８）本発明に係る縦型電界効果トランジスタは、上記
（６）または（７）項において、前記複数の電界緩和層
のうち隣接する電界緩和層間の離間距離を、前記ドレイ
ン領域と前記ソース領域間に印加する逆電圧が１００Ｖ
以内で前記接続領域を完全に空乏化する距離としてい
る。 （９）本発明に係る縦型電界効果トランジスタは、上記
（５）乃至（８）項のうち１つにおいて、前記接続領域
が前記ゲート酸化膜下の表面層に前記ドレイン領域と不
純物濃度範囲を同一に形成した一導電型接続領域を有す
る。
電界効果トランジスタは、ゲート電極にオン制御電圧を
印加してドレイン電極とソース電極間に印加した電圧に
より隣接する他導電型のベース領域に挟まれた一導電型
の接続領域を経由してベース領域のチャネルに電流を流
す縦型電界効果トランジスタにおいて、前記ベース領域
の底面および側面の周りにベース領域と同一導電型でベ
ース領域より不純物濃度範囲が低濃度の他導電型電界緩
和層を配置するとともに、前記接続領域の不純物濃度範
囲を前記電界緩和層と同一とし、ゲート電極にオフ制御
電圧を印加したとき前記ドレイン電極とソース電極間に
印加する逆電圧が１００Ｖ以内で前記接続領域を完全に
空乏化するようにしたことを特徴とする。上記手段によ
れば、ゲート電極にオフ制御電圧を印加しドレイン電極
とソース電極間に逆電圧を印加したとき、電界緩和層に
より電界緩和層の底面と側面とによるＲ形状の角部周辺
の電界集中を緩和できるとともに、電界緩和層と接続領
域間のＰＮ接合の一導電型側への空乏層の広がりをフラ
ット化できるため、ほぼドレイン領域の厚さと抵抗率で
耐圧を決定することができ、従来と同レベルの耐圧を確
保する場合はドレイン領域の厚さを薄く、または抵抗率
を小さくできるため、ドレイン領域の厚さおよび抵抗率
で決まる抵抗Ｒｄを低減することができ、したがって、
単位面積当りのオン抵抗Ｒonを低減することができる。 （２）本発明に係る縦型電界効果トランジスタは、上記
（１）項において、前記電界緩和層の不純物濃度範囲が
１×１０15atoms／ｃｍ3〜１×１０16atoms／ｃｍ3の範
囲内であることを特徴とする。 （３）本発明に係る縦型電界効果トランジスタは、上記
（１）または（２）項において、前記接続領域の不純物
濃度がエピタキシャル成長により得られた抵抗率により
決定されていることを特徴とする。 （４）本発明に係る縦型電界効果トランジスタは、上記
（１）乃至（３）項のうち１つにおいて、前記電界緩和
層および前記接続領域が低濃度一導電型ドレイン領域上
に配置され、前記接続領域がその表面層に前記ドレイン
領域の不純物濃度範囲と同一の低濃度一導電型接続領域
を有することを特徴とする。 （５）本発明に係る縦型電界効果トランジスタは、半導
体基板上に低濃度に形成した一導電型ドレイン領域と、
このドレイン領域上に中濃度に形成した一導電型接続領
域と、この接続領域上にゲート酸化膜を介して形成した
ゲート電極と、このゲート電極をマスクに前記接続領域
に複数個形成した他導電型ベース領域と、前記ゲート電
極をマスクに前記各ベース領域の底面および側面の周り
にベース領域と同一導電型でベース領域より不純物濃度
範囲が低濃度で、かつ、前記接続領域と不純物濃度範囲
を同一に形成した他導電型電界緩和層と、前記ゲート電
極をマスクに前記ベース領域に高濃度に形成した一導電
型ソース領域とを有する。 （６）本発明に係る縦型電界効果トランジスタは、上記
（５）項において、前記電界緩和層および前記接続領域
の不純物濃度範囲が１×１０15atoms／ｃｍ3〜１×１０
16atoms／ｃｍ3の範囲内である。 （７）本発明に係る縦型電界効果トランジスタは、上記
（５）または（６）項において、前記接続領域がエピタ
キシャル成長により形成されている。 （８）本発明に係る縦型電界効果トランジスタは、上記
（６）または（７）項において、前記複数の電界緩和層
のうち隣接する電界緩和層間の離間距離を、前記ドレイ
ン領域と前記ソース領域間に印加する逆電圧が１００Ｖ
以内で前記接続領域を完全に空乏化する距離としてい
る。 （９）本発明に係る縦型電界効果トランジスタは、上記
（５）乃至（８）項のうち１つにおいて、前記接続領域
が前記ゲート酸化膜下の表面層に前記ドレイン領域と不
純物濃度範囲を同一に形成した一導電型接続領域を有す
る。
【０００５】
【発明の実施の形態】以下に、本発明に基づき１実施例
のＮチャネル型ＭＯＳＦＥＴを図１を参照して説明す
る。まず、構成を説明すると、図において、２１は高濃
度一導電型であるＮ+ 型半導体基板で、この半導体基板
２１上に低濃度一導電型であるＮ- 型ドレイン層２２を
有し、このドレイン層２２上に不純物濃度が１×１０15
atoms／ｃｍ3〜１×１０16atoms／ｃｍ3の範囲内の低濃
度他導電型である複数のＰ- 型電界緩和層３１を有して
いる。各電界緩和層３１の表面層に電界緩和層３１より
不純物濃度が高い中濃度他導電型であるＰ型ベース領域
２４を有し、各ベース領域２４の表面層にＮ+ 型ソース
領域２６と高濃度他導電型であるＰ+ 型拡散層２５とを
有している。電界緩和層３１のうち隣接する電界緩和層
３１間に深さが電界緩和層３１の深さと略同一で不純物
濃度が１×１０15atoms／ｃｍ3〜１×１０16atoms／ｃ
ｍ3の範囲内の中濃度一導電型であるＮ型接続領域２３
ａと、この表面層に形成し不純物濃度がドレイン領域２
２と同程度のＮ- 型接続領域２３ｂとを有している。ソ
ース領域２６の一部、ベース領域２４、電界緩和層３１
およびＮ- 型接続領域２３ｂ上にゲート酸化膜２８ａを
介してゲート電極２７を有し、チップ表面側に絶縁膜２
８ｂのコンタクト窓を介してＰ+ 型拡散層２５とソース
領域２６とに電気的接触するソース電極２９を有し、チ
ップ裏面側に半導体基板２１に電気的接触するドレイン
電極３０を有している。尚、隣接する電界緩和層３１間
の間隔はゲート電極２７にオフ制御電圧を印加しドレイ
ン電極３０とソース電極２９間に逆電圧を印加したとき
にＮ型接続領域２３ａが１００Ｖ以下で完全に空乏化す
るように離間している。
のＮチャネル型ＭＯＳＦＥＴを図１を参照して説明す
る。まず、構成を説明すると、図において、２１は高濃
度一導電型であるＮ+ 型半導体基板で、この半導体基板
２１上に低濃度一導電型であるＮ- 型ドレイン層２２を
有し、このドレイン層２２上に不純物濃度が１×１０15
atoms／ｃｍ3〜１×１０16atoms／ｃｍ3の範囲内の低濃
度他導電型である複数のＰ- 型電界緩和層３１を有して
いる。各電界緩和層３１の表面層に電界緩和層３１より
不純物濃度が高い中濃度他導電型であるＰ型ベース領域
２４を有し、各ベース領域２４の表面層にＮ+ 型ソース
領域２６と高濃度他導電型であるＰ+ 型拡散層２５とを
有している。電界緩和層３１のうち隣接する電界緩和層
３１間に深さが電界緩和層３１の深さと略同一で不純物
濃度が１×１０15atoms／ｃｍ3〜１×１０16atoms／ｃ
ｍ3の範囲内の中濃度一導電型であるＮ型接続領域２３
ａと、この表面層に形成し不純物濃度がドレイン領域２
２と同程度のＮ- 型接続領域２３ｂとを有している。ソ
ース領域２６の一部、ベース領域２４、電界緩和層３１
およびＮ- 型接続領域２３ｂ上にゲート酸化膜２８ａを
介してゲート電極２７を有し、チップ表面側に絶縁膜２
８ｂのコンタクト窓を介してＰ+ 型拡散層２５とソース
領域２６とに電気的接触するソース電極２９を有し、チ
ップ裏面側に半導体基板２１に電気的接触するドレイン
電極３０を有している。尚、隣接する電界緩和層３１間
の間隔はゲート電極２７にオフ制御電圧を印加しドレイ
ン電極３０とソース電極２９間に逆電圧を印加したとき
にＮ型接続領域２３ａが１００Ｖ以下で完全に空乏化す
るように離間している。
【０００６】上記構成によれば、ゲート電極２７にオフ
制御電圧を印加しドレイン電極３０とソース電極２９間
に逆電圧を印加したとき、電界緩和層３１により電界緩
和層３１の底面と側面とによるＲ形状の角部周辺の電界
集中を緩和できるとともに、電界緩和層３１と接続領域
２３ａ，２３ｂ間のＰＮ接合の空乏層のＮ側への広がり
を図３に示すようにフラット化できるため、ほぼドレイ
ン領域２２の厚さと抵抗率で耐圧を決定することがで
き、従来と同レベルの耐圧を確保する場合はドレイン領
域２２の厚さを薄く、または抵抗率を小さくできるた
め、ドレイン領域２２の厚さおよび抵抗率で決まる抵抗
Ｒｄを低減することができ、したがって、単位面積当り
のオン抵抗Ｒonを低減することができる。
制御電圧を印加しドレイン電極３０とソース電極２９間
に逆電圧を印加したとき、電界緩和層３１により電界緩
和層３１の底面と側面とによるＲ形状の角部周辺の電界
集中を緩和できるとともに、電界緩和層３１と接続領域
２３ａ，２３ｂ間のＰＮ接合の空乏層のＮ側への広がり
を図３に示すようにフラット化できるため、ほぼドレイ
ン領域２２の厚さと抵抗率で耐圧を決定することがで
き、従来と同レベルの耐圧を確保する場合はドレイン領
域２２の厚さを薄く、または抵抗率を小さくできるた
め、ドレイン領域２２の厚さおよび抵抗率で決まる抵抗
Ｒｄを低減することができ、したがって、単位面積当り
のオン抵抗Ｒonを低減することができる。
【０００７】次に製造方法を図２（ａ）〜（ｂ）と図１
を参照して説明する。先ず、第１工程はこの工程の完了
後を図２（ａ）に示すように、Ｎ+ 型半導体基板２１上
に、例えば、６００Ｖ以上の耐圧を確保できるように、
厚さおよび抵抗率を選択したＮ- 型ドレイン領域２２を
エピタキシャル成長法により形成して後、ドレイン領域
２２上に、例えば、厚さ５μｍで、不純物濃度が１×１
０15atoms／ｃｍ3〜１×１０16atoms／ｃｍ3の範囲内と
なる抵抗率を選択したＮ型接続領域２３ａをエピタキシ
ャル成長法により形成し、さらにＮ型接続領域２３ａの
極浅い表面層がドレイン領域２２の不純物濃度と同程度
となるように、イオン注入法によりイオン注入条件を選
択してＰ型不純物イオンをイオン注入して、その表面層
のＮ型不純物濃度を薄めて、Ｎ- 型接続領域２３ｂを形
成する。
を参照して説明する。先ず、第１工程はこの工程の完了
後を図２（ａ）に示すように、Ｎ+ 型半導体基板２１上
に、例えば、６００Ｖ以上の耐圧を確保できるように、
厚さおよび抵抗率を選択したＮ- 型ドレイン領域２２を
エピタキシャル成長法により形成して後、ドレイン領域
２２上に、例えば、厚さ５μｍで、不純物濃度が１×１
０15atoms／ｃｍ3〜１×１０16atoms／ｃｍ3の範囲内と
なる抵抗率を選択したＮ型接続領域２３ａをエピタキシ
ャル成長法により形成し、さらにＮ型接続領域２３ａの
極浅い表面層がドレイン領域２２の不純物濃度と同程度
となるように、イオン注入法によりイオン注入条件を選
択してＰ型不純物イオンをイオン注入して、その表面層
のＮ型不純物濃度を薄めて、Ｎ- 型接続領域２３ｂを形
成する。
【０００８】次に、第２工程はこの工程の完了後を図２
（ｂ）に示すように、第１工程完了後、Ｎ- 型接続領域
２３ｂの表面にゲート酸化膜２８ａを熱酸化により形成
し、その表面にＣＶＤ法により多結晶シリコン層を成長
させ、その多結晶シリコン層をフォトリソグラフィ法お
よびドライエッチ法により選択的に残してゲート電極２
７を形成する。この後、ゲート電極２７をマスクとし
て、拡散深さがＮ- 型ドレイン領域２２とＮ型接続領域
２３ａとの境界に略同一で、Ｐ型不純物の濃度がベース
領域２４より低く、１×１０15atoms／ｃｍ3〜１×１０
16atoms／ｃｍ3の範囲内となるＰ- 型電界緩和層３１を
イオン注入法および熱拡散法によりイオン注入条件およ
び熱拡散条件を選択して形成する。尚、隣接する電界緩
和層３１間の間隔は、ドレイン電極３０とソース電極２
９間に逆電圧印加時にＮ型接続領域２３ａが１００Ｖ以
内で完全に空乏化するように離間する。
（ｂ）に示すように、第１工程完了後、Ｎ- 型接続領域
２３ｂの表面にゲート酸化膜２８ａを熱酸化により形成
し、その表面にＣＶＤ法により多結晶シリコン層を成長
させ、その多結晶シリコン層をフォトリソグラフィ法お
よびドライエッチ法により選択的に残してゲート電極２
７を形成する。この後、ゲート電極２７をマスクとし
て、拡散深さがＮ- 型ドレイン領域２２とＮ型接続領域
２３ａとの境界に略同一で、Ｐ型不純物の濃度がベース
領域２４より低く、１×１０15atoms／ｃｍ3〜１×１０
16atoms／ｃｍ3の範囲内となるＰ- 型電界緩和層３１を
イオン注入法および熱拡散法によりイオン注入条件およ
び熱拡散条件を選択して形成する。尚、隣接する電界緩
和層３１間の間隔は、ドレイン電極３０とソース電極２
９間に逆電圧印加時にＮ型接続領域２３ａが１００Ｖ以
内で完全に空乏化するように離間する。
【０００９】以下のＰ型ベース領域２４、Ｐ+ 型ベース
領域２５、Ｎ+ 型ソース領域２６、絶縁膜２８ｂ、ソー
ス電極２９およびドレイン電極３０は、公知の方法で形
成する。
領域２５、Ｎ+ 型ソース領域２６、絶縁膜２８ｂ、ソー
ス電極２９およびドレイン電極３０は、公知の方法で形
成する。
【００１０】上記実施例において、一導電型としてＮ型
および他導電型としてＰ型で説明したが、一導電型とし
てＰ型および他導電型としてＮ型であってもよい。ま
た、Ｎ型接続領域２３ａをエピタキシャル成長法で形成
することで説明したが、Ｎ- 型ドレイン領域２２の表面
層にイオン注入法、または，拡散法で形成することもで
きる。また、Ｎ型接続領域２３ａの表面層にＮ- 型接続
領域２３ｂを形成したもので説明したが、Ｎ- 型接続領
域２３ｂを形成していなくてもよい。
および他導電型としてＰ型で説明したが、一導電型とし
てＰ型および他導電型としてＮ型であってもよい。ま
た、Ｎ型接続領域２３ａをエピタキシャル成長法で形成
することで説明したが、Ｎ- 型ドレイン領域２２の表面
層にイオン注入法、または，拡散法で形成することもで
きる。また、Ｎ型接続領域２３ａの表面層にＮ- 型接続
領域２３ｂを形成したもので説明したが、Ｎ- 型接続領
域２３ｂを形成していなくてもよい。
【００１１】
【発明の効果】本発明によれば、ベース領域の底面およ
び側面の周りにベース領域と同一導電型でベース領域よ
り低濃度の他導電型電界緩和層を設けるとともに、一導
電型接続領域の濃度を電界緩和層と略同一とし、ゲート
電極にオフ制御電圧を印加しドレイン電極とソース電極
間に逆電圧を印加したとき１００Ｖ以内で接続領域が完
全に空乏化するように隣接する低濃度他導電型ベース領
域間の間隔を離間するようにしたので、耐圧を下げずに
単位面積当りのオン抵抗Ｒonを低減することができ、従
来よりさらにチップ小型化を可能とする。
び側面の周りにベース領域と同一導電型でベース領域よ
り低濃度の他導電型電界緩和層を設けるとともに、一導
電型接続領域の濃度を電界緩和層と略同一とし、ゲート
電極にオフ制御電圧を印加しドレイン電極とソース電極
間に逆電圧を印加したとき１００Ｖ以内で接続領域が完
全に空乏化するように隣接する低濃度他導電型ベース領
域間の間隔を離間するようにしたので、耐圧を下げずに
単位面積当りのオン抵抗Ｒonを低減することができ、従
来よりさらにチップ小型化を可能とする。
【図１】 本発明の１実施例である縦型パワーＭＯＳＦ
ＥＴの要部断面図。
ＥＴの要部断面図。
【図２】 図１の縦型パワーＭＯＳＦＥＴの製造工程を
示す要部断面図。
示す要部断面図。
【図３】 図１の縦型パワーＭＯＳＦＥＴでの空乏層の
形成状況を示す模式断面図。
形成状況を示す模式断面図。
【図４】 従来の縦型パワーＭＯＳＦＥＴの要部断面
図。
図。
【図５】 図５の縦型パワーＭＯＳＦＥＴでの空乏層の
形成状況を示す模式断面図。
形成状況を示す模式断面図。
２１ 半導体基板
２２ Ｎ- 型ドレイン領域
２３ａ Ｎ型接続領域
２３ｂ Ｎ- 型接続領域
２４ Ｐ型ベース領域
２５ Ｐ+ 型拡散層
２６ Ｎ+ 型ソース領域
２７ ゲート電極
２８ａ ゲート酸化膜
２８ｂ 絶縁膜
２９ ソース電極
３０ ドレイン電極
３１ Ｐ- 型電界緩和層
Claims (9)
- 【請求項１】ゲート電極にオン制御電圧を印加してドレ
イン電極とソース電極間に印加した電圧により隣接する
他導電型のベース領域に挟まれた一導電型の接続領域を
経由してベース領域のチャネルに電流を流す縦型電界効
果トランジスタにおいて、 前記ベース領域の底面および側面の周りにベース領域と
同一導電型でベース領域より不純物濃度範囲が低濃度の
他導電型電界緩和層を配置するとともに、前記接続領域
の不純物濃度範囲を前記電界緩和層と同一とし、ゲート
電極にオフ制御電圧を印加したとき前記ドレイン電極と
ソース電極間に印加する逆電圧が１００Ｖ以内で前記接
続領域を完全に空乏化するようにしたことを特徴とする
縦型電界効果トランジスタ。 - 【請求項２】前記電界緩和層の不純物濃度範囲が１×１
０15atoms／ｃｍ3〜１×１０16atoms／ｃｍ3の範囲内で
あることを特徴とする請求項１記載の縦型電界効果トラ
ンジスタ。 - 【請求項３】前記接続領域の不純物濃度がエピタキシャ
ル成長により得られた抵抗率により決定されていること
を特徴とする請求項１または請求項２記載の縦型電界効
果トランジスタ。 - 【請求項４】前記電界緩和層および前記接続領域が低濃
度一導電型ドレイン領域上に配置され、前記接続領域が
その表面層に前記ドレイン領域の不純物濃度範囲と同一
の低濃度一導電型接続領域を有することを特徴とする請
求項１乃至請求項３のうち１つに記載の縦型電界効果ト
ランジスタ。 - 【請求項５】半導体基板上に低濃度に形成した一導電型
ドレイン領域と、このドレイン領域上に中濃度に形成し
た一導電型接続領域と、この接続領域上にゲート酸化膜
を介して形成したゲート電極と、このゲート電極をマス
クに前記接続領域に複数個形成した他導電型ベース領域
と、前記ゲート電極をマスクに前記各ベース領域の底面
および側面の周りにベース領域と同一導電型でベース領
域より不純物濃度範囲が低濃度で、かつ、前記接続領域
と不純物濃度範囲を同一に形成した他導電型電界緩和層
と、前記ゲート電極をマスクに前記ベース領域に高濃度
に形成した一導電型ソース領域とを有する縦型電界効果
トランジスタ。 - 【請求項６】前記電界緩和層および前記接続領域の不純
物濃度範囲が１×１０15atoms／ｃｍ3〜１×１０16atom
s／ｃｍ3の範囲内である請求項５記載の縦型電界効果ト
ランジスタ。 - 【請求項７】前記接続領域がエピタキシャル成長により
形成された請求項５または請求項６記載の縦型電界効果
トランジスタ。 - 【請求項８】前記複数の電界緩和層のうち隣接する電界
緩和層間の離間距離を、オフ制御のとき、前記ドレイン
領域と前記ソース領域間に印加する逆電圧が１００Ｖ以
内で前記接続領域を完全に空乏化する距離とした請求項
６または請求項７記載の縦型電界効果トランジスタ。 - 【請求項９】前記接続領域が前記ゲート酸化膜下の表面
層に前記ドレイン領域と不純物濃度範囲を同一に形成し
た一導電型接続領域を有する請求項５乃至請求項８のう
ち１つに記載の縦型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30477499A JP3484690B2 (ja) | 1999-10-27 | 1999-10-27 | 縦型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30477499A JP3484690B2 (ja) | 1999-10-27 | 1999-10-27 | 縦型電界効果トランジスタ |
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| Publication Number | Publication Date |
|---|---|
| JP2001127285A JP2001127285A (ja) | 2001-05-11 |
| JP3484690B2 true JP3484690B2 (ja) | 2004-01-06 |
Family
ID=17937073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30477499A Expired - Fee Related JP3484690B2 (ja) | 1999-10-27 | 1999-10-27 | 縦型電界効果トランジスタ |
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| Country | Link |
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| JP (1) | JP3484690B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7923771B2 (en) | 2006-12-07 | 2011-04-12 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device and method for manufacturing the same |
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| JP2006294990A (ja) * | 2005-04-13 | 2006-10-26 | Rohm Co Ltd | 半導体デバイス |
| JP4727426B2 (ja) * | 2006-01-10 | 2011-07-20 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP5194380B2 (ja) * | 2006-04-28 | 2013-05-08 | 日産自動車株式会社 | 半導体装置 |
| JP2011003919A (ja) * | 2010-08-23 | 2011-01-06 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JP5002693B2 (ja) | 2010-09-06 | 2012-08-15 | 株式会社東芝 | 半導体装置 |
| US8563988B2 (en) * | 2010-10-29 | 2013-10-22 | Panasonic Corporation | Semiconductor element and manufacturing method therefor |
| JP2012099601A (ja) * | 2010-11-01 | 2012-05-24 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JP2014508409A (ja) * | 2011-02-12 | 2014-04-03 | フリースケール セミコンダクター インコーポレイテッド | 半導体素子及び関連する形成方法 |
| JP7404710B2 (ja) * | 2019-08-22 | 2023-12-26 | 富士電機株式会社 | 窒化物半導体装置及び窒化物半導体装置の製造方法 |
| EP4310919A1 (en) * | 2022-07-22 | 2024-01-24 | Nexperia B.V. | A vertical oriented semiconductor device comprising well regions having a lateral doping gradient and corresponding manufacturing method |
| EP4310920A1 (en) * | 2022-07-22 | 2024-01-24 | Nexperia B.V. | A vertical oriented semiconductor device comprising well regions having two lateral doping gradients at different depths and a corresponding manufacturing method |
| CN115332318B (zh) * | 2022-10-13 | 2023-05-12 | 杭州士兰集成电路有限公司 | 一种碳化硅vdmos器件及其制备方法 |
-
1999
- 1999-10-27 JP JP30477499A patent/JP3484690B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| US7923771B2 (en) | 2006-12-07 | 2011-04-12 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device and method for manufacturing the same |
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