JP4088063B2 - パワーｍｏｓｆｅｔ装置 - Google Patents

パワーｍｏｓｆｅｔ装置 Download PDF

Info

Publication number
JP4088063B2
JP4088063B2 JP2001349152A JP2001349152A JP4088063B2 JP 4088063 B2 JP4088063 B2 JP 4088063B2 JP 2001349152 A JP2001349152 A JP 2001349152A JP 2001349152 A JP2001349152 A JP 2001349152A JP 4088063 B2 JP4088063 B2 JP 4088063B2
Authority
JP
Japan
Prior art keywords
layer
ldd
conductivity type
resistance
power mosfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001349152A
Other languages
English (en)
Other versions
JP2003152180A (ja
Inventor
雄介 川口
紀夫 安原
昇太郎 小野
信一 帆玉
明夫 中川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001349152A priority Critical patent/JP4088063B2/ja
Priority to US10/055,947 priority patent/US6720618B2/en
Priority to EP02001174A priority patent/EP1313147A3/en
Publication of JP2003152180A publication Critical patent/JP2003152180A/ja
Priority to US10/790,137 priority patent/US7061048B2/en
Application granted granted Critical
Publication of JP4088063B2 publication Critical patent/JP4088063B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【０００１】
【発明の属する技術分野】
この発明は、パワー半導体装置、特にパワーＭＯＳＦＥＴ装置に関する。
【０００２】
【従来の技術】
近年、パワーＭＯＳＦＥＴ装置は、大電流、高耐圧のスイッチング電源市場に加え、ノート型ＰＣを始めとする移動体通信機器などの省エネルギー用スイッチング市場での使用が急増しているが、パワーマネジメント回路や、リチウムイオン電池の安全回路に使用されるため、電池電圧で直接に駆動できる低電圧駆動化、低オン抵抗化、及びスイッチング損失低減の為、ゲートドレイン間容量の低減が求められている。このため、縦形の素子に加え、従来おもにＩＣに用いられてきた横型素子構造をディスクリート素子に応用することが検討されている。この構造では半導体製造プロセスが微細化されるに伴って、パワーＭＯＳＦＥＴ装置のオン抵抗とゲートドレイン間容量とを低減することができる。
【０００３】
図７９に従来の縦型のパワーＭＯＳＦＥＴ装置の断面構造の一例を示す。この縦形のパワーＭＯＳＦＥＴ装置では、ｎ＋基板１０１上にｎ−エピタキシャル層１０２が形成され、このエピタキシャル層１０２の表面領域には１対のｐベース層１０３a、１０３ｂが所定距離を置いて形成される。このｐベース層１０３a、１０３ｂ内の、エピタキシャル層１０２との境界からチャネル長に相当する所定距離離れた表面領域にはｎ＋ソース層１０４a、１０４ｂが電源接続用のｐ＋層１０５a、１０５ｂと隣接するように形成され、この１対のソース層１０４a、１０４ｂの間には、ベース層１０３a、１０３ｂの表面とエピタキシャル層１０２のすべての表面を覆うようにゲート電極１０６がゲート絶縁膜１０７を介して形成される。ｐ＋層１０５a、１０５ｂの表面には、ソース層１０４a、１０４ｂの表面に一部がかかるようにしてソース電極１０８a、１０８ｂが形成される。ｎ＋基板１０１の下面にはドレイン電極１０９が形成される。
【０００４】
また図８０は、ゲート・ドレイン間の容量を減少させるために横型素子構造をディスクリート素子に適用した従来の横形のパワーＭＯＳＦＥＴ装置の構成の一例を示す断面図である。図８０において、ｎ＋基板２０１上にｎ−エピタキシャル層２０２が形成され、このエピタキシャル層２０２の表面領域には１対のｐベース層２０３ａ、２０３ｂが所定距離を置いて形成される。このｐベース層２０３ａ、２０３ｂ内の、エピタキシャル層２０２との境界からチャネル長に相当する所定距離離れた表面領域には夫々ｎ＋ソース層２０４ａ、２０４ｂが電源接続用のｐ＋層２０５a、２０５ｂに隣接した状態で形成される。前記１対のｐベース層２０３ａ、２０３ｂ間のエピタキシャル層２０２の表面には、中央部にｎ＋基板２０１まで達するｎ＋の深いシンカー層２０６を挟んでｎ型のＬＤＤ層２０７ａ、２０７ｂが形成される。この１対のソース層２０４a、２０４ｂとＬＤＤ層との間には、ベース層２０３a、２０３ｂの表面とエピタキシャル層２０２の表面とを覆うように夫々ゲート電極２０８a、２０８ｂがゲート絶縁膜２０９a、２０９ｂを介して形成される。ｐ＋層２０５a、２０５ｂの表面には、ソース層２０４a、２０４ｂの表面に一部がかかるようにしてソース電極２１０a、２１０ｂが形成される。ｎ＋基板２０１の下面にはドレイン電極２１１が形成される。
【０００５】
【発明が解決しようとする課題】
図７９に示した従来の縦型のパワーＭＯＳＦＥＴ装置はゲート絶縁膜１０７を挟んだｎ−エピタキシャル層１０２とゲート電極１０６との対向面積が大きいので、ゲート・ドレイン間の容量が大きく、スイッチング速度が遅くなるという問題がある。
【０００６】
また、図８０に示した従来の横型のパワーＭＯＳＦＥＴ装置は、中央に形成されたシンカー層２０６が拡散によって形成されるために、その表面上の幅がｎ＋基板２０１までの距離と同程度に広がるため、素子のピッチ、即ち図８０のゲート電極２０８ａ、２０８ｂ間の距離を小さくするには限界がある。このため、単位面積当たりのオン抵抗を小さくするにも限界があった。
【０００７】
そこで、この発明は、ゲート・ドレイン間の容量を小さくでき、オン抵抗も小さくでき、素子配列の高密度化も可能なパワーＭＯＳＦＥＴ装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明の一形態のパワーMOSFET装置は、
第１導電型の低抵抗基板と、
この低抵抗基板上に形成された第１導電型の高抵抗エピタキシャル層と、
この高抵抗エピタキシャル層の表面領域に形成された第２導電型のベース層と、
このベース層の表面領域に形成された第１導電型のソース層と、
前記ソース層及びベース層の表面に接するように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ベース層を介して前記ソース層と対向する前記高抵抗エピタキシャル層表面に形成されこの高抵抗エピタキシャル層より高い濃度を有し、かつ前記ベース層より深い位置に形成された底部を有する第１導電型のＬＤＤ層と、
を具備し、
前記ゲート絶縁膜は前記ベース層とＬＤＤ層との間で前記高抵抗エピタキシャル層に接し、且つ前記ＬＤＤ層と前記低抵抗基板は前記高抵抗エピタキシャル層を介して接続されることを特徴とする。
【０００９】
この構成によりゲート電極とエピタキシャル層との対向面積が小さくできるので、ゲート・ドレイン間容量を減少でき、素子ピッチが小さくできるので高密度化が可能になるとともにオン抵抗も小さくでき、高速スイッチング、高密度のパワーＭＯＳＦＥＴ装置を提供することが出来る。
【００１０】
【発明の実施の形態】
以下、この発明の種々の実施の形態について図面を参照して説明する。
【００１１】
第１の実施形態
図１はこの発明を縦型素子に適用した一実施形態のパワーＭＯＳＦＥＴ装置の断面構造を示す。図１において、低抵抗のｎ＋型の半導体基板１１の上には高抵抗のｎ−型のエピタキシャル層１２が形成され、このエピタキシャル層１２の表面領域には互いに所定距離を置いて一対のｐ型のベース層１３ａ、１３ｂが形成される。
【００１２】
このｐベース層１３a、１３ｂ内の、エピタキシャル層１２との境界からチャネル長に相当する所定距離離れた表面領域にはｎ＋ソース層１４a、１４ｂがｐ＋層１５a、１５ｂと隣接するように形成される。ベース層１３a、１３ｂの表面とチャネル領域に相当するエピタキシャル層１２の表面とを覆うようにゲート電極１６a、１６ｂがゲート絶縁膜１７a、１７ｂを介して形成される。
【００１３】
ゲート電極１６a、１６ｂに挟まれたエピタキシャル層１２の表面にはｎ型のＬＤＤ層１８が形成される。ｐ＋層１５a、１５ｂの表面には、ソース層１４a、１４ｂの表面に一部がかかるようにしてソース電極１９a、１９ｂが形成される。ｎ＋基板１１の下面にはドレイン電極２０が形成される。
【００１４】
このようにして、１対の縦型のＭＯＳＦＥＴ素子２１Ａ、２１Ｂが形成される。実際には、所望の電流容量を得るために、図示したものと同じ構成のＭＯＳＦＥＴ素子が紙面に垂直な方向にエピタキシャル層１２の表面上に多数並列に設けられており、図示しない接続部によりこれらのＭＯＳＦＥＴ素子がすべて並列接続されることにより、大容量のパワーＭＯＳＦＥＴ装置が形成される。
【００１５】
このように構成することにより、ゲート電極１６a、１６ｂとエピタキシャル層１２との対向面積が図７９に示した従来の縦型素子の構成と比べると極めて小さくなるので、ゲート・ドレイン間容量が減少し、例えば３０ボルト用とした場合、このゲート・ドレイン間容量に蓄えられる電荷の量は図７９の従来構成では１ｎＣであったものが図１の実施態様をこの従来例と同じ仕様で構成したところ０．３８ｎＣに減少したことが確認された。
【００１６】
また、この図１に示した実施の形態ではＬＤＤ層１８は拡散により形成することができるが、このＬＤＤ層１８がエピタキシャル層１２の表面に薄く形成されるので、ｎ型ドーパントのイオン打ち込み後の拡散時間も短くて済み、水平方向の広がりはほとんどないので、素子２１Ａ，２１Ｂ間の寸法はほとんど変化しない。このため、素子寸法を設計どおりに形成することが容易になり、素子ピッチも短くできる。また、ＬＤＤ層１８はゲート電極１６a、１６ｂの形成後にこれらのゲート電極１６a、１６ｂをマスクとして用いて自己整合的にイオン打ち込みにより形成されるので、ゲート電極１６a、１６ｂに対するオフセット層１８のオーバーラップ量を正確に制御でき、マスクずれなどを考慮して設計段階で用意する水平方向の寸法の余裕を最小にできる。
【００１７】
たとえば図１の一方のＭＯＳＦＥＴ素子２１Ａにおいて、ゲートオフ時には、ゲート電極にゼロボルト、ソース電極１９aにゼロボルト、ドレイン電極２０に＋３０ボルトが印加される。この状態ではｐ型ベース層１３aとｎ−エピタキシャル層１２との間のｐｎ接合に３０ボルトの逆バイアス電圧が印加されるので、空乏層が高抵抗のｎ−のエピタキシャル層１２中に大きく広がり、ソース電極１９a、ドレイン電極２０間には充分な耐圧性能が得られる。
【００１８】
一方、ゲートオン時には、図示しない負荷との間で３０ボルトが分圧されてドレイン電極２０とソース電極１９a間には例えば５ボルトの順方向の電圧が印加される。この状態でゲート電極１６aに所定の正の制御電圧が印加されると、ゲート電極１６aの直下のｎ＋ソース層１４aとｎ−エピタキシャル層１２との間のｐベース層１３aに形成されるチャネル領域には反転層が形成される。従って、ソース層１４aから注入されたキャリアである電子はこの反転層を通ってｎ−エピタキシャル層１２中に流入する。
【００１９】
ここで、このチャネル領域に近接するエピタキシャル層１２の表面にはエピタキシャル層１２より低抵抗のｎ型のＬＤＤ層１８が形成されているので、反転層から流出したキャリアの殆どはＬＤＤ層１８に流入する。また、この空乏層は高抵抗のエピタキシャル層１２側に大部分発生し、低抵抗のＬＤＤ層１８には発生しないので、エピタキシャル層１２の表面領域を覆っているＬＤＤ層１８に沿った横方向にはあまり伸びることは無い。従ってキャリア通路はＬＤＤ層１８を通過し、その下面から縦方向、即ち基板１１方向に形成されることになる。即ち、ＬＤＤ層１８からドレイン電極２０に向かって正方向の電界が形成され、キャリアである電子はこの電界によってドレイン電極２０に向けて引き付けられる。即ち、キャリアはＬＤＤ層１８からエピタキシャル層１２を流れてＮ＋の基板１１を介してドレイン電極２０に至り、結果として、電流がドレイン電極２０からソース電極１９aに向けて流れることになる。
【００２０】
他方のパワーＭＯＳＦＥＴ素子２１Ｂにおいても同様の動作が行われ、キャリアがソース層１４ｂからゲート電極１６ｂ直下のチャネル領域を通ってＬＤＤ層１８に流れ、ここからドレイン電極２０に向けて流れる。
【００２１】
実際には、この図１に示した一対のパワーＭＯＳＦＥＴ素子２１Ａ，２１Ｂと同様の構成の複数対のパワーＭＯＳＦＥＴ素子が並列に低抵抗基板１１上に形成されており、すべてのパワーＭＯＳＦＥＴ素子が並列に接続されて所望の電流容量を有するパワーＭＯＳＦＥＴ装置が形成される。
【００２２】
図１の実施形態では、例えばパワーＭＯＳＦＥＴ素子２１Ａのソース、ドレイン間容量は、ゲート電極１６ａの面積、およびゲート絶縁膜１７ａを介してゲート電極１６aと対向するドレイン側の半導体層であるエピタキシャル層１２の実質的な対向面積とで決定される。ここで、このゲート電極１６aの面積は図７９に示した従来の縦形素子と比べて大きく減少されており、図１の実施形態のパワーＭＯＳＦＥＴ素子のゲート、ドレイン間容量は非常に小さく、スイッチング速度が大きいパワーＭＯＳＦＥＴ装置を提供できる。
【００２３】
図１の実施形態において、ＬＤＤ層１８はエピタキシャル層１２の表面領域に薄く形成されているが、更にオン抵抗を減少するために、図２の実施形態に示すようにエピタキシャル層１２より低抵抗のＬＤＤ層１８Ａをエピタキシャル層１２中に深く形成し、その先端が例えばベース層１３aより深い位置に達するように形成しても良い。
【００２４】
これによりＬＤＤ層１８Ａ内のキャリアの流れを良くしてオン抵抗を低減できる。なお、図２の実施形態において図１と同一の部分は同一の参照符号を付してその説明を省略する。
【００２５】
図３には、図２のＬＤＤ層１８Ａの代わりに、図１のＬＤＤ層１８の下にベース層１３a、１３ｂの間に跨ってこれらのベース層１３a、１３ｂとほぼ同じ深さにｎ型の低抵抗中間層１８Ｂを形成した実施形態を示す。この中間層１８Ｂのドーパント濃度はＬＤＤ層１８よりは低いがエピタキシャル層１２よりは高く設定される。このため、ゲート電極１６ａ直下のｐｎ接合部の空乏層の広がりは図１、図２の例に比べて更に小さくなり、キャリアが低抵抗中間層１８Ｂを介してＬＤＤ層１８に流入し易くなり、更にオン抵抗の軽減効果が期待できる。
【００２６】
図４の実施形態は図２の実施形態の変形例であり、薄いオフセット層１８の下に厚いｎ型の導流層１８Ｃを形成したものである。この導流層１８Ｃのドーパント濃度はＬＤＤ層１８と同程度でも良く、あるいは若干低く設定してもよい。この場合も図２の実施形態と同様にオン抵抗の減少が期待できる。
【００２７】
以上の図１乃至図４の実施形態ではいずれもエピタキシャル層１２をベース層１３ａに接するように形成してその間のｐｎ接合のエピタキシャル層１２側に空乏層を形成させ、ソース、ドレイン間の耐圧能力の向上を図っている。しかし、パワーＭＯＳＦＥＴ装置を低電圧用に形成する場合はこのｎ−エピタキシャル層による大きな空乏層を必要としない。
【００２８】
図５の実施形態は低電圧用の素子の一例を示し、図１の実施形態に対してエピタキシャル層１２を薄く形成して、ベース層１３a、１３ｂの底面がこのエピタキシャル層１２と低抵抗基板１１との境界面まで到達するように形成した例を示す。残りの構成は図１の実施形態と同じであり、詳細な説明は省略する。
【００２９】
図５の実施形態において、オフ時にはドレイン電極２０とソース電極１９ａとの間には例えば電源からの２０ボルトの逆バイアス電圧がそのまま印加される。この電圧はｐ型のベース層１３ａとｎ型の基板１１およびエピタキシャル層１２との間に印加される。ここで、基板１１はエピタキシャル層１２より低抵抗であるから、空乏層は主としてエピタキシャル層１２側に大きく形成される。パワーＭＯＳＦＥＴ素子のソース、ドレイン間のブレークダウンは通常はゲート電極の下方に沿った素子表面で生じるが、エピタキシャル層１２のゲート電極１６ａ直下の部分にも大きく空乏層が広がるために、このような薄いエピタキシャル層１２を用いる場合でも極端に耐圧性能が低下することはない。
【００３０】
このように、図５の例では耐圧性能が図１乃至図４の例よりも低くなり、例えば図１乃至図４の例では３０ボルト耐圧であるのに対し、２０ボルト耐圧となるが、一方、高抵抗のエピタキシャル層が薄くなる分だけオン抵抗は更に低減されることになる。
【００３１】
以下、図１に示した構成のパワーＭＯＳＦＥＴ素子２１Ａを例に取って、製造プロセスを図６乃至図９を参照して説明する。図１の他のパワーＭＯＳＦＥＴ素子２１Ｂは素子２１Ａと同時に形成されるが、説明を簡単にするために素子２１Ａのみについて説明する。
【００３２】
図６（a)において、ｎ＋シリコン基板１１上にエピタキシャル層１２がエピタキシャル成長で形成される。
【００３３】
次いで、図６（ｂ）に示すように、エピタキシャル層１２上全面をレジスト膜で覆った後で露光マスクを用いて露光し、現像してレジストパターン２３を形成し、エピタキシャル層１２表面のベース層１３aの形成領域を露出させる。この状態で、図６（ｂ）に示したように、レジストパターン２３をマスクに用いて破線で示したように所定の深さに所定のドーズ量でｐ型ドーパントイオンを打ち込む。
【００３４】
次いで、図６（ｃ）に示したように、打ち込まれたイオンを加熱、拡散してｐ型ベース層１３aを形成し、レジストパターン２３を除去した後にエピタキシャル層１２の全面にゲート酸化膜１７aを形成する。
【００３５】
このゲート酸化膜１７a上にはさらにゲート電極用のポリシリコン膜を全面に形成し、レジスト膜形成後に露光マスクによるレジストパターニングを行い、図６（ｄ）に示すようにゲート電極１６aの上にのみレジストパターンを残し、選択エッチングによりゲート電極１６a、ゲート絶縁膜１７aのパターンを形成する。これらのゲート電極１６a、ゲート絶縁膜１７aを形成する位置は、ベース層１３aとエピタキシャル層１２との境界部がゲート下に来るような位置である。
【００３６】
次いで、図７（a)に示すように、ソース層１４aの形成領域に開口を有するレジストパターン２４を形成し、破線で示す位置にｎ＋イオンの注入を行う。
【００３７】
その後、図７（ｂ）に示すように、レジストパターン２４を除去して他のレジストパターン２５を形成し、ＬＤＤ層１８の形成予定領域にゲート電極１６aをマスクとして用いて自己整合的に破線で示した位置にｎ−イオンの注入を行う。更に、図７（ｃ）に示すように、レジストパターン２５を除去後にｐ＋層１５a形成予定領域に開口を持つレジストパターン２６を形成し、破線で示した位置にｐ＋イオンの注入を行う。
【００３８】
この場合のＬＤＤ層１８用のｎ−イオンの注入のドーズ量はパワーＭＯＳＥＴ素子２１Ａが耐圧３０ボルト系の素子である場合には、後で図１０を参照して詳細に説明するが、６×１０１１/cm2以下にする必要がある。
【００３９】
一方、図１１はＬＤＤ層１８のドーズ量とゲート・ドレイン間に蓄えられる電荷量との関係を示すグラフＱ、およびドーズ量とオン抵抗の値の関係を示すグラフＲとを示している。このグラフＲからドーズ量が２．８×１０１１/cm2以上ではオン抵抗が徐々に低下する傾向が分かるが、グラフＱからドーズ量が２．８×１０１１/cm2で最も電荷量が少なく、それ以上では増加する傾向を示すので、両者の積の値はドーズ量が２．８×１０１１/cm2で最小となり、ドーズ量が２．８×１０１１/cm2程度に設定することにより、電荷量、オン抵抗ともに良好なパワーＭＯＳＦＥＴ素子を提供できることが分かる。
【００４０】
更に、図１２にＬＤＤ層１８の長さ、即ち、図１の実施の形態では２つのゲート電極１６a、１６ｂの中間点から一方のゲート電極１６aまでの距離Ｌとオン抵抗との関係を示すグラフＲ（Ｌ）、及び距離Ｌと耐圧との関係を示すグラフＶとを示す。
【００４１】
耐圧グラフＶを見ると、ＬＤＤ層１８の長さＬが０．８μｍでは耐圧が３０ボルトよりやや高い値を示すのでこの０．８μｍ以下が望ましいと言えるが、オン抵抗のグラフＲ（Ｌ）を見ると長さＬが０．７μｍ以下では急激にオン抵抗が増加する傾向を示すので、この値以下では不適である。従って、Ｌの値としては０．７μｍから０．８μｍの間が適当であり、耐圧を第一に考えると０．７μｍ近辺の方が望ましいことが分かる。
【００４２】
図７（ｃ）の工程の後、図８（a）に示すように、所定温度でのアニールを行い、注入された各イオンの拡散を行って、ソース層１４a、ｐ＋層１５a、ＬＤＤ層１８を形成する。
【００４３】
次いで、図８（ｂ）に示すように、ＣＶＤ法により所定厚さの層間絶縁膜２７を全面に堆積し、図８（ｃ）に示すように、ソース電極１９aの形成予定領域に開口を有するレジストパターン２８を形成する。その後、このレジストパターン２８をマスクとして層間絶縁膜２７を選択的にエッチングする。
【００４４】
次いで、図９（a）に示すように、ソース電極１９aをソース層１４a、ｐ＋層１5aから層間絶縁膜２７上に導出されるように形成する。
【００４５】
最後に、図９（ｂ）に示すように、ｎ＋基板１１の下面全面にドレイン電極２０を形成して、図１に示したパワーＭＯＳＦＥＴ装置２１Ａが完成される。
【００４６】
図２乃至図５の実施形態の構成も図１の製造プロセスと同様にして製造することができる。
【００４７】
図２の実施形態では、厚いＬＤＤ層１８Ａを形成するために、例えばｎ−イオンの注入時に図１のＬＤＤ層１８の場合より深い位置にイオン打ち込みを行うことにより、アニール時の加熱時間をあまり長くせずに深い位置までＬＤＤ層１８Ａを形成することができる。
【００４８】
図３の実施形態の場合には、エピタキシャル層１２を形成した後でその表面にｎ型層１８Ｂを形成し、その後、図６乃至図９のプロセスを実行することにより容易に形成できる。
【００４９】
図４の実施形態では、例えば深い導流層１８ｃ用のイオン注入の後で浅いＬＤ層１８のイオン注入を行い、その後、加熱アニールにより深い導流層１８Ｃと浅いＬＤＤ層１８の形成を行う。
【００５０】
図５の実施形態では、ｎ＋基板１１の上に薄くエピタキシャル層１２を形成し、その後は図１と同様の製造プロセスを実行することで容易に製造できる。
【００５１】
第２の実施形態
図１３は図１の実施の態様において、ゲート電極１６a、１６ｂ下のベース層１３aの表面のチャネル領域とＬＤＤ層１８との間に残っているエピタキシャル層１２の表面部分を、ｐベース層１３a、１３ｂの先端から延び出たｐ−の伸出層３１a、３１ｂによってほぼ覆うように構成したものである。
【００５２】
この伸出層３１a、３１ｂはベース層１３a、１３ｂのＬＤＤ層１８に面する側面からＬＤＤ層１８に向かって延び出して形成され、その下端はベース層１３a、１３ｂより浅い位置に形成される。その他の構成は図１の場合と同じであり、同一参照符号を付して説明は省略する。
【００５３】
このｐ−の伸出層３１a、３１ｂを設けることにより、実質的にゲート電極１６a、１６ｂとｎ−エピタキシャル層１２との対向面積が減少するので、ゲート・ドレイン間容量を更に減少させることができる。また、オフ時に形成される空乏層はゲート電極１６ａの直下では減少するが、伸出層３１ａとエピタキシャル層１２との間のｐｎ接合部からエピタキシャル層１２中に広がるから、実質的にソース電極１９ａとドレイン電極２０間のゲート電極１６ａ下における沿面距離が広がることになり、この構成による耐圧性能の低下はない。
【００５４】
図１４乃至図図２２は図１３に示した実施の形態を変形したいろいろな実施形態を示す。いずれも実施形態でも図１３と同じ部分は同一参照符号を付してその説明は省略する。
【００５５】
図１４の実施形態では、ｐ−伸出層３２a、３２ｂによりゲート電極１６aの直下のみでなく、ベース層１３a、１３ｂの下面を完全に覆っている。これにより、さらに、ゲート、ドレイン間容量の減少ができる。
【００５６】
図１５の実施形態では、図１３に示した伸出層３１a、３１ｂをさらに深く伸ばしてベース層１３a、１３ｂとほぼ同じ深さまで伸ばし、かつ水平方向の先端はＬＤＤ層１８の側部にオーバーラップするように形成した伸出層３３a、３３ｂを用いる。これにより、ゲート電極１６a、１６ｂ下のエピタキシャル層１２の表面領域は完全に伸出層３３a、３３ｂによって覆われるので、ゲート・ドレイン間の容量を更に減少させることができる。
【００５７】
図１６の実施形態では、図１５に示した伸出層３４a、３４ｂの下端を図１５の実施形態の場合より若干浅くして形成した例である。この場合は、図１５の実施形態よりも多少は大きくなるが、図１３の実施形態に対しては更にゲート・ドレイン間容量を減少させたものとなる。
【００５８】
図１７の実施形態では、図１３に示した伸出層３１a、３１ｂの底部先端をベース層１３a、１３ｂと同じ深さまで到達するように伸ばした伸出層３５a、３５ｂとした例である。図２４の製造プロセスで作成すると、図１７，１８のような構造となる。
【００５９】
図１８の実施形態では、延出層３６a、３６ｂがベース層１３a、１３ｂの底面を完全に覆っている上に、その水平方向の先端がＬＤＤ層１８の側部にオーバーラップするように形成してある。
【００６０】
図１９乃至図２２はいずれも図５に示した実施形態と同様にｎ＋基板１１上に形成されるｎ−エピタキシャル層１２を薄く形成し、ｐベース層１３a、１３ｂの底部がこのエピタキシャル層１２に到達するように形成した基本構造を有する、低電圧対応のパワーＭＯＳＦＥＴ素子の実施形態の種々の変形例を示す。
【００６１】
図１９の実施形態では、図１６の実施形態に用いた延出層３４a、３４ｂを用いており、図２０の実施形態では図１５の実施形態に用いた延出層３３a、３３ｂを用いており、図２１の実施形態では図１３の実施形態に用いた延出層３１a、３１ｂを用いており、図２２の実施形態では図１７の実施形態に用いた延出層３５a、３５ｂを用いている。これら図１９乃至２２の実施形態の効果については、夫々の対応する図１６，２０，１５の実施形態、図１３の実施形態、図１７の実施形態より耐圧は小さくなるものの、オン抵抗の低減に加え、これらの実施形態について説明したと同様のゲート、ドレイン間容量の低減効果を有することは明らかである。
【００６２】
以下、図２３乃至図２７を参照して図１８に示した実施形態のパワーＭＯＳＦＥＴ素子２１Ｃの製造プロセスを説明する。図１８の他方のパワーＭＯＳＦＥＴ素子２１Ｄは素子２１Ｃと同時に形成されるが、説明を簡単にするために素子２１Ｃのみについて説明する。
【００６３】
図２３（a)において、ｎ＋シリコン基板１１上にエピタキシャル層１２がエピタキシャル成長で形成される。
【００６４】
次いで、図２３（ｂ）に示すように、エピタキシャル層１２上全面をレジスト膜で覆った後で露光マスクを用いてレジストパターン４１を形成し、エピタキシャル層１２表面のベース層１３aの形成領域を露出させる。この状態でレジストパターン４１をマスクに用いてｐ型ドーパントイオンを打ち込み、破線で図示したようにｐ型のイオン注入部を形成する。
【００６５】
次いで、図２３（ｃ）に示したように、打ち込まれたイオンを加熱、拡散してｐ−型延出層３６aを形成し、レジストパターン４１を除去した後に全面にゲート酸化膜１７aを形成する。
【００６６】
このゲート酸化膜１７a上にはゲート電極用のポリシリコン膜を全面に形成し、レジスト膜形成後に露光マスクによるレジストパターニングを行い、図２３（ｄ）に示すようにゲート電極１６aの上にのみレジストパターンを残し、選択エッチングによりゲート電極１６a、ゲート絶縁膜１７aをパターニング形成する。これらのゲート電極１６a、ゲート絶縁膜１７aを形成する位置は、延出層３６aとエピタキシャル層１２との境界部がゲート電極１６aの一端に一致する位置である。
【００６７】
次いで、図２４（a)に示すように、ｐベース層１３a形成領域に開口を有するレジストパターン４２を形成し、ｐ−層３６a中の破線で示した位置にｎイオンの注入を行う。
【００６８】
その後、図２４（ｂ）に示すように、レジストパターン４２を除去してアニールを行い、ｐベース層１３aを形成する。
【００６９】
次いで、図２４（ｃ）に示すようにソース層１４a形成予定領域に開口を有するレジストパターン４３を形成して、図中の破線で示す位置にｎ＋イオンの注入を行う。
【００７０】
更に、図２５（a)に示すように、他のレジストパターン４４を形成してＬＤＤ層１８の形成予定領域にゲート電極１６aをマスクとして用いて自己整合的に破線で示す位置にｎ−イオンの注入を行い、さらに、図２５（ｂ）に示すように、レジストパターン４４を除去後にｐ＋層１５a形成予定領域に開口を持つレジストパターン４５を形成し、ベース層１３a中の破線で示した位置にｐ＋イオンの注入を行う。
【００７１】
この場合のＬＤＤ層１８用のｎ−イオンの注入のドーズ量はパワーＭＯＳＥＴ素子２１Ｃが耐圧３０ボルト系の素子である場合には、第１の実施形態と同様に６×１０１１/cm2以下にする必要があり、望ましくは２．８×１０１１/cm2程度に設定することにより、ゲート、ドレイン間容量、オン抵抗ともに良好なパワーＭＯＳＦＥＴ装置を提供できることが分かる。
【００７２】
更に、ＬＤＤ層１８の長さＬについても、同様に０．７μｍから０．８μｍの間が適当であり、耐圧を第一に考えると０．７μｍ近辺の方が望ましい。
【００７３】
その後、図２５（ｃ）に示すように、所定温度でのアニールを行い、注入されたイオンの拡散を行って、ソース層１４a、ｐ＋層１５a、ＬＤＤ層１８を形成する。
【００７４】
次いで、図２６（a）に示すように、ＣＶＤ法により所定厚さの層間絶縁膜４６を全面に堆積し、図２６（ｂ）に示すように、ソース電極１９aの形成予定領域に開口を有するレジストパターン４７を形成する。その後、このレジストパターン４７をマスクとして層間絶縁膜４６をエッチングし、図２６（ｃ）に示すソース電極１９aをソース層１４aから層間絶縁膜４６上に導出されるように形成する。
【００７５】
最後に、図２７に示すように、ｎ＋基板１１の下面にドレイン電極２０を形成して図１８に示したパワーＭＯＳＦＥＴ装置２１Ｃが完成される。
【００７６】
図２３乃至図２７に示した製造プロセスでは、図２３（ｃ）に示したゲート酸化膜１７aの形成後に、図２４（a）に示したように、ｐベース層１３aを形成するためのイオン打ち込みはゲート電極１６aをマスクとして用いて自己整合的に行っている。このｐベース層用のイオン打ち込みはゲート酸化膜形成前に行っても良い。
【００７７】
図２８、図２９はこの製造プロセスを説明するもので、まず、図２８（a)において、ｎ＋シリコン基板１１上にエピタキシャル層１２がエピタキシャル成長で形成される。
【００７８】
次いで、図２８（ｂ）に示すように、エピタキシャル層１２上全面をレジスト膜で覆った後で露光マスクを用いてレジストパターン５１を形成し、エピタキシャル層１２表面の中間層３６aの形成領域を露出させる。この状態でレジストパターン５１をマスクに用いて破線で示す位置に延出層３６a用のｐ−型ドーパントイオンを打ち込む。
【００７９】
次いで、図２８（ｃ)に示すように、ｐベース層１３a形成領域に開口を有するレジストパターン５２を形成し、すでに打ち込まれているｐ−延出層３６a用のｐ−イオンより浅い領域にｐイオンの注入を行う。
【００８０】
その後、図２８（ｄ）に示すように、レジストパターン５２を除去して全面にゲート酸化膜１７aを形成するとともにアニールを行い、ｐベース層１３aおよびその下側にｐ−延出層３６aを形成する。
【００８１】
更に、このゲート酸化膜１７a上にはゲート電極用のポリシリコン膜を全面に形成し、レジスト膜形成後に露光マスクによるレジストパターニングを行い、図２９に示すようにゲート電極１６aの上にのみレジストパターンを残し、選択エッチングによりゲート電極１６a、ゲート絶縁膜１７aを形成する。これらのゲート電極１６a、ゲート絶縁膜１７aを形成する位置は、中間層３６aとエピタキシャル層１２との境界部がゲートの一端に一致する位置である。
【００８２】
図２９に示す製造工程は図２４（ｂ）の製造工程に相当するもので、以下の工程は図２４（ｃ）乃至図２７の製造プロセスと同じである。
【００８３】
以上説明した第１、第２の実施形態はいずれも縦形パワーＭＯＳＦＥＴ装置にこの発明を適用した例であるが、この発明は横形素子構造を有するパワーＭＯＳＦＥＴ装置にも適用可能である。
【００８４】
第３の実施形態
図３０において、ｎ＋基板６１の上にはｎ−エピタキシャル層６２が形成され、この上には更にｐ型の延出層６３a、６３ｂが積層されている。
【００８５】
この延出層６３a、６３ｂの表面領域には互いに所定距離を置いて一対のｐ型のベース層６４ａ、６４ｂが形成される。
【００８６】
このｐベース層６４a、６４ｂ内の、延出層６３a、６３ｂとの境界から所定距離離れた表面領域にはｎ＋ソース層６５a、６５ｂがｐ＋層６６a、６６ｂと隣接するように形成される。ベース層６４a、６４ｂの表面とｐ型の延出層６３a、６３ｂの表面とを覆うようにゲート電極６７a、６７ｂがゲート絶縁膜６８a、６８ｂを介して形成される。
【００８７】
ゲート電極６７a、６７ｂに挟まれた延出層６３a、６３ｂの表面にはｎ型のＬＤＤ層６９a、６９ｂがｎ＋シンカー層７１を挟んで形成される。このシンカー層７１はｐ型の延出層６３a、６３ｂの表面からｎ＋基板６１の表面に所定面積で接触するように深く形成される。この場合、シンカー層７１の水平方向の拡散によるドーパントのプロファイルを制御することにより、ＬＤＤ層６９a、６９ｂの長さを正確に制御できる。
【００８８】
さらに、ｐ＋層６６a、６６ｂの表面には、ソース層６５a、６５ｂの表面に一部が掛かるようにしてソース電極７０a、７０ｂが形成される。ｎ＋基板６１の下面の全面にはドレイン電極７２が形成される。
【００８９】
このようにして、１対の横型のＭＯＳＦＥＴ素子７４Ａ、７４Ｂが形成される。実際には、図１の実施形態と同様に、所望の電流容量を得るために、図示したものと同じ構成のＭＯＳＦＥＴ素子対が紙面に垂直な方向にｐ層６３a、６３ｂの表面上に多数並列に設けられており、図示しない接続部によりこれらのＭＯＳＦＥＴ素子がすべて並列接続されることにより、大容量のパワーＭＯＳＦＥＴ装置が形成される。
【００９０】
この構成により、オン時に、例えば一方の素子７５Ａにおいてソース電極７０aとドレイン電極７２との間に３０ボルトの電源から負荷を介して例えば５ボルトの電圧を印加し、ゲート電極６７aにオン制御電圧を印加する。これによりゲート電極６７a下のベース層６４aの表面のチャネル領域に反転層が形成され、ソース層６５aから注入されたキャリアである電子が、この反転層を通って延出層６３aの表面領域からＬＤＤ層６９aを介してシンカー層７１に至り、このシンカー層７１を通ってｎ＋基板６１からドレイン電極７２に到達する。この結果、電流がドレイン電極７２からソース電極７０aに向かって流れる。
【００９１】
従来の図８０に示す構造では２０ボルトの耐圧しか得られなかったが、図３０の構成ではｐ型の延出層６３aを設けたことにより３０ボルトの耐圧が得られた。ただし、図３０のシンカー層７１はｎ＋型のドーパントの拡散により形成されるので、その水平方向の寸法が従来と同様にその表面から基板６１の表面に至る距離と同程度となっているために横方向の寸法は縮小されないが、耐圧が飛躍的に向上している。
【００９２】
図３１の実施形態は、図３０の延出層６３a、６３ｂの先端がシンカー層７１に接して形成されているのに対し、延出層７５a、７５ｂの先端がシンカー層７１まで伸びず、所定距離を置いてＬＤＤ層６９a、６９ｂの下面に接して形成されている。
【００９３】
この図３１の実施形態ではｐ型の延出層７５a、７５ｂの先端がシンカー層７１に到達していないので、図３０の実施形態に比べて耐圧性能が向上し、ゲート、ドレイン間容量の増加はない。
【００９４】
図３２の実施形態では、ｎ＋基板６１の上にｐ型のエピタキシャル層７６を直接形成し、このｐエピタキシャル層７６の中央にシンカー層７１を形成するとともに、その表面領域に互いに所定距離を置いて一対のｐ型のベース層６４ａ、６４ｂが形成される。
【００９５】
このｐベース層６４a、６４ｂ内の、エピタキシャル層７６との境界から所定距離離れた表面領域にはｎ＋ソース層６５a、６５ｂがｐ＋層６６a、６６ｂと隣接するように形成される。ベース層６４a、６４ｂの表面とｐ層７６の表面とを覆うようにゲート電極６７a、６７ｂがゲート絶縁膜６８a、６８ｂを介して形成される。
【００９６】
ゲート電極６７a、６７ｂに挟まれたｐ層７６の表面にはｎ型のＬＤＤ層６９a、６９ｂがｎ＋のシンカー層７１を挟んで形成される。このシンカー層７１はｐ層７６の表面からｎ＋基板６１の表面に所定面積で接触するように深く形成される。この場合、シンカー層７１の水平方向の拡散によるドーパントのプロファイルを制御することにより、ＬＤＤ層６９a、６９ｂの長さを正確に制御できる。
【００９７】
さらに、ｐ＋層６６a、６６ｂの表面には、ソース層６５a、６５ｂの表面に一部が掛かるようにしてソース電極７０a、７０ｂが形成される。ｎ＋基板６１の下面の全面にはドレイン電極７２が形成される。
【００９８】
この図３２の構成では、図３０，３１の実施形態に用いているｎ−のエピタキシャル層６２を用いず、ｎ＋の低抵抗基板６１上に直接にｐ層７６を形成して喪高耐圧を実現し、ゲート、ドレイン間容量は減少される。
【００９９】
図３３の実施形態は、図３０の実施の形態においてｎ型のＬＤＤ層６９a、６９ｂとシンカー層７１との間に導通補助層７７a、７７ｂをＬＤＤ層６９a、６９ｂよりもやや深く形成した例である。他の構成はすべて図３０の実施の形態と同じである。
【０１００】
このようにＬＤＤ層とシンカー層７１との間にＬＤＤ層より厚い導通補助層を形成することによりＬＤＤ層からシンカー層に至るキャリア通路をより太くできるので、オン抵抗の減少効果が得られる。
【０１０１】
図３４の実施形態では、シンカー層７１Ａの幅を狭く形成するとともに、図３３の導通補助層７７a、７７ｂの代わりにｎ＋の導通補助層７８a、７８ｂをＬＤＤ層６９a、６９ｂとシンカー層７１Ａとの間に形成する。
【０１０２】
この図３４の実施形態の構成ではシンカー層７１Ａの幅が狭い分、一対のパワーＭＯＳＦＥＴ素子７４Ａ、７４Ｂの間のピッチを小さくできるとともに、オン抵抗はｎ＋の導通補助層７８a、７８ｂを用いているので、図３３の実施形態と比べてより小さくできる。
【０１０３】
図３５の実施形態では、図３３の例におけるｐ型の延出層６３a、６３ｂを薄く、即ち、ｎ−エピタキシャル層６２を厚く形成し、ベース層６４a、６４ｂの底面より浅い位置に延出層６３a、６３ｂの底面が来るように形成される。
【０１０４】
これにより、ｎ−エピタキシャル層６２における空乏層の広がりが大きくなるので、耐圧性能が増加することになる。
【０１０５】
図３６の実施形態は図３５の実施形態を更に変形させたもので、ＬＤＤ層６９a、６９ｂのみによりゲート電極６７a、６７ｂとシンカー層７１との間を接続している。この例では従来の図８０の装置と比べ、耐圧性能が良く、ソース、ドレイン間容量も小さく、オン抵抗も小さいパワーＭＯＳＦＥＴ装置が提供できる。
【０１０６】
図３７の実施形態は、図３５の延出層６３a、６３ｂの代わりに先端がシンカー層７１まで伸びずにＬＤＤ層６９a、６９ｂの下面の途中に終端させた形状を有する延出層７９a、７９ｂを用いる。この例ではｎ−エピタキシャル層６２の一部が延出層６３aとシンカー層７１との間に介在するので、図３６の例に対してさらに耐圧性能が向上できる。
【０１０７】
また、図３８の実施形態では、図３２の実施形態と同様にｐ型のエピタキシャル層７６を形成したもので、シンカー層７１Ａは図３４の例と同じように幅が狭く形成され、ＬＤＤ層６９a、６９ｂとシンカー層７１Ａとの間にｎ＋の導通補助層７８a、７８ｂが形成されている。この構成により、素子７４Ｃ，７４Ｄ間のピッチが小さくなると共に、導通補助層７８a、７８ｂによりオン抵抗の低減効果も得られる。
【０１０８】
図３９の実施形態では、幅が狭いシンカー層７１Ａとｎ＋の導通補助層７８a、７８ｂとを組み合わせた場合を示し、図４０の実施形態では、ｐ型の延出層６３a、６３ｂの代わりに図３７に示したと同じようにシンカー層７１Ａまで伸びない延出層７９a、７９ｂを用いて図３９の例より耐圧性能を向上するように構成されている。
【０１０９】
また、図４１の実施形態では、図４０におけるｐ型の延出層７９a、７９ｂを更に深く形成してベース層６４a、６４ｂを完全に覆うように形成したｐ型の延出層８０a、８０ｂを形成してある。
【０１１０】
以下に説明する図４２乃至図４７の実施形態は、耐圧２０ボルト以下の低耐圧のパワーＭＯＳＦＥＴ素子の種々の例を示す。
【０１１１】
図４２の実施形態は、ｎ＋基板６１の下面にドレイン電極７２を形成し、上面にｐ型のエピタキシャル層８１a、８１ｂを形成し、中央にシンカー層７１Ｂが基板６１に底部が接するように形成される。さらに、シンカー層７１Ｂの両側にはＬＤＤ層６９ａ、６９ｂが所定の長さでエピタキシャル層８１ａ、８１ｂの表面領域に形成される。
【０１１２】
エピタキシャル層８１a、８１ｂには基板６１に接するようにしてベース層６４a、６４ｂが形成され、このベース層６４a、６４ｂの表面領域には互いに接するようにしてソース領域６５a、６５ｂとｐ＋領域６６a、６６ｂが形成される。
【０１１３】
ソース領域６５a、６５ｂとｐ＋領域６６a、６６ｂとに跨ってそれぞれソース電極７０a、７０ｂが表面に形成され、ソース層６５ａ、６５ｂとＬＤＤ層６９ａ、６９ｂの間にはベース層６４ａ、６４ｂとエピタキシャル層８１ａ、８１ｂ上に跨ってゲート絶縁膜６９ａ、６９ｂおよびゲート電極６７ａ、６７ｂが形成される。
【０１１４】
図４２の構成において、オン時には、キャリアは、例えばソース層６５aからベース層６４ａの表面領域に形成された反転層、エピタキシャル層８１ａの表面領域、ＬＤＤ層６９a、シンカー層７１Ｂ、基板６１を通ってドレイン電極７２に至る。
【０１１５】
オン抵抗は、シンカー層７１Ｂがｎ＋基板６１と接する構造となっているので小さく、ゲート、ドレイン間容量も小さい。
【０１１６】
図４３の実施形態は図４２のエピタキシャル層８１ａ、８１ｂの基板６１と接する下側の部分にｎ−層８２ａ、８２ｂを形成したもので、他の構成は図４２と同様である。
【０１１７】
図４４の実施形態では図４３のｐ−層８１ａ、８1ｂのｐ−層をＬＤＤ層６９ａ、６９ｂの下面の一部で覆うようにしている。このような構成により低耐圧素子における耐圧性能の向上が実現できる。
【０１１８】
図４５の実施形態は図４２の実施形態においてＬＤＤ層６９ａ、６９ｂとシンカー層７１Ｃとの間にｎ＋の導通補助層７８ａ、７８ｂを形成し、シンカー層７１Ｃの幅をその分だけ狭く形成してある。これにより、図４４の実施形態と同様の効果が得られる。
【０１１９】
図４６の実施形態は図４３の実施形態を変形したもので、シンカー層７１Ｃを用いるとともに、ＬＤＤ層６９ａ、６９ｂとシンカー層７１Ｃとの間にｎ＋の導通補助層７８ａ、７８ｂが設けられている。このｎ＋層７８ａ，７８ｂはマスクにより精度良く形成できるので、層６９ａ、６９ｂのＬＤＤ長の精度がよくなる。
【０１２０】
図４７の実施形態は図４４の実施形態を変形したもので、図４６の実施形態におけると同様に、シンカー層７１Ｃを用いるとともに、ＬＤＤ層６９ａ、６９ｂとシンカー層７１Ｃとの間にｎ＋の導通補助層７８ａ、７８ｂが設けられている。このｎ＋層７８ａ、７８ｂはマスクにより精度良く形成できる。
【０１２１】
図４８の実施形態は図４２と殆ど同じ構成となっているが、違いはＬＤＤ層６９ａ、６９ｂがｎ型からｎ＋型に変更されたことである。このＬＤＤ層６９ａ、６９ｂはゲート電極６７ａ、６７ｂをマスクとして用いて自己整合的にｎ＋型ドーパントを注入して形成され、オン抵抗の極めて低いパワーＭＯＳＦＥＴ素子を形成できる。
【０１２２】
以下、図４９乃至図５４を参照して図３０に示した実施形態のパワーＭＯＳＦＥＴ素子７４Ａの製造工程を説明する。
【０１２３】
図４９（a)において、ｎ＋シリコン基板６１上にエピタキシャル層６２がエピタキシャル成長で形成される。
【０１２４】
次いで、図４９（ｂ）に示すように、エピタキシャル層６２上全面をレジスト膜で覆った後で露光マスクを用いてレジストパターン４１Ａを形成し、エピタキシャル層６２のシンカー層７１の形成予定領域に開口を形成する。この状態でｎ＋イオンを破線で示した位置に打ち込む。
【０１２５】
次いで、図４９（ｃ）に示すようにアニールを行ってｎ＋のシンカー層７１を拡散により形成する。
【０１２６】
更に、図５０（a）に示すように、ｐ型の延出層６３aの形成予定領域に開口を有するレジストパターン４１Ｂを形成した状態で破線で示す位置にｐ型イオンの打ち込みを行う。
【０１２７】
ついで、レジストパターン４１Ｂを除去した後に、図５０（ｂ）に示すように全面にゲート酸化膜６８を形成し、更にゲート電極６７a形成のための電極層(図示せず）を堆積する。このときのゲート酸化膜６８の形成のための加熱により、予め打ち込まれたｐ型イオンが拡散され、ｐ−の延び出し層６３aが同時に形成される。
【０１２８】
さらに、図示しないレジストパターンを形成してゲート電極層及びゲート絶縁膜６８の選択的エッチングを行い、図５０（ｃ）に示すようにゲート電極６７a、ゲート絶縁膜６８aを形成する。
【０１２９】
次いで、図５１（a）に示すように、レジストパターン４１Ｃを形成して、ｐ−の延出層６３a表面のベース層６４aの形成領域を露出させる。この状態でレジストパターン４２Ａをマスクに用いてｐ型ドーパントイオンを打ち込み、破線で図示したようにｐ型のイオン注入部を形成する。
【０１３０】
次いで、図５１（ｂ）に示したように、打ち込まれたイオンを加熱、拡散してベース層６４aを形成する。
【０１３１】
次いで、図５１（ｃ）に示すようにソース層６５a形成予定領域に開口を有するレジストパターン４３Ａを形成して、図中の破線で示す位置にｎ＋イオンの注入を行う。
【０１３２】
更に、図５２（a)に示すように、他のレジストパターン４４Ａを形成してＬＤＤ層６９aの形成予定領域にゲート電極６７aをマスクとして用いて自己整合的に破線で示す位置にｎ−イオンの注入を行い、さらに、図５２（ｂ）に示すように、レジストパターン４４Ａを除去後にｐ＋層６６a形成予定領域に開口を持つレジストパターン４５Ａを形成し、ベース層６４a中の破線で示した位置にｐ＋イオンの注入を行う。
【０１３３】
その後、図５２（ｃ）に示すように、所定温度でのアニールを行い、注入されたイオンの拡散を行って、ソース層６５a、ｐ＋層６６a、ＬＤＤ層６９aを形成する。
【０１３４】
次いで、図５３（a）に示すように、ＣＶＤ法により所定厚さの層間絶縁膜４６を全面に堆積し、図５３（ｂ）に示すように、ソース電極７０aの形成予定領域に開口を有するレジストパターン４７Ａを形成する。その後、このレジストパターン４７Ａをマスクとして層間絶縁膜４６をエッチングし、図５３（ｃ）に示すソース電極７０aをソース層６５aから層間絶縁膜４６上に導出されるように形成する。
【０１３５】
最後に、図５４に示すように、ｎ＋基板６１の下面にドレイン電極７２を形成して図３０に示したパワーＭＯＳＦＥＴ素子７４Ａが完成される。
【０１３６】
第４の実施形態
以下、図５５乃至図５９を参照してこの発明を横型素子に適用した更に他の複数の実施形態を詳細に説明する。
【０１３７】
図５５の実施形態は図３２の実施形態と略同じであるが、異なるところは図３２におけるシンカー層７１が拡散で形成された幅広い形状を有しているのに対し、幅の狭い柱状のシンカー層８５aを形成していることである。従って、図３２と同じ部分は同じ参照符号を付してそれらの部分の説明は省略する。
【０１３８】
図５５において、ｎ−のエピタキシャル層７６の中央部にその表面からｎ＋基板６１の表面に至るトレンチ溝が形成され、このトレンチ溝の側面および内部に一対のシンカー層であるｎ＋層８５ａ、８５ｂが絶縁層８６を間に挟んで形成される。ｎ＋層８５ａ、８５ｂの上部側面はＬＤＤ層６９ａ、６９ｂに夫々接続され、底面はｎ＋基板６１に夫々接続される。
【０１３９】
この構成により、オン時には、キャリヤは例えばソース層６５ａからベース層６４ａの表面領域に形成されたチャネル領域に形成された反転層を通って流れ、ＬＤＤ層６９ａからシンカー層８５ａを通ってドレイン電極７２に至る。この場合、シンカー層８５ａ、８５ｂは絶縁層８６を含んだ状態でも、例えば図３２の３０ボルト耐圧の実施形態の拡散によるシンカー層７１を持つパワーＭＯＳＦＥＴ素子と比べて素子ピッチ、即ちゲート電極６７ａ、６７ｂ間の距離を６μｍから４μｍに大幅に減少できた。
【０１４０】
また、ゲート、ドレイン間容量を減らすために、図５６に示すようにｎ型のＬＤＤ層６９ａ、６９ｂの下にｐ型の延出層６３ａ、６３ｂを浅く形成するようにしてもよい。更にゲート、ドレイン間容量を減らすために図５７に示すようにｐ型の延出層６３ａ、６３ｂを厚く形成してベース層６４ａ、６４ｂを完全にその中に覆ってしまってもよい。
【０１４１】
さらに、図５８に示すように、図４１の実施形態と同様に、ｐ型延出層８０ａ、８０ｂの先端をＬＤＤ層６９ａ、６９ｂの中間に終端させ、ＬＤＤ層６９ａ、６９ｂとシンカー層８５ａ、８５ｂとの間にはｎ＋の導通補助層７８ａ、７８ｂを形成してもよい。この場合は、図５７の実施形態に比べて耐圧性能がより増加する。
【０１４２】
図５９の実施形態は、図４０に示した実施形態におけるシンカー層７１Ａをｎ＋シンカー層８５ａ、８５ｂに替えたもので、素子ピッチを小さくできると共に、図４０の実施形態と同様に耐圧性能向上の効果もある。
【０１４３】
以下、図６０乃至図６５を参照して図５８に示した実施形態のパワーＭＯＳＦＥＴ素子の製造プロセスを説明する。但し、以下の説明では複雑になるのを避けるためにｎ＋の導通補助層７８ａ、７８ｂを持たず、ＬＤＤ層６９ａ、６９ｂがｎ＋シンカー層８５ａ、８５ｂに直接に接続された形状として説明し、且つ、一対のパワー素子のうち、図中の左側の素子のみについて説明するが、実際の製造時には２つの素子が同時に形成されることは勿論である。
【０１４４】
まず、図６０（ａ）に示すように、ｎ＋基板６１の上にｎ−エピタキシャル層７６を所定厚さに形成する。
【０１４５】
次いで、図６０（ｂ）に示すように、全面にレジスト膜を形成した後、シンカー層形成予定領域のエピタキシャル層７６の表面が露出する開口９０を有するレジストパターン９１を形成し、このレジストパターン９１をマスクとして用いてエピタキシャル層７６をエッチングし、トレンチ溝９２を形成する。
【０１４６】
次いで、図６０（ｃ）に示すように、ｎ＋ドーパントのイオン打ち込みを基板表面に対して傾斜した方向から行い、トレンチ溝９２の側面に図６０（ｄ）に示すように一対のｎ＋イオン注入層８５ａ、８５ｂが形成される。
【０１４７】
この状態で図６０（ｅ）に示すように、トレンチ溝９２を含む全面に絶縁酸化膜８６を堆積し、この酸化膜８６のエッチバックを行うことにより図６１（ａ）に示したようにトレンチ溝９２の内部に酸化膜８６およびシンカー層８５ａ、８５ｂが形成される。
【０１４８】
次いで、図６１（ｂ）に示すように、エピタキシャル層７６上全面をレジスト膜で覆った後で露光マスクを用いてレジストパターン９３を形成し、エピタキシャル層７６表面のｐ−延出層８０ａの形成領域を露出させる。
【０１４９】
この状態で、レジストパターン９３をマスクに用いて破線で示す位置にｐ型ドーパントイオンを打ち込み、加熱、拡散して図６１（ｃ）に示すようにｐ層８０aを形成する。レジストパターン９３を除去した後に、図６１（ｃ）に示すように全面にゲート酸化膜６８aを形成する。
【０１５０】
このゲート酸化膜６８a上にはゲート電極用のポリシリコン膜を全面に形成し、レジスト膜形成後に露光マスクによるレジストパターニングを行い、図６１（ｄ）に示すようにゲート電極６７aの上にのみレジストパターンを残し、選択エッチングによりゲート電極６７a、ゲート絶縁膜６８aを形成する。これらのゲート電極６７a、ゲート絶縁膜６８aを形成する位置は、ｐ層８０aとエピタキシャル層７６との境界部からｐ型の延出層８０ａ側にゲート電極６７ａが来るような位置である。
【０１５１】
次いで、図６２（a)に示すように、ベース層６４aの形成領域に開口を有するレジストパターン９４を形成し、破線で示す位置にｐイオンの注入を行う。
【０１５２】
その後、図６２（ｂ）に示すように、レジストパターン９４を除去してアニールを行うことによりベース層６４ａが形成される。
【０１５３】
次いで、図６２（ｃ）に示すように、ベース層６４ａ表面のソース層形成予定領域に開口を有するレジストパターン９５を形成し、破線で示す位置にｎ＋イオンの注入を行った。その後、図６３（ａ）に示すようにエピタキシャル層７６表面のＬＤＤ層６９ａの形成予定領域に開口を有するレジストパターン９６を形成し、ゲート電極６７aをマスクとして用いて自己整合的に破線で示す位置にｎイオンの注入を行ってから、図６３（ｂ）に示すようにベース層６４ａ表面のｐ＋層６６ａの形成予定領域に開口を有するレジストパターン９７を形成し、図示の破線で示す位置にｐ＋イオンの注入を行う。
【０１５４】
その後、図６３（ｃ）に示すように、所定温度でのアニールを行い、注入されたイオンの拡散を行って、ソース層６５a、ｐ＋層６６a、ＬＤＤ層６９ａを形成する。
【０１５５】
次いで、図６４（ａ）に示すように、ＣＶＤ法により所定厚さの層間絶縁膜９８を全面に堆積し、図６４（ｂ）に示すように、ソース電極７０aの形成予定領域に開口を有するレジストパターン９９を形成する。その後、このレジストパターン９９をマスクとして層間絶縁膜９８をエッチングし、図６４（ｃ）に示すようにソース電極７０aをソース層６６aから層間絶縁膜９８上に導出されるように形成する。
【０１５６】
最後に、図６５に示すように、ｎ＋基板６１の下面の全面にドレイン電極７２を形成して図５８に示したと同様な構成を有するパワーＭＯＳＦＥＴ素子が完成される。
【０１５７】
第５の実施形態
図６６乃至図７１はこの発明のさらに他の実施態様を種々示すもので、これらの実施形態は図５５乃至図５９に示した実施形態の変形例でもある。
【０１５８】
図６６において、ｎ−層７６の中央部にその表面からｎ＋基板６１の表面に至るトレンチ溝が形成され、このトレンチ溝の内部にシンカー層であるｎ＋ポリシリコン層８５Ａが形成される。ｎ＋ポリシリコン層８５Ａの上部側面はＬＤＤ層６９ａ、６９ｂに夫々接続され、底面はｎ＋基板６１に夫々接続される。
【０１５９】
この構成により、オン時のキャリヤは例えばソース層６５ａからベース層６４ａの表面領域に形成されたチャネル領域に形成された反転層を通って流れ、ＬＤＤ層６９ａからシンカー層８５Ａを通ってドレイン電極７２に至る。この場合、シンカー層８５Ａは、例えば図３２の３０ボルト耐圧の実施形態の拡散によるシンカー層７１を持つパワーＭＯＳＦＥＴ素子と比べて素子ピッチ、即ちゲート電極６７ａ、６７ｂ間の距離を６μｍから４μｍに大幅に減少できた。
【０１６０】
また、ゲート、ドレイン間容量を減少するために、図６７に示すようにｎ型のＬＤＤ層６９ａ、６９ｂの下にｐ型の延出層６３ａ、６３ｂを浅く形成するようにしてもよい。更にゲート、ドレイン間容量の減少のために図６８に示すようにｐ型延出層６３ａ、６３ｂを厚く形成してベース層６４ａ、６４ｂを完全にその中に覆ってしまってもよい。
【０１６１】
図６９の実施形態は、図３７に示した実施形態におけるシンカー層７１をｎ＋ポリシリコン層８５Ａに替えたもので、素子ピッチを小さくできると共に、図３７の実施形態と同様に耐圧増加の効果もある。
【０１６２】
さらに、図７０に示すように、図５８の実施形態と同様に、ｐ型延出層８０ａ、８０ｂの先端をＬＤＤ層６９ａ、６９ｂの中間に終端させるようにしてもよい。この場合は更に耐圧増加の効果がある。
【０１６３】
図７１の実施形態では、図６９の実施形態におけるＬＤＤ層６９ａ、６９ｂとシンカー層８５Ａとの間にさらにｎ＋の導通補助層７８ａ、７８ｂを形成した場合を示す。この場合は、図６９の実施形態に比べてオン抵抗がより減少する効果を有する。
【０１６４】
以下、図７２乃至図７７を参照して図７０に示した実施形態のパワーＭＯＳＦＥＴ素子の製造プロセスを説明する。但し、以下の説明では複雑になるのを避けるために一対のパワー素子のうち、図中の左側の素子のみについて説明するが、実際の製造時には２つの素子が同時に形成されることは勿論である。
【０１６５】
まず、図７２（ａ）に示すように、ｎ＋基板６１の上にｎ−エピタキシャル層７６を所定厚さに形成する。
【０１６６】
次いで、図７２（ｂ）に示すように、全面にレジスト膜を形成した後、シンカー層形成予定領域のエピタキシャル層７６の表面が露出する開口９０を有するレジストパターン９１を形成し、このレジストパターン９１をマスクとして用いてエピタキシャル層７６をエッチングし、トレンチ溝９２を形成する。
【０１６７】
次いで、図７２（ｃ）に示すように、ｎ＋ドーパントを有するポリシリコン膜８５Ａをトレンチ溝９２の内部およびレジストパターン９１上に堆積させる。
【０１６８】
この状態で堆積されたポリシリコン膜８５Ａをエッチバックし、図７２（ｄ）に示すようにトレンチ溝９２内にのみポリシリコンシンカー層８５Ａを残す。
【０１６９】
次いで、図７３（ａ）に示すように、エピタキシャル層７６上全面をレジスト膜で覆った後で露光マスクを用いてレジストパターン９３を形成し、エピタキシャル層７６表面のｐ型延出層８０ａの形成領域を露出させる。
【０１７０】
この状態で、レジストパターン９３をマスクに用いて図示の破線で示した位置にｐ型ドーパントイオンを打ち込み、加熱、拡散して図７３（ｂ）に示すｐ型の延出層８０aを形成し、レジストパターン９３を除去した後に全面にゲート酸化膜６８aを形成する。
【０１７１】
このゲート酸化膜６８a上にはゲート電極用のポリシリコン膜を全面に形成し、レジスト膜形成後に露光マスクによるレジストパターニングを行い、図７３（ｃ）に示すように、ゲート電極６７aの上にのみレジストパターンを残し、選択エッチングによりゲート電極６７a、ゲート絶縁膜６８aを形成する。これらのゲート電極６７a、ゲート絶縁膜６８aを形成する位置は、ｐ型延出層８０aとエピタキシャル層７６との境界部からｐ型の延出層８０ａ側にゲート電極６７ａが来るような位置である。
【０１７２】
次いで、図７４（a)に示すように、ベース層６４aの形成領域に開口を有するレジストパターン９４を形成し、破線で示す位置にｐイオンの注入を行う。
【０１７３】
その後、図７４（ｂ）に示すように、レジストパターン９４を除去してアニールを行うことによりベース層６４ａが形成される。
【０１７４】
次いで、図７４（ｃ）に示すように、ベース層６４ａ表面のソース層形成予定領域に開口を有するレジストパターン９５を形成し、破線の位置にｎ＋イオンの注入を行った。その後、図７５（ａ）に示すようにエピタキシャル層７６表面のＬＤＤ層６９ａの形成予定領域に開口を有するレジストパターン９６を形成し、ゲート電極６７aをマスクとして用いて自己整合的に破線位置にｎイオンの注入を行ってから、図７５（ｂ）に示すようにベース層６４ａ表面のｐ＋層６６ａの形成予定領域に開口を有するレジストパターン９７を形成し、破線位置にｐ＋イオンの注入を行う。
【０１７５】
その後、図７５（ｃ）に示すように、所定温度でのアニールを行い、注入されたイオンの拡散を行って、ソース層６５a、ｐ＋層６６a、ＬＤＤ層６９ａを形成する。
【０１７６】
次いで、図７６（ａ）に示すように、ＣＶＤ法により所定厚さの層間絶縁膜９８を全面に堆積し、図７６（ｂ）に示すように、ソース電極７０aの形成予定領域に開口を有するレジストパターン９９を形成する。その後、このレジストパターン９９をマスクとして層間絶縁膜９８をエッチングし、図７６（ｃ）に示すようにソース電極７０aをソース層６６aから層間絶縁膜９８上に導出されるように形成する。
【０１７７】
最後に、図７７に示すように、ｎ＋基板６１の下面の全面にドレイン電極７２を形成して図７０に示したと同様な構成を有するパワーＭＯＳＦＥＴ素子が完成される。
【０１７８】
第６の実施形態
図７８は図７１の実施形態におけるポリシリコン層８５Ａの代わりに金属層８５Ｂをトレンチ溝に埋め込んでシンカー層とした実施形態である。その他の部分は図７１の実施形態と同じであり、詳細な説明は省略する。但し、図７８の実施形態では、金属層８５Ｂの下端はｎ＋基板６１中に一部埋め込まれた状態で基板６１と接続されているが、金属層８５Ｂの下端はｎ＋基板６１上に接した状態で形成してもよい。この金属層８５Ｂの材質は例えばタングステンを用い、通常のコンタクトプラグ作成と同様に堆積によりトレンチ溝中に埋め込むことができる。この実施形態の場合も３０ボルト系のパワー素子を形成したところ、素子ピッチが従来の拡散によるシンカー層を用いる場合に比べ、６μｍから４μｍに減少できた。
【０１７９】
【発明の効果】
以上詳述したようにこの発明によれば、ゲート・ドレイン間容量が小さく、オン抵抗も小さく、高耐圧のパワーＭＯＳＦＥＴ装置を提供することが出来る。
【図面の簡単な説明】
【図１】この発明の一実施形態の構成を示す断面図。
【図２】この発明の他の実施形態の構成を示す断面図。
【図３】この発明の更に他の実施形態の構成を示す断面図。
【図４】この発明の更に他の実施形態の構成を示す断面図。
【図５】この発明の更に他の実施形態の構成を示す断面図。
【図６】この発明の実施形態の製造プロセスを示す工程図。
【図７】この発明の実施形態の製造プロセスを示す工程図。
【図８】この発明の実施形態の製造プロセスを示す工程図。
【図９】この発明の実施形態の製造プロセスを示す工程図。
【図１０】この発明の実施形態の耐圧とＬＤＤ層のドーズ量との関係を示すグラフ。
【図１１】この発明の実施形態のオン抵抗とゲート・ドレイン間容量とＬＤＤ層のドーズ量との関係を示すグラフ。
【図１２】この発明の実施形態のオン抵抗とＬＤＤ層長さと耐圧との関係を示すグラフ。
【図１３】この発明の更に他の実施形態の構成を示す断面図。
【図１４】この発明の更に他の実施形態の構成を示す断面図。
【図１５】この発明の更に他の実施形態の構成を示す断面図。
【図１６】この発明の更に他の実施形態の構成を示す断面図。
【図１７】この発明の更に他の実施形態の構成を示す断面図。
【図１８】この発明の更に他の実施形態の構成を示す断面図。
【図１９】この発明の更に他の実施形態の構成を示す断面図。
【図２０】この発明の更に他の実施形態の構成を示す断面図。
【図２１】この発明の更に他の実施形態の構成を示す断面図。
【図２２】この発明の更に他の実施形態の構成を示す断面図。
【図２３】この発明の実施形態の製造プロセスを示す工程図。
【図２４】この発明の実施形態の製造プロセスを示す工程図。
【図２５】この発明の実施形態の製造プロセスを示す工程図。
【図２６】この発明の実施形態の製造プロセスを示す工程図。
【図２７】この発明の実施形態の製造プロセスを示す工程図。
【図２８】この発明の実施形態の製造プロセスを示す工程図。
【図２９】この発明の実施形態の製造プロセスを示す工程図。
【図３０】この発明の更に他の実施形態の構成を示す断面図。
【図３１】この発明の更に他の実施形態の構成を示す断面図。
【図３２】この発明の更に他の実施形態の構成を示す断面図。
【図３３】この発明の更に他の実施形態の構成を示す断面図。
【図３４】この発明の更に他の実施形態の構成を示す断面図。
【図３５】この発明の更に他の実施形態の構成を示す断面図。
【図３６】この発明の更に他の実施形態の構成を示す断面図。
【図３７】この発明の更に他の実施形態の構成を示す断面図。
【図３８】この発明の更に他の実施形態の構成を示す断面図。
【図３９】この発明の更に他の実施形態の構成を示す断面図。
【図４０】この発明の更に他の実施形態の構成を示す断面図。
【図４１】この発明の更に他の実施形態の構成を示す断面図。
【図４２】この発明の更に他の実施形態の構成を示す断面図。
【図４３】この発明の更に他の実施形態の構成を示す断面図。
【図４４】この発明の更に他の実施形態の構成を示す断面図。
【図４５】この発明の更に他の実施形態の構成を示す断面図。
【図４６】この発明の更に他の実施形態の構成を示す断面図。
【図４７】この発明の更に他の実施形態の構成を示す断面図。
【図４８】この発明の更に他の実施形態の構成を示す断面図。
【図４９】図３０に示した他の実施形態の製造プロセスを示す工程図。
【図５０】図３０に示した他の実施形態の製造プロセスを示す工程図。
【図５１】図３０に示した他の実施形態の製造プロセスを示す工程図。
【図５２】図３０に示した他の実施形態の製造プロセスを示す工程図。
【図５３】図３０に示した他の実施形態の製造プロセスを示す工程図。
【図５４】図３０に示した他の実施形態の製造プロセスを示す工程図。
【図５５】この発明の更に他の実施形態の構成を示す断面図。
【図５６】この発明の更に他の実施形態の構成を示す断面図。
【図５７】この発明の更に他の実施形態の構成を示す断面図。
【図５８】この発明の更に他の実施形態の構成を示す断面図。
【図５９】この発明の更に他の実施形態の構成を示す断面図。
【図６０】図５８に示すこの発明の実施形態の製造プロセスを示す工程図。
【図６１】図５８に示すこの発明の実施形態の製造プロセスを示す工程図。
【図６２】図５８に示すこの発明の実施形態の製造プロセスを示す工程図。
【図６３】図５８に示すこの発明の実施形態の製造プロセスを示す工程図。
【図６４】図５８に示すこの発明の実施形態の製造プロセスを示す工程図。
【図６５】図５８に示すこの発明の実施形態の製造プロセスを示す工程図。
【図６６】この発明の更に他の実施形態の構成を示す断面図。
【図６７】この発明の更に他の実施形態の構成を示す断面図。
【図６８】この発明の更に他の実施形態の構成を示す断面図。
【図６９】この発明の更に他の実施形態の構成を示す断面図。
【図７０】この発明の更に他の実施形態の構成を示す断面図。
【図７１】この発明の更に他の実施形態の構成を示す断面図。
【図７２】図７０に示すこの発明の実施形態の製造プロセスを示す工程図。
【図７３】図７０に示すこの発明の実施形態の製造プロセスを示す工程図。
【図７４】図７０に示すこの発明の実施形態の製造プロセスを示す工程図。
【図７５】図７０に示すこの発明の実施形態の製造プロセスを示す工程図。
【図７６】図７０に示すこの発明の実施形態の製造プロセスを示す工程図。
【図７７】図７０に示すこの発明の実施形態の製造プロセスを示す工程図。
【図７８】この発明の実施形態の他の断面構造を示す断面図。
【図７９】従来の縦型のパワーＭＯＳＦＥＴ装置の構成の一例を示す断面図。
【図８０】従来の横型のパワーＭＯＳＦＥＴ装置の構成の一例を示す断面図。
【符号の説明】
１１…基板、
１２…エピタキシャル層、
１３ａ、１３ｂ…ベース層、
１４ａ、１４ｂ…ソース層、
１６ａ、１６ｂ…ゲート電極、
１７ａ、１７ｂ…ゲート酸化膜、
１８…ＬＤＤ層、
１９ａ、１９ｂ…ソース電極、
２０…ドレイン電極、
２１Ａ、２１Ｂ…パワーＭＯＳＦＥＴ素子。

Claims (17)

  1. 第１導電型の低抵抗基板と、
    この低抵抗基板上に形成された第１導電型の高抵抗エピタキシャル層と、
    この高抵抗エピタキシャル層の表面領域に形成された第２導電型のベース層と、
    このベース層の表面領域に形成された第１導電型のソース層と、
    前記ソース層及びベース層の表面に接するように形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ベース層を介して前記ソース層と対向する前記高抵抗エピタキシャル層表面に形成されこの高抵抗エピタキシャル層より高い濃度を有し、かつ前記ベース層より深い位置に形成された底部を有する第１導電型のＬＤＤ層と、
    を具備し、前記ゲート絶縁膜は前記ベース層とＬＤＤ層との間で前記高抵抗エピタキシャル層に接し、且つ前記ＬＤＤ層と前記低抵抗基板は前記高抵抗エピタキシャル層を介して接続されることを特徴とする、パワーＭＯＳＦＥＴ装置。
  2. 第１導電型の低抵抗基板と、
    この低抵抗基板上に形成された第１導電型の高抵抗エピタキシャル層と、
    この高抵抗エピタキシャル層の表面領域に形成された第２導電型のベース層と、
    このベース層の表面領域に形成された第１導電型のソース層と、
    前記ソース層及びベース層の表面に接するように形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ベース層を介して前記ソース層と対向する前記高抵抗エピタキシャル層表面に形成されこの高抵抗エピタキシャル層より高い濃度を有する第１導電型のＬＤＤ層と、
    前記ＬＤＤ層に連続して前記エピタキシャル層中に前記低抵抗基板方向に突出して形成された導流層と、
    を具備し、前記ゲート絶縁膜は前記ベース層とＬＤＤ層との間で前記高抵抗エピタキシャル層に接し、且つ前記ＬＤＤ層と前記低抵抗基板は前記高抵抗エピタキシャル層及び前記導流層とを介して接続されることを特徴とする、パワーＭＯＳＦＥＴ装置。
  3. 前記ＬＤＤ層が前記ゲート電極をマスクとして自己整合的に形成されていることを特徴とする請求項１又は請求項２に記載のパワーＭＯＳＦＥＴ装置。
  4. 前記ＬＤＤ層の長さが０．７μｍ乃至０．８μｍ程度であることを特徴とする請求項１又は請求項２に記載のパワーＭＯＳＦＥＴ装置。
  5. 第１導電型の低抵抗基板と、
    この低抵抗基板上に形成された第１導電型の高抵抗エピタキシャル層と、
    この高抵抗エピタキシャル層の表面領域に形成された第２導電型のベース層と、このベース層の表面領域に形成された第１導電型のソース層と、
    前記高抵抗エピタキシャル層の表面領域中の前記ベース層から所定距離の位置に形成された第１導電型のＬＤＤ層と、
    前記ソース層とＬＤＤ層の一端とに跨って形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ＬＤＤ層の他端と前記低抵抗基板との間に形成された第１導電型のシンカー層と、
    前記ベース層のＬＤＤ層に面する側部と前記ＬＤＤ層との間に少なくとも前記ベース層に接して形成された第２導電型の伸出層と、
    を具備することを特徴とするパワーＭＯＳＦＥＴ装置。
  6. 前記シンカー層が第１導電型のドーパントの拡散層であることを特徴とする請求項５に記載のパワーＭＯＳＦＥＴ装置。
  7. 前記シンカー層が、前記ＬＤＤ層から前記低抵抗基板まで到達するように形成されたトレンチ溝と、前記トレンチ溝の側面に形成された第１導電型の低抵抗層と、前記トレンチ溝に埋め込まれた絶縁膜とを有することを特徴とする請求項５に記載のパワーＭＯＳＦＥＴ装置。
  8. シンカー層が、前記ＬＤＤ層から前記低抵抗基板まで到達するように形成されたトレンチ溝と、前記トレンチ溝に埋め込まれた低抵抗の第１導電型の半導体層とを有することを特徴とする請求項５に記載のパワーＭＯＳＦＥＴ装置。
  9. 第１導電型の低抵抗基板と、
    この低抵抗基板上に形成された第１導電型の高抵抗エピタキシャル層と、
    この高抵抗エピタキシャル層の表面領域に形成された第２導電型のベース層と、このベース層の表面領域に形成された第１導電型のソース層と、
    前記高抵抗エピタキシャル層の表面領域中の前記ベース層から所定距離の位置に形成された第１導電型のＬＤＤ層と、
    前記ソース層とＬＤＤ層の一端とに跨って形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ＬＤＤ層の他端と前記低抵抗基板との間に形成された導電性のシンカー層と、
    前記ベース層のＬＤＤ層に面する側部と前記ＬＤＤ層との間に少なくとも前記ベース層に接して形成された第２導電型の伸出層と、
    を具備し、
    前記シンカー層が、前記ＬＤＤ層から前記低抵抗基板まで到達するように形成されたトレンチ溝と、前記トレンチ溝に埋め込まれた金属層とを有することを特徴とするパワーＭＯＳＦＥＴ装置。
  10. 前記第２導電型の伸出層は前記ベース層の周りを覆った状態で前記シンカー層まで伸びて形成されていることを特徴とする請求項５乃至８のいずれか１項に記載のパワーＭＯＳＦＥＴ装置。
  11. 前記第２導電型の伸出層は前記ベース層と前記ＬＤＤ層とに跨って前記エピタキシャル層中に形成されていることを特徴とする請求項１０に記載のパワーＭＯＳＦＥＴ装置。
  12. さらに、前記ＬＤＤ層と前記シンカー層との間に形成された第１導電型の導通補助層を有することを特徴とする請求項９に記載のパワーＭＯＳＦＥＴ装置。
  13. 前記ベース層の底部が前記低抵抗基板に接していることを特徴とする請求項５に記載のパワーＭＯＳＦＥＴ装置。
  14. 前記ＬＤＤ層が前記ゲート電極をマスクとして自己整合的に形成されていることを特徴とする請求項１２又は請求項１３に記載のパワーＭＯＳＦＥＴ装置。
  15. 第１導電型の低抵抗基板と、
    この低抵抗基板上に形成された第２導電型の高抵抗エピタキシャル層と、
    この高抵抗エピタキシャル層の表面領域に形成された第２導電型のベース層と、
    このベース層の表面領域に形成された第１導電型のソース層と、
    前記高抵抗エピタキシャル層の表面領域中の前記ベース層から所定距離の位置に形成された第１導電型のＬＤＤ層と、
    前記ソース層とＬＤＤ層の一端とに跨ってベース層の表面に接するように形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ＬＤＤ層の他端と前記低抵抗基板との間に形成された第１導電型のシンカー層と、
    を具備し、前記ゲート絶縁膜は前記ベース層とＬＤＤ層との間で前記高抵抗エピタキシャル層に接し、且つ前記ＬＤＤ層と前記低抵抗基板は前記シンカー層を介して接続されることを特徴とするパワーＭＯＳＦＥＴ装置。
  16. 前記ベース層の底部が前記低抵抗基板に接していることを特徴とする請求項１５に記載のパワーＭＯＳＦＥＴ装置。
  17. さらに、前記ＬＤＤ層とシンカー層との間に形成された第１導電型の導通補助層を有することを特徴とする請求項１５又は請求項１６に記載のパワーＭＯＳＦＥＴ装置。
JP2001349152A 2001-11-14 2001-11-14 パワーｍｏｓｆｅｔ装置 Expired - Fee Related JP4088063B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2001349152A JP4088063B2 (ja) 2001-11-14 2001-11-14 パワーｍｏｓｆｅｔ装置
US10/055,947 US6720618B2 (en) 2001-11-14 2002-01-28 Power MOSFET device
EP02001174A EP1313147A3 (en) 2001-11-14 2002-01-28 Power MOSFET device
US10/790,137 US7061048B2 (en) 2001-11-14 2004-03-02 Power MOSFET device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001349152A JP4088063B2 (ja) 2001-11-14 2001-11-14 パワーｍｏｓｆｅｔ装置

Publications (2)

Publication Number Publication Date
JP2003152180A JP2003152180A (ja) 2003-05-23
JP4088063B2 true JP4088063B2 (ja) 2008-05-21

Family

ID=19161863

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001349152A Expired - Fee Related JP4088063B2 (ja) 2001-11-14 2001-11-14 パワーｍｏｓｆｅｔ装置

Country Status (3)

Country Link
US (2) US6720618B2 (ja)
EP (1) EP1313147A3 (ja)
JP (1) JP4088063B2 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815668B2 (en) * 1999-07-21 2004-11-09 The Charles Stark Draper Laboratory, Inc. Method and apparatus for chromatography-high field asymmetric waveform ion mobility spectrometry
US20060118811A1 (en) * 2003-02-04 2006-06-08 Shen Zheng Bi-directional power switch
US7126193B2 (en) * 2003-09-29 2006-10-24 Ciclon Semiconductor Device Corp. Metal-oxide-semiconductor device with enhanced source electrode
WO2005059958A2 (en) 2003-12-12 2005-06-30 Great Wall Semiconductor Corporation Monolithic power semiconductor structures
US20050275037A1 (en) * 2004-06-12 2005-12-15 Chung Shine C Semiconductor devices with high voltage tolerance
US7180132B2 (en) * 2004-09-16 2007-02-20 Fairchild Semiconductor Corporation Enhanced RESURF HVPMOS device with stacked hetero-doping RIM and gradual drift region
JP4974454B2 (ja) * 2004-11-15 2012-07-11 株式会社豊田中央研究所 半導体装置
EP1717849A1 (en) * 2005-04-27 2006-11-02 STMicroelectronics S.r.l. Process for manufacturing a MOS device with intercell ion implant
US7282765B2 (en) * 2005-07-13 2007-10-16 Ciclon Semiconductor Device Corp. Power LDMOS transistor
US8692324B2 (en) * 2005-07-13 2014-04-08 Ciclon Semiconductor Device Corp. Semiconductor devices having charge balanced structure
US7589378B2 (en) * 2005-07-13 2009-09-15 Texas Instruments Lehigh Valley Incorporated Power LDMOS transistor
US7868394B2 (en) * 2005-08-09 2011-01-11 United Microelectronics Corp. Metal-oxide-semiconductor transistor and method of manufacturing the same
SG130099A1 (en) * 2005-08-12 2007-03-20 Ciclon Semiconductor Device Co Power ldmos transistor
US7420247B2 (en) * 2005-08-12 2008-09-02 Cicion Semiconductor Device Corp. Power LDMOS transistor
US7235845B2 (en) * 2005-08-12 2007-06-26 Ciclon Semiconductor Device Corp. Power LDMOS transistor
US7560808B2 (en) * 2005-10-19 2009-07-14 Texas Instruments Incorporated Chip scale power LDMOS device
US7473976B2 (en) 2006-02-16 2009-01-06 Fairchild Semiconductor Corporation Lateral power transistor with self-biasing electrodes
EP2089907A4 (en) * 2006-12-07 2011-05-25 Shindengen Electric Mfg SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
ITTO20070163A1 (it) 2007-03-02 2008-09-03 St Microelectronics Srl Procedimento di fabbricazione di un dispositivo misfet a conduzione verticale con struttura dielettrica di porta a spessore differenziato e dispositivo misfet a conduzione verticale cosi' realizzato
US7745846B2 (en) * 2008-01-15 2010-06-29 Ciclon Semiconductor Device Corp. LDMOS integrated Schottky diode
US20090267145A1 (en) * 2008-04-23 2009-10-29 Ciclon Semiconductor Device Corp. Mosfet device having dual interlevel dielectric thickness and method of making same
CN102187463A (zh) * 2008-10-17 2011-09-14 松下电器产业株式会社 半导体装置及其制造方法
US8039897B2 (en) * 2008-12-19 2011-10-18 Fairchild Semiconductor Corporation Lateral MOSFET with substrate drain connection
US7936007B2 (en) * 2009-04-16 2011-05-03 Fairchild Semiconductor Corporation LDMOS with self aligned vertical LDD backside drain
US9257517B2 (en) * 2010-11-23 2016-02-09 Microchip Technology Incorporated Vertical DMOS-field effect transistor
US8796745B2 (en) 2011-07-05 2014-08-05 Texas Instruments Incorporated Monolithically integrated active snubber
US9059306B2 (en) * 2011-10-11 2015-06-16 Maxim Integrated Products, Inc. Semiconductor device having DMOS integration
JP5875355B2 (ja) 2011-12-12 2016-03-02 ルネサスエレクトロニクス株式会社 回路シミュレーション方法
KR101229392B1 (ko) * 2012-09-12 2013-02-05 주식회사 아이엠헬스케어 오믹 접합을 이용하는 ｆｅｔ 기반 바이오 센서
JP6514519B2 (ja) * 2015-02-16 2019-05-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10957768B1 (en) * 2019-10-07 2021-03-23 Infineon Technologies Ag Silicon carbide device with an implantation tail compensation region

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5842274A (ja) * 1981-09-07 1983-03-11 Nippon Telegr & Teleph Corp <Ntt> 絶縁ゲ−ト型電界効果トランジスタ
US4956700A (en) * 1987-08-17 1990-09-11 Siliconix Incorporated Integrated circuit with high power, vertical output transistor capability
JPH06120509A (ja) * 1992-10-01 1994-04-28 Nec Yamagata Ltd 縦型電界効果トランジスタ
EP0621636B1 (en) * 1993-04-21 1999-07-14 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Integrated structure protection device for the protection of logic-level power MOS devices against electro static discharges
JPH06338616A (ja) * 1993-05-28 1994-12-06 Sanyo Electric Co Ltd 縦型ｍｏｓ半導体装置及びその製造方法
JP3218267B2 (ja) * 1994-04-11 2001-10-15 新電元工業株式会社 半導体装置
US6084268A (en) 1996-03-05 2000-07-04 Semiconductor Components Industries, Llc Power MOSFET device having low on-resistance and method
JP3738127B2 (ja) * 1998-02-26 2006-01-25 新電元工業株式会社 高耐圧半導体デバイス
JP2982785B2 (ja) * 1998-04-03 1999-11-29 富士電機株式会社 デプレッション型ｍｏｓ半導体素子およびｍｏｓパワーｉｃ
US6346726B1 (en) 1998-11-09 2002-02-12 International Rectifier Corp. Low voltage MOSFET power device having a minimum figure of merit
JP3484690B2 (ja) * 1999-10-27 2004-01-06 関西日本電気株式会社 縦型電界効果トランジスタ
JP2001230412A (ja) * 2000-02-18 2001-08-24 Toyota Central Res & Dev Lab Inc 縦型半導体装置
US6372557B1 (en) * 2000-04-19 2002-04-16 Polyfet Rf Devices, Inc. Method of manufacturing a lateral fet having source contact to substrate with low resistance
US7115946B2 (en) * 2000-09-28 2006-10-03 Kabushiki Kaisha Toshiba MOS transistor having an offset region
US6600182B2 (en) * 2001-09-26 2003-07-29 Vladimir Rumennik High current field-effect transistor

Also Published As

Publication number Publication date
EP1313147A3 (en) 2008-01-02
JP2003152180A (ja) 2003-05-23
US7061048B2 (en) 2006-06-13
EP1313147A2 (en) 2003-05-21
US20040164350A1 (en) 2004-08-26
US6720618B2 (en) 2004-04-13
US20030089947A1 (en) 2003-05-15

Similar Documents

Publication Publication Date Title
JP4088063B2 (ja) パワーｍｏｓｆｅｔ装置
US6541820B1 (en) Low voltage planar power MOSFET with serpentine gate pattern
KR100829052B1 (ko) 전력 ｍｏｓｆｅｔ, 이를 형성하는 방법, 및 이 방법에의해 형성되는 다른 전력 ｍｏｓｆｅｔ
US8728890B2 (en) Fabrication of MOS device with integrated Schottky diode in active region contact trench
JP4456013B2 (ja) 半導体装置
US8928079B2 (en) MOS device with low injection diode
JP5025935B2 (ja) 絶縁ゲート型電界効果トランジスタの製造方法
US5798549A (en) Conductive layer overlaid self-aligned MOS-gated semiconductor devices
EP1132970A2 (en) Power semiconductor element capable of improving short circuit withstand capability while maintaining low on-voltage and method of fabricating the same
US20030227052A1 (en) Semiconductor device
KR20010023861A (ko) 반도체 전력 장치의 제조 방법
KR20000076870A (ko) 고밀도 모스-게이트 파워 디바이스 및 이를 성형하는 공정
US7732862B2 (en) Power semiconductor device having improved performance and method
EP1864332A2 (en) Semiconductor power device and corresponding manufacturing process
US6030870A (en) High density MOS technology power device
JPH1126758A (ja) トレンチ型ｍｏｓ半導体装置およびその製造方法
KR100538603B1 (ko) 전계-효과 반도체 소자의 제조 방법
KR100377130B1 (ko) 반도체 소자 및 그 제조 방법
JP4469524B2 (ja) 半導体装置の製造方法
JP2003510841A (ja) 傾斜したトップ酸化物及び傾斜したドリフト領域をもつデバイス
KR20000051294A (ko) 전기적 특성이 향상된 디모스 전계 효과 트랜지스터 및 그 제조 방법
KR20000014215A (ko) 높은 신뢰도의 횡형 디모스 트랜지스터 및 그제조방법
CN111987165B (zh) 横向双扩散晶体管的制造方法
JPH10107283A (ja) Ｍｏｓ技術パワーデバイス及びその製造方法
JP5014622B2 (ja) 絶縁ゲート型半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070807

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071009

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080128

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080219

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080222

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110228

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120229

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120229

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130228

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140228

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees