KR20000076870A - 고밀도 모스-게이트 파워 디바이스 및 이를 성형하는 공정 - Google Patents

고밀도 모스-게이트 파워 디바이스 및 이를 성형하는 공정 Download PDF

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Abstract

고밀도 MOS-게이트 디바이스는 반도체 기판과 기판상에 배치된 제 1 전도타입의 도프된 상부층을 포함한다. 상부층은 제 1 전도타입의 과도프된 소스 영역 및 상부표면에서 제 2 및 반대 전도 타입의 도프된 웰(well) 영역을 포함한다. 소스영역을 위한 접촉면을 포함하는 상부표면은 함몰부 아래에 놓인 상부층에서 제 2전도타입의 과도프된 깊은 바디 영역을 위한 접촉면을 포함하는 함몰부를 더 포함한다. 디바이스는 상부층에 배치된 트렌치 게이트를 더 포함하고, 그리고 절연층에 의해 상부층으로 부터 분리된 전도성 재료를 포함한다. 고밀도 MOS-게이트 디바이스를 성형하는 공정은 제 1전도타입의 도프된 상부층을 포함하는 반도체 기판의 제공단계를 포함한다. 제 2 및 반대 전도타입의 도프된 웰 영역은 상부층의 상부표면에 형성되고, 제 1전도타입의 도펀트는 과도프된 소스영역을 성형하기 위하여 웰 영역내로 주입된다. 질화물층은 상부층의 상부표면상에 성형되고, 질화물층과 상부층은 선택적으로 에칭되어, 이로 인해 상부층에서 트렌치를 형성한다. 트렌치는 절연층과 한줄로 되고, 그 다음 트렌치 게이트를 형성하기 위하여 전도성 재료로 채워진다. 질화물층은 제거되고, 레벨간 유전재료의 층은 트렌치 게이트와 상부층의 상부표면상에 형성된다. 레벨간 유전층은 선택적으로 에칭되고, 이로 인해 소스영역 접촉면을 형성한다. 소스영역은 바디영역 접촉면을 제공하는 얕은 홈을 형성하기 위하여 선택적으로 에칭된다. 제 2 전도타입의 도펀트는 홈내로 주입되고, 이로 인해 홈밑에 놓이는 깊은 바디 영역을 형성한다.

Description

고밀도 모스-게이트 파워 디바이스 및 이를 성형하는 공정{High Density MOS-Gated Power Device And Process For Forming Same}
본 발명은 MOS 디바이스에 관한 것이고, 보다 상세하게는 고밀도 MOS-게이트 파워 디바이스 및 이를 성형하는 공정에 관한 것이다.
도 14는 알려진 n-타입 MOSFET 디바이스(100)의 개략적인 단면도이다. 측벽과 바닥에 위치한 게이트 유전체(109)를 갖는 트렌치(108)를 포함하는 게이트 영역을갖는다. 트렌치(108)는 게이트 전극과 같은 역할을 하는 폴리실리콘(110)으로 채워진다. 소스와 바디영역(106, 104) 양쪽에 각각 연결된 탑(Top) 메탈(112)을 통해 소스 연결이 이루어진다. N+ 기판(101)의 후면은 드레인으로 사용된다.
N+ 소스영역(106)은 P-웰(well) 영역(103)내에 성형되고, 이는 트렌치의 코너까지 연장되어 커다란 전기장의 형성의 원인이 될 수 있다. P-웰(103)의 보다 낮은 항복 전압을 만드는 P+ 바디 주입(104)은 크고, 따라서 디바이스(100)의 활성영역을 줄인다. 도 14에서 오직 하나의 MOSFET이 도시되었지만, 다양한 셀룰러 또는 스트립 모양으로 배치된 배열로 구성된 전형적인 디바이스가 최근 산업에서 사용된다.
고밀도 MOS-게이트 디바이스는 반도체 기판과 기판상에 배치된 제 1 전도타입의 도프된 상부층을 포함한다. 상부층은 제 1 전도타입의 과도프된 소스 영역 및 상부표면에서 제 2 및 반대 전도 타입의 도프된 웰(well) 영역을 포함한다. 소스영역을 위한 접촉면을 포함하는 상부표면은 함몰부 아래에 놓인 상부층에서 제 2전도타입의 과도프된 깊은 바디 영역을 위한 접촉면을 포함하는 함몰부를 더 포함한다. 디바이스는 상부층에 배치된 트렌치 게이트를 더 포함하고, 그리고 절연층에 의해 상부층으로 부터 분리된 전도성 재료를 포함한다.
본 발명은 고밀도 MOS-게이트 디바이스는 반도체 기판과 기판상에 배치된 제 1 전도타입의 도프된 상부층을 포함하고, 상기 상부층은 제 1 전도타입의 과도프된 소스 영역 및 상부표면에서 제 2 및 반대 전도 타입의 도프된 웰영역에 특징지어지고, 상기 상부 표면은 소스영역을 위한 접촉면을 포함하고, 상기 상부 표면은 상부층에서 제 2전도타입의 과도프된 깊은 바디 영역을 위한 접촉면을 포함하는 함몰부를 더 포함하고, 상기 깊은 바디 영역은 상기 함몰부 아래에 놓이고, 그리고 트렌치 게이트는 상기 상부층에 배치되고, 상기 게이트는 절연층에 의해 상부층으로 부터 분리된 전도성 재료를 포함하고, 얕은 바디 영역은 상기 소스영역 접촉면 아래에 놓이고, 파워 MOSFET, 절연된 게이트 바이폴라 트랜지스터 및 MOS로 제어되는 싸이리스터로 구성된 그룹으로 부터 선택된다.
본 발명은 또한 기판의 상부층에 게이트 트렌치를 성형하고, 상기 상부층에 웰영역을 성형하고, 게이트 트렌치에 인접한 웰영역내에 소스영역을 형성하기 위하여 웰영역내로 제 1전도타입의 도펀트를 주입하는 단계를 포함하고, 소스영역의 일부를 선택적으로 에칭하고, 이로 인해 바디영역 접촉면으로 구성된 홈을 성형하고, 상기 소스영역의 비에칭영역은 소스영역 접촉면을 구성하고, 홈내로 제 2 전도타입의 도펀트를 주입하고, 이로써 상기 홈 아래 놓인 깊은 바디 영역을 성형하고, 그리고 상기 소스영역 접촉면 아래 놓인 얕은 바디 영역을 형성하기 위하여 상기 소스영역 접촉면내로 상기 제 2전도타입의 도펀트를 주입하는 것을 특징으로 하는 고밀도 MOS-게이트 디바이스를 성형하는 공정을 포함한다.
바람직하게는, 고밀도 MOS-게이트 디바이스를 성형하는 공정, 상기 공정은 상기 제 1전도타입의 도프된 상부층을 포함하는 반도체 기판을 제공하는 단계를 포함한다. 제 2 및 반대 전도 타입의 도프된 웰영역은 상부층의 상부표면에 형성되고, 제 1 전도 타입의 도펀트는 과도핑된 소스영역을 형성하기 위하여 웰영역내로 주입된다. 질화물층은 상부층의 상부표면상에 형성되고, 질화물층과 상부층이 선택적으로 에칭됨으로써 상부층에서 트렌치를 형성한다. 트렌치는 절연층과 일렬이고 그래서 트렌치 게이트를 형성하기 위하여 전도성 재료로 채워진다. 질화물층은 제거되고, 그리고 레벨간 유전체 재료층은 트렌치 게이트와 상부층의 상부표면상에 형성된다. 레벨간 유전체 재료층은 선택적으로 에칭됨으로써 소스영역 접촉면을 형성한다. 소스영역은 바디영역 접촉면을 제공하는 얕은 홈을 형성하기 위하여 선택적으로 에칭된다. 홈 아래에 놓이는 깊은 바디영역을 형성하기 위하여 제 2 전도 타입의 도펀트는 홈내로 주입된다.
도 1-14는 트렌치 MOSFET 디바이스를 성형하기 위한 종래기술의 공정단계를 묘사하고,
도 15-25는 본 발명에 따른 MOS-게이트 디바이스의 P-웰, 트렌치 게이트, 및 레벨간 유전체를 성형하는 단계를 묘사하고,
도 26-29는 본 발명에 형성된 디바이스에서 바디와 소스영역의 형성을 3차원으로 나타내는 도면,
도 30 및 도 31은 본 발명에 따른 공정에 의해 만들어진 디바이스를 설명하는 도 29의 단면도이다.
발명은 첨부된 도면을 참조하여 실시예의 형태로 설명되어 질것이다.
도 14와 같이 묘사된 디바이스가 블로킹(Off)상태일때, 양전압이 드레인 전극에 공급되고, 이로 인해 P 웰과 N 드레인 다이오드는 역바이어스된다. 게이트 전극에 아무 전압에 공급되지 않을때, 전류를 드레인과 소스 전극 사이로 흐르게 하는 채널이 보이지 않는다. P-웰/N-드레인 다이오드가 역으로 바이어스 되어 있기 때문에, 전기장을 포함하는 공핍(Depletion)영역이 형성된다. 이 전기장은 트렌치 바닥 코너(포인트 18)에서 게이트 산화물과 P-웰 실리콘의 접촉면에서 최대에 도달한다. 큰 전기장이 실리콘-산화물 경계면에서 형성되는 것을 허용한다면, 산화물은 캐리어 주입에 의해 충전되고, 항복 전압을 불안정하게 만들며, 최악의 경우 산화물을 파괴하여 게이트-드레인을 쇼트나게 한다. 보다 덜 파괴적인 경우에, 전리(ionization)가 디바이스 채널 영역에 가깝게 집중되고, 이는 디바이스의 고온 항복 전압을 줄이고 그 언클램프 유도 스위칭(Unclamped Inductive Switching, UIS) 수용력을 감소시킨다.
이러한 것이 일어나는 것을 방지하기 위하여, 깊은 고농축 P+바디가 P-웰의 중간에서 더 낮은 항복 전압에 사용되고, 충돌 전리를 디바이스 채널과 트렌치 코너로부터 멀리 떨어진 곳으로 이동시킨다. 항복 전압을 낮춤으로써, 실리콘 산화물 경계층에서의 트렌치 코너에서 임계 자계도 역시 줄어든다. 종래의 디바이스에서 이러한 깊은 P+바디 설계를 완성하기 위하여, 분리된 임계 얼라인먼트 P+바디 포토레지스터 단계가 트렌치들 사이의 중간에서 P+영역을 정의하기 위해 사용되고, 높은 열적 버젯(Budget) 드라이브와 결합한 더 높은 에너지 주입이 실리콘내로 P+바디를 깊숙이 확산시키기 위하여 사용된다. 도펀트가 실리콘에서 수직으로 확산될 때, 그들은 또한 수직깊이의 80%인 전형적인 비율로 측방으로 확산된다. P+바디는 높은 도우즈(Dose) 농도에 의하여 형성되기 때문에, 디바이스 크기는 또한 디바이스 채널 영역에 다다르는 측방 바디 확산을 방지하기 위하여 증가하여야만 한다. 어떠한 고P+ 도우즈라도 채널에 도달한다면 디바이스 쓰레숄드는 가용 레벨을 넘어 증가할 것이고, 매우 가변적으로 될 것이다. 높은 P+도우즈가 필요하고 그리고 실제로 주입 에너지에 한계가 있기 때문에 요구되는 드라이브 열적 버젯을 감소시키고 디바이스 사이즈를 줄이기 위해 더 높은 에너지(더 깊은) P+주입을 사용하는 것은 실질적이지 못하다.
트렌치 MOSFET 디바이스(100)를 완성하기 위한 전형적인 전류 공정은 두께와 원하는 항복 전압(도 1)에 필요한 저항적 특성을 갖는 N-도프된 에피텍셜층(102)을 고도로 도프된 N+ 기판(101)위에 침적시키는 것이다. 그 다음, P-웰(103)(도 2)을 생성하기 위하여 블랭킷(Blanket) P-웰 주입이 완료된다.
마스크(M)를 사용하는 사진식각 단계는 P+ 바디(104)(도 3,4)를 성형하기 위하여 P-웰(103)내로 예를 들어 붕소의 선택적이고 고도의 도우즈 P+ 주입을 허용한다. 마스크(M)를 벗겨낸 이후, 얇은 스크린 산화물층(105)이 웨이퍼상에 형성되고, 그리고 고온 버젯 진행단계가 P+바디(104)와 P-웰(103)을 층(102)내로 깊숙히 주입하기 위하여 사용된다. 이 고온 버젯단계는 또한 고도로 도프된 P+바디(104)의 측면 확산을 초래하고, 어떠한 고농도 P+도핑도 디바이스 채널에 도달하여 이로 인해 디바이스 쓰레숄드 전압에 영향을 미치는 것을 방지하기 위하여 그 다음에 형성된 트렌치들 사이에 커다란 추가 측방 거리를 필요로 한다. 이들 측방 거리 조건들은 분명히 디바이스(100)의 크기를 줄이려는 노력에 불리한 효과를 발휘한다.
소스 마스크(SM)에 의해 P+바디(104)에 배치된 N+소스(106)은 예를 들어 비소 또는 인 이온과 표준 사진식각 공정(도 6)을 이용하여 선택적으로 주입된다. 블랭킷 질화층(107)은 그 다음 트렌치 에칭을 위하여 하드 마스크처럼 활동하기 위하여 침적(도 7)된다. 사진식각 트렌치 마스크(TM)를 이용하여, 트렌치(108)는 표준 공정(도 8)에 의해 정의 되고 건조 에칭된다. 게이트 산화물층(109)은 게이트 유전체(도 9)와 같은 역할을 하도록 트렌치(108)에서 성장하거나 침적된다. 게이트 전극 재료로 사용되어지는 폴리실리콘(110)은 웨이퍼 전체(도 10)위에 침적된다. 평탄화 에칭을 사용하여, 폴리실리콘(110)은 플래너 표면으로 제거되나 트렌치(도 11) 내부에는 남는다.
전형적으로는 보로포스포실리케이트(borophosphosilicate) 유리(BPSG) 또는 포스토실리게이트 유리(PSG)와 같은 레벨간 유전재료(111)가 웨이퍼 상에 침적되고 선택적으로 에칭된다(도 12, 13). 종래의 디바이스(100)의 제작은 웨이퍼의 최상 표면에 소스접촉이 되도록 그리고 배면(미도시)에 드레인 접촉이 되도록 금속(112)을 침적시킴으로써 완성되었다(도 14).
도 1-14에서 설명된 공정에 의해 제작된 디바이스의 크기는 P+바디의 임계적으로 배치된 포토레지스터의 해상도 및 덧붙여 임계적으로 배치된 트렌치, 소스 및 접촉 개방단계에 의하여 실질적으로 제어된다. 포토레지스터 공정에서 잘못 정열된 공차를 위한 준비가 이루어져야 한다. 추가로, 알려진 디바이스는 P+ 바디를 원하는 깊이로 확산시키기 위하여 높은 버젯 열확산을 필요로 한다. 깊은 바디의 형성은 채널과의 접촉내로 고도로 도프된 P+바디가 진입하는 것을 방지하기 위하여 추가적인 측방 거리를 필요로 한다. 바디가 채널에 도달한다면, 디바이스 쓰레숄드 전압은 매우 가변적이 되고, 또는 심지어 디바이스를 사용할 수 없을만큼 높게 된다. 따라서, 임계 포토레지스터 배치 및 깊은 바디 주입의 결합은 상기 언급된 공정에 의하여 성형된 디바이스의 크기를 줄이려는 모든 노력을 심하게 압박한다.
형성된 디바이스의 크기를 실질적으로 줄일수 있는 공정이 도 15-31에 묘사된다. 공정은 단계들의 특정 흐름에 의해 설명되어진다. 예를 들어, 소스와 웰 도펀트 주입 및 그들의 활동의 순서는 구조와 최종 디바이스의 기능에 영향을 미치지 않으면서 변경될 수 있다. 또한, 질화물 및 스크린 산화물이 사용되고 벗겨지는 순서도 변할 수 있다. 질화물은 하드 마스크 재료로 사용되기 때문에, 산화물과 같은 택일적 재료도 동일한 목적을 위해 사용될 수 있다. 본 발명의 공정은 N-채널 실리콘 디바이스에 대해 설명되나 그 밖의 디바이스 및 다른 반도체 재료 및 도펀트에도 또한 적용할 수 있다. 디바이스가 성형된 상부층은 에피텍셜층으로 설명되나 상부층은 또한 기판내에도 포함될 수 있다. 설명된 디바이스는 파워 MOSFET이나, 다른 MOS-게이트 디바이스, 예를 들어 절연 게이트 바이폴라 트랜지스터(IGBTs) 또는 MOS-제어 싸이리스터(MCTs)도 또한 고려될 수 있다.
기판의 상부에 에피텍셜층(102)을 침적시키는 초기공정 단계는, 이는 스크린 산화물(105)의 성장 및 P-웰(103)(도 15, 16, 17)를 형성시키기 위한 침적이 뒤따르고, 선행기술에서 언급한 것과 유사하다.(즉, 도 1,2,3). 이 시점에서 설명되어진 종래기술의 단계로부터 차이가 있다. 언급한 종래기술에 의해 구비된 P+를 정의하기 위한 난-셀프 얼라인(Non-self aligned) 포토레지스터 과정을 사용하기 보다는, 예를 들어 비소 또는 인 이온의 N+ 주입이 N+ 소스(201)를 성형하기 위하여 채택되고, 질화물층(202)의 침적이 뒤따라진다(도 18 및 19). 트렌치(203)는 포토레지스터 마스크(TM)에 의하여 정의된다. 질화물층(202) 및 스크린 산화물층(105)은 하드 마스크를 형성하기 위하여 에칭되고, 트렌치(203)는 층(102)내로 에칭된다(도 20). 게이트 산화물(204)은 트렌치(203) 내부로 성장하고, 폴리실리콘(205)의 침적이 뒤이어진다(도 22). 게이트 산화물의 열성장은 또한 P-웰(103)을 이끈다. 게이트 산화도중 어떤 설계 또는 불충분한 열적 버젯은 원하는 깊이로 유발시키기 위하여 분리된 P-웰 유발단계를 요구한다. 평탄화는 트렌치(203)내에 폴리실리콘(205)을 남기고, 그리고 표준 에칭 과정은 질화물층(202)을 제거한다(도 23).
레벨간 유전재료(206)는 침적되고(도 24), 패턴된 레벨간 유전체(207) 및 접촉면을 소스(201)에 제공하기 위하여 표준 마스킹 기술에 의하여 선택적으로 에칭된다(도 25).
이 때, 혁신적인 주기적 셀프-얼라인 P+ 바디가 디바이스 내에 형성된다. 접촉면(208)을 가로질러 침적된 스트립 마스크(PM)로 설명된 포토레지스터층이 형성된다(도 26). 그 평행방향이 패턴된 레벨간 유전체(207) 및 접촉면(208)에 의하여 정의되는 마스크(PM)는 이전층에 대하여 비임계적으로 배치되고, 따라서 종래 공정들과는 달리 디바이스의 크기에 영향을 미치지 않는다. 웨이퍼의 얕은 홈 에칭은 P+ 접촉면(209)을 형성하기 위하여 수행된다(도 27). N+ 소스(201) 및 플레너 N+ 접촉면(208) 부위는 마스크(PM)에 의하여 보호되기 때문에 따라서 에칭되지 않는다. 표준 방법에 의한 마스크(PM)의 스트립을 뒤이어, 얕은 홈 에칭에 의하여 형성된 접촉면(209) 내로 예를 들어 붕소의 P+ 주입은 깊은 P+ 바디(210)의 형성을 초래한다(도 28). 결국, 깊은 P+ 바디(210)는 마스크(PM)의 스트립에 앞서 주입될 수 있다. P+ 주입은 또한 소스 접촉접(208) 아래 놓인 얕은 바디 영역(211)의 형성을 초래한다.
종래기술에서 전형적으로 사용되던 낮은 열적 버젯 단계, 예를 들어 더 낮은 온도 및/혹은 더 짧은 시간이 P+ 주입을 활성시키기 위하여 채택될 뿐, 현재 기판내로 P+ 바디(210)를 더 깊게 확산시킬 필요는 없다. 본 발명의 디바이스(200) 성형은 N+ 바디 영역 및 P+ 바디 영역(201, 210)에 각각 접촉하는 디바이스 표면상에 금속(212)층 및 후면과 접촉하는 드레인을 제공하기 위한 다른 금속층(미도시)을 침적시킴으로써 완성된다(도 29).
도 30은 본 발명의 공정에 의해 성형된 디바이스(200)의 P+바디 접촉영역을 지나는 도 29의 A-A 단면을 도시하고, 도 31은 디바이스(200)의 N+소스 접촉영역을 지나는 도 29의 B-B 단면을 도시한다. P+주입이 깊은 P+ 바디(210)를 형성하기 위하여 만들어진, 얕게 에칭된 P+ 바디 접촉면(209)은 PM마스크에 의해 보호되는 N+소스 접촉면(208) 부위 보다 작은 것이 바람직하다.
도 15-31에 의해 설명되었듯이, 고밀도 트렌치 MOS-게이트 파워 디바이스를 형성하는 공정은 깊은 P+ 바디 설계의 장점을 유지하면서 실질적인 사이즈의 축소를 이뤄낸다. 본 발며의 공정에서, 웨이퍼의 주기적인 얕은 홈 에칭은 기판 상부 표면 밑으로 원하는 깊이의 홈을 형성하기 위하여 행해진다. 이러한 에칭이 접촉 개방에 대해 셀프-얼라인 되기 때문에, 임계 얼라인먼트 포토레지스터 마스킹 단계가 필요하지 않다. 표면의 홈 때문에, P+ 주입물이 실리콘내로 깊숙이 주입되고, 그리고 이어지는 낮은 열적 버젯 단계가 도펀트를 활성화시키기 위하여 사용될 뿐 기판내로 P+ 바디를 깊숙이 확산시키기 위하여 사용되지 않는다. 높은 도우즈의 P+ 붕소가 채널영역에 도달하는 것을 방지하는데 더 짧은 측방 거리가 필요하기 때문에 결과 디바이스는 더 작게 만들수 있다. 그 밖의 잇점은 P+ 바디 셀프-엘라인먼트이고, 이는 포토레지스터 마스킹 공정에서 잘못된 배열을 위한 공차에 의해 요구되어지는 추가적인 크기의 증가를 피할 수 있다. 본 발명에 의해 제공되는 디바이스 크기의 축소는 근본적으로 디바이스 효율과 파워 핸들링 용량을 개선한다.
고밀도 MOS-게이트 디바이스는 반도체 기판과 기판상에 배치된 제 1 전도 타입의 도프된 상부층을 포함한다. 상부층은 제 1 전도타입의 과도프된 소스 영역 및 상부표면에서 제 2 및 반대 전도 타입의 도프된 웰 영역을 포함한다. 소스영역을 위한 접촉면을 포함하는 상부표면은 함몰부 아래에 놓인 상부층에서 제 2전도 타입의 과도프된 깊은 바디 영역을 위한 접촉면을 포함하는 함몰부를 더 포함한다. 디바이스는 상부층에 배치된 트렌치 게이트를 더 포함하고, 그리고 절연층에 의해 상부층으로 부터 분리된 전도성 재료를 포함한다. 고밀도 MOS-게이트 디바이스를 성형하는 공정은 제 1전도 타입의 도프된 상부층을 포함하는 반도체 기판의 제공단계를 포함한다. 제 2 및 반대 전도타입의 도프된 웰 영역은 상부층의 상부표면에 형성되고, 제 1전도 타입의 도펀트는 과도프된 소스영역을 성형하기 위하여 웰 영역내로 주입된다. 질화물층은 상부층의 상부표면상에 성형되고, 질화물층과 상부층은 선택적으로 에칭되어, 이로 인해 상부층에서 트렌치를 형성한다. 트렌치는 절연층과 한줄로 되고, 그 다음 트렌치 게이트를 형성하기 위하여 전도성 재료로 채워진다. 질화물층은 제거되고, 레벨간 유전 재료의 층은 트렌치 게이트와 상부층의 상부표면상에 형성된다. 레벨간 유전층은 선택적으로 에칭되고, 이로 인해 소스영역 접촉면을 형성한다. 소스영역은 바디영역 접촉면을 제공하는 얕은 홈을 형성하기 위하여 선택적으로 에칭된다. 제 2 전도타입의 도펀트는 홈내로 주입되고, 이로 인해 홈밑에 놓이는 깊은 바디 영역을 형성한다.
높은 도우즈의 P+ 붕소가 채널영역에 도달하는 것을 방지하는데 더 짧은 측방 거리가 필요하기 때문에 결과 디바이스는 더 작게 만들수 있다. 그 밖의 잇점은 P+ 바디 셀프-엘라인먼트이고, 이는 포토레지스터 마스킹 공정에서 잘못된 배열을 위한 공차에 의해 요구되어지는 추가적인 크기의 증가를 피할 수 있다. 본 발명에 의해 제공되는 디바이스 크기의 축소는 근본적으로 디바이스 효율과 파워 핸들링 용량을 개선한다.

Claims (10)

  1. 반도체 기판과 기판상에 배치된 제 1 전도 타입의 도프된 상부층을 포함하고, 상기 상부층은 상기 제 1 전도 타입의 과도프된 소스 영역 및 상부표면에서 제 2 및 반대 전도 타입의 도프된 웰영역에 특징 지어지고, 상기 상부 표면은 상기 소스영역을 위한 접촉면을 포함하고, 상기 상부 표면은 상기 상부층에서 상기 제 2전도 타입의 과도프된 깊은 바디 영역을 위한 접촉면을 포함하는 함몰부를 더 포함하고, 상기 깊은 바디 영역은 상기 함몰부 아래에 놓이고, 그리고 트렌치 게이트는 상기 상부층에 배치되고, 상기 게이트는 절연층에 의해 상부층으로 부터 분리된 전도성 재료를 포함하고, 얕은 바디 영역은 상기 소스영역 접촉면 아래에 놓이고, 파워 MOSFET, 절연된 게이트 바이폴라 트랜지스터 및 MOS로 제어되는 싸이리스터로 구성된 그룹으로 부터 선택되는 고밀도 MOS-게이트 디바이스.
  2. 제 1항에 있어서, 상기 상부층의 상기 상부표면중 상기 함몰부에서 상기 소스영역 접촉면상 및 상기 바디영역 접촉면상에 금속 접촉을 포함하고, 여기서 상기 상부층은 상기 기판내에 포함되는 디바이스.
  3. 제 2항에 있어서, 상기 상부층은 에피텍셜층을 포함하고, 상기 제 1 전도 타입은 N, 그리고 상기 제 2 전도 타입은 P, 그리고 상기 기판은 단결정 실리콘을 포함하고, 그리고 상기 절연층은 이산화규소를 포함하는 디바이스.
  4. 제 1항에 있어서, 상기 트렌치 게이트안의 상기 전도성 재료는 고농도로 도프된 폴리실리콘이고, 그리고 상기 레벨간 유전재료는 보로포스포실리케이트 유리 또는 포스포실리케이트 유리이고, 그리고 상기 바디 접촉면은 사기 소스 접촉면 보다 적은 디바이스.
  5. 제 1 전도 타입의 도프된 상부층을 포함하는 반도체 기판을 제공하고, 상기 상부층은 상부표면을 갖고, 상기 상부층의 상기 상부표면에서 제 2 및 반대 전도 타입의 도프된 웰 영역을 형성하고, 상기 웰영역안에서 상기 제 1 전도 타입의 도펀트를 주입하고, 이로 인해 상기 웰영역에서 과도프된 소스영역을 형성하고, 상기 상부층의 상기 상부표면상에 질화물층을 형성하고, 상기 질화물층과 상기 상부층을 선택적으로 에칭하고, 이로 인해 상기 상부층에 트렌치를 형성하고, 상기 트렌치를 절연층과 일렬 배치하고, 그리고 상기 트렌치를 전도성 재료로 채우고, 이로 인해 트렌치 게이트를 형성하고, 상기 질화물층을 제거하고 그리고 상기 트렌치 게이트 및 상기 상부층의 상기 상부표면 상에 레벨간 유전 재료의 층을 형성하고, 상기 레벨간 유전층을 선택적으로 에칭하고 이로 인해 소스영역 접촉면을 형성하고, 상기 소스 영역을 선택적으로 에칭하고, 이로 인해 상기 소스영역내에 얕은 홈을 형성하고, 상기 홈은 바디 영역 접촉면을 포함하고, 상기 홈내로 상기 제 2 전도 타입의 도펀트를 주입하고, 이로 인해 상기 홈 아래에 놓이는 깊은 바디 영역을 형성하고, 그리고 상기 질화물층의 성형에 앞서 상기 상부층의 상기 상부표면상에 산화물의 스크린층을 형성하는 단계를 포함하는 고밀도 MOS-게이트 디바이스를 성형하는 공정.
  6. 제 5항에 있어서, 상기 소스영역 접촉면 내로 상기 제 2 전도 타입의 도펀트를 주입하고, 이로 인해 상기 소스영역 접촉면 아래 놓이는 얕은 바디 영역을 형성하고, 상기 소스영역 접촉면상 및 상기 바디영역 접촉면상에 금속 접촉을 형성하고, 여기서 상기 상부층은 상기 기판내에 포함 되어지고, 그리고 바람직하게는 상기 상부층은 에피텍셜층을 포함하는 것을 특징으로 하는 공정.
  7. 제 5항에 있어서, 상기 제 1 전도 타입은 N, 그리고 상기 제 2 전도 타입은 P, 상기 기판은 단결정 실리콘을 포함하고 상기 절연층은 이산화규소를 포함하고, 그리고 상기 트렌치 게이트에서 상기 전도성 재료는 고농도로 도프된 폴리실리콘인 공정.
  8. 제 5항에 있어서, 제 1 전도 타입의 상기 도펀트는 비소 또는 인을 포함하고, 제 2 전도 타입의 상기 도펀트는 붕소를 포함하고, 여기서 상기 레벨간 유전 재료는 보로포스포실리케이트 유리 또는 포스포실리케이트 유리를 포함하고, 그리고 상기 바디 접촉면은 상기 소스 접촉면 보다 적은 공정.
  9. 기판의 상부층에 게이트 트렌치를 성형하고, 상기 상부층에 웰 영역을 성형하고, 게이트 트렌치에 인접한 웰 영역내에 소스 영역을 형성하기 위하여 상기 웰 영역내로 제 1 전도 타입의 도펀트를 주입하는 단계를 포함하고, 상기 소스 영역의 일부를 선택적으로 에칭하고, 이로 인해 바디영역 접촉면으로 구성된 홈을 형성하고, 상기 소스 영역의 비에칭 영역은 상기 소스 영역 접촉면을 구성하고, 홈 내로 제 2 전도타입의 도펀트를 주입하고, 이로써 상기 홈 아래 놓인 깊은 바디 영역을 형성하고, 그리고 상기 소스 영역 접촉면 아래 놓인 얕은 바디 영역을 형성하기 위하여 상기 소스 영역 접촉면 내로 상기 제 2전도타입의 도펀트를 주입하는 것을 특징으로 하는 고밀도 MOS-게이트 디바이스를 성형하는 공정.
  10. 제 9항에 있어서, 상기 소스 영역 접촉면상 및 상기 바디 영역 접촉면상에 금속 접촉을 형성하고, 상기 상부층은 상기 기판내에 포함되고, 상기 상부층은 에피텍셜층을 포함하고, 상기 제 1 전도 타입은 N, 그리고 상기 제 2 전도 타입은 P이고, 여기서 상기 기판은 단결정 실리콘을 포함하고 그리고 절연층은 이산화규소를 포함하고, 상기 트렌치 게이트 내의 상기 전도성 재료는 고도로 도프된 폴리실리콘을 포함하고, 상기 바디 접촉면은 상기 소스 접촉면 보다 적은 것을 특징으로 하는 공정.
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