CN102184957B

CN102184957B - Umos晶体管及其形成方法

Info

Publication number: CN102184957B
Application number: CN201110102996.3A
Authority: CN
Inventors: 刘宪周
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2011-04-22
Filing date: 2011-04-22
Publication date: 2016-05-11
Anticipated expiration: 2031-04-22
Also published as: CN102184957A

Abstract

一种UMOS晶体管的形成方法，包括：提供半导体基底，所述半导体基底表面形成有外延层，所述外延层的表面形成有掺杂阱，所述掺杂阱和所述外延层的掺杂类型相反；形成沟槽，所述沟槽贯穿所述掺杂阱，并部分位于所述外延层内；形成覆盖所述掺杂阱和沟槽的栅介质层以及填充满所述沟槽的多晶硅层；对所述多晶硅层进行刻蚀处理，直至暴露栅介质层，形成栅电极层；在所述掺杂阱内形成源区，所述源区位于栅电极层两侧。本发明还提供依据上述方法所形成的UMOS晶体管。通过本发明可以提高UMOS晶体管的性能。

Description

UMOS晶体管及其形成方法

技术领域

本发明涉及半导体器件的形成方法，特别涉及UMOS晶体管及其形成方法。

背景技术

随着半导体技术的不断发展，功率器件(PowerDevice)作为一种新型器件，被广泛应用于如磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载。而现有的MOS晶体管等器件无法满足上述需求，因此，为了满足应用的需要，各种功率器件成为关注的焦点。

U形沟槽金属-氧化物-半导体场效应晶体管(UMOS，U-groove-metal-oxide-silicontransistors)是一种常用的功率器件，其沟道的方向垂直于衬底，不但能够提供优良的功率性能，与常规的MOS晶体管比还能够节省大约40％的面积。

图1示出了UMOS晶体管的剖面结构示意图。如图1所示，包括：N⁺掺杂的半导体基底10；形成在半导体基底10上的外延层11，所述外延层11为N^-掺杂；形成在所述外延层11表面的掺杂阱12，所述掺杂阱12为P型掺杂；贯穿所述掺杂阱12的沟槽；栅介质层13，覆盖所述沟槽的底部和侧壁；栅电极14，形成在所述栅介质层13上，填满所述沟槽；源区15和源区17，形成在所述沟槽两侧的掺杂阱12内，与所述栅介质层13相邻，为N⁺掺杂；体区16和体区18，形成在所述掺杂阱12内，为P⁺掺杂。

图1中包括了2个对称的UMOS晶体管，具体的，外延层11、掺杂阱12、源区15、栅介质层13和栅电极14构成了其中一个UMOS晶体管，其中外延层11作为漏极，源区15作为源极，外延层11和源区15之间与栅介质层13相邻的掺杂阱12的部分作为沟道区，体区16与掺杂阱12的掺杂类型相同，用作体电极；外延层11、掺杂阱12、源区17、栅介质层13和栅电极14构成了另一个UMOS晶体管，其中外延层11作为漏极，源区17作为源极，外延层11和源区17之间与栅介质层13相邻的掺杂阱12的部分作为沟道区，体区18与掺杂阱12的掺杂类型相同，用作体电极。由于外延层11以及栅介质层13的形状呈“U”形，因此命名为UMOS晶体管。UMOS晶体管的栅介质层13和栅电极14的结构决定了其比常规的MOS晶体管具有更高的输入阻抗，因而可以用作功率器件。

现有技术的UMOS晶体管的形成方法，包括：

参考图2，提供半导体基底10，所述半导体基底10上形成有外延层11，所述外延层11的表面形成有掺杂阱12，所述掺杂阱12和所述外延层11的掺杂类型相反；

参考图3，形成沟槽12a，所述沟槽12a贯穿所述掺杂阱12，底部和侧壁暴露出所述外延层11；

参考图4，形成覆盖所述掺杂阱12和沟槽12a的栅介质层13以及填充满所述沟槽的多晶硅层16；

参考图5，对所述多晶硅层16进行平坦化处理，直至暴露掺杂阱12，形成栅电极层14和栅介质层13。

最后，对掺杂阱12进行掺杂，形成如图1所示的UMOS晶体管。

但是，在上述方法中，在对多晶硅层16进行平坦化处理时，栅介质层14靠近沟槽拐角的地方容易形成凹陷19，从而对器件的性能产生不利的影响，随着栅介质层厚度越来越薄，所述凹陷19对器件的性能的影响也越来越严重。

关于UMOS晶体管的更多详细内容，请参考专利号为6551881的美国专利。

发明内容

本发明的实施例解决的问题是提供一种UMOS晶体管的形成方法，解决现有UMOS晶体管的形成方法中，栅介质层靠近沟槽拐角的地方容易形成凹陷的问题。

为解决上述问题，本发明的实施例提供一种UMOS晶体管的形成方法，包括：

提供半导体基底，所述半导体基底表面形成有外延层，所述外延层的表面形成有掺杂阱，所述掺杂阱和所述外延层的掺杂类型相反；

形成沟槽，所述沟槽贯穿所述掺杂阱，并部分位于所述外延层内；

形成覆盖所述掺杂阱和沟槽的栅介质层以及填充满所述沟槽的多晶硅层；

对所述多晶硅层进行刻蚀处理，直至暴露栅介质层，形成栅电极层；

在所述掺杂阱内形成源区，所述源区位于栅电极层两侧。

可选地，还包括：在对所述多晶硅层进行刻蚀处理之前，对所述多晶硅层进行平坦化处理，直至多晶硅层位于掺杂阱表面的部分的厚度为500-2500埃。

可选地，在形成源区之前，还包括：去除位于掺杂阱表面的部分厚度的栅介质层，去除工艺后，位于掺杂阱表面的栅介质层的厚度为150-250埃。

可选地，所述半导体基底和外延层的掺杂类型为N型，所述掺杂阱的掺杂类型为P型，所述源区的掺杂类型为N型。

可选地，所述源区的掺杂元素为砷。

可选地，所述栅介质层的材料是二氧化硅。

可选地，在去除工艺之前，栅介质层的厚度为300-500埃。

相应地，本发明还提供通过上述方法所形成的UMOS晶体管，包括：UMOS晶体管的形成方法所形成的UMOS晶体管，其特征在于，包括：

半导体基底，所述半导体基底表面形成有外延层，所述外延层的表面形成有掺杂阱，所述掺杂阱和所述外延层的掺杂类型相反；

沟槽，贯穿所述掺杂阱，并部分位于所述外延层内；

栅介质层，覆盖所述沟槽的底部和侧壁，且覆盖掺杂阱的表面；

栅电极，形成于所述栅介质层的表面且填满所述沟槽；

源区，位于所述掺杂阱内且位于所述栅电极层两侧。

可选地，还包括：体区，形成于所述掺杂阱内，其掺杂类型与所述掺杂阱相同。

可选地，形成源区之前，去除部分厚度的栅介质层，使得栅介质层位于掺杂阱表面的部分的厚度是150-250埃。

与现有技术相比，本发明的实施例具有以下优点：

本发明的实施例中，采用刻蚀的方法去除位于掺杂阱表面的多晶硅层，形成栅电极层，利用现有的刻蚀终点探测技术，可以使所述刻蚀停止在栅介质层表面，而不会在栅介质层靠近沟槽拐角的地方形成凹陷，从而提高了UMOS晶体管的性能；

在本发明的可选实施例中，在对多晶硅层进行刻蚀之前，先对多晶硅层进行平坦化处理，去除位于掺杂阱表面的部分厚度的多晶硅层，所以可以缩短后续刻蚀工艺的时间，提高效率；

在本发明的可选实施例中，在对掺杂阱进行掺杂，形成源区之前，去除位于掺杂阱表面的部分厚度的栅介质层，掺杂离子可以穿过剩余的位于掺杂阱表面的栅介质，进入掺杂阱，从而有利于后续掺杂工艺的进行。

附图说明

图1是现有UMOS晶体管的剖面结构示意图；

图2至图5是现有的UMOS晶体管的形成方法的剖面结构示意图；

图6是本发明的实施例所提供的UMOS晶体管的形成方法的流程示意图；

图7至图13是本发明的实施例所提供的UMOS晶体管的形成方法的剖面结构示意图。

具体实施方式

正如背景技术所言，现有的UMOS晶体管形成方法中，栅介质层靠近沟槽拐角的地方容易形成凹陷。发明人经过研究发现，栅介质层在靠近沟槽拐角的地方容易形成凹陷的原因是，位于掺杂阱表面的多晶硅层的厚度远大于栅介质层的厚度，所以在采用平坦化工艺去除位于掺杂阱表面的多晶硅层的过程中，为了完整地去除所述多晶硅层，很难使平坦化处理停止在栅介质层表面，并且会对位于拐角处的栅介质层造成损耗，形成如图5所示的凹陷19。为此，发明人尝试调整平坦化工艺的参数，但是收效甚微。

于是发明人进一步尝试改变去除位于掺杂阱表面的多晶硅层的工艺方法。经过研究，发明人提供一种形成UMOS晶体管的方法，本发明所提供的方法先采用平坦化处理去除位于掺杂阱表面的部分厚度的多晶硅层，再利用刻蚀工艺去除掺杂阱表面残余的多晶硅层，从而避免栅介质层在靠近沟槽拐角的地方形成凹陷，进一步提高UMOS晶体管的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。

图6是本发明的实施例所提供的UMOS晶体管的形成方法的流程示意图，包括：

步骤S101，提供半导体基底，所述半导体基底表面形成有外延层，所述外延层的表面形成有掺杂阱，所述掺杂阱和所述外延层的掺杂类型相反；

步骤S102，形成沟槽，所述沟槽贯穿所述掺杂阱，并部分位于所述外延层内；

步骤S103，形成覆盖所述掺杂阱和沟槽的栅介质层以及填充满所述沟槽的多晶硅层；

步骤S104，对所述多晶硅层进行平坦化处理，直至所述多晶硅层位于掺杂阱表面的部分的厚度为500-2500埃；

步骤S105，对所述平坦化处理后的多晶硅层进行刻蚀处理，直至暴露栅介质层，形成栅电极层；

步骤S106，在所述掺杂阱内形成源区，所述源区位于栅电极层两侧。

参考图6和图7，执行步骤S101，提供半导体基底20，所述半导体基底20表面形成有外延层21，所述外延层21的表面形成有掺杂阱22，所述掺杂阱22和所述外延层21的掺杂类型相反。

具体的，提供半导体基底20，所述半导体基底20的材料为半导体材料，可以是单晶硅，也可以是也可以是硅、锗、砷化镓或硅锗化合物，还可以是绝缘体上硅(SOI，SiliconOnInsulator)结构或硅上外延层结构，本实施例中所述半导体基底20为N⁺型掺杂。所述半导体基底20上形成有外延层21，所述外延层21可以采用外延生长工艺形成，本实施例中其掺杂类型与所述半导体基底20相同，具体为N^-型掺杂。所述外延层21的表面形成有掺杂阱22，所述掺杂阱22的掺杂类型和所述外延层21的掺杂类型相反，本实施例中具体为P型掺杂，其形成方法可以为对所述外延层21进行离子注入，从而在外延层21的表面形成掺杂阱22。本领域技术人员可以根据需要对所述外延层21和掺杂阱22的掺杂浓度进行选定。

参考图6和图8，执行步骤S102，形成沟槽22a，所述沟槽22a贯穿所述掺杂阱22，并部分位于所述外延层21内。

所述沟槽22a的形成方法包括：在所述掺杂阱22的表面形成光刻胶并图形化，定义出所述沟槽22a的图形；以所述光刻胶图形为掩膜进行刻蚀，刻穿所述掺杂阱22，并刻蚀所述外延层21的一部分，使得形成的沟槽22a的底部和侧壁暴露出所述外延层21。在本实施例中，所述沟槽22a的深度为1.2-1.5微米。本领域技术人员可以根据需制备的UMOS晶体管的参数来确定具体的刻蚀深度。

参考图6和图9，执行步骤S103，形成覆盖所述掺杂阱22和沟槽22a的栅介质层24以及填充满所述沟槽的多晶硅层25a。

具体地，在本发明的一个实施例中，栅介质层24的材料为二氧化硅；所述多晶硅层25a的材料为多晶硅。可以采用化学气相沉积法形成所述的栅介质层24和多晶硅层25a。

因为沟槽22a处存在高度差，所以所形成的多晶硅层25a的表面不是平坦的。

参考图6和图10，执行步骤S104，对所述多晶硅层25a进行平坦化处理，直至所述多晶硅层25a位于掺杂阱22表面的部分的厚度为500-2500埃。

在本实施例中，采用化学机械研磨的方法对所述多晶硅层25a进行平坦化处理，所述平坦化处理去除掺杂阱22表面的部分多晶硅层25a，在平坦化处理后，所述多晶硅层25a位于掺杂阱22表面的部分的厚度为500-2500埃。

在本实施例中，因为所形成的多晶硅层25a需要填充满所述沟槽22a，所以在平坦化处理中去除的多晶硅层25a的厚度比较大，所述平坦化处理后形成的界面不是很容易控制，如果去除后保留的多晶硅层25a的厚度过大，会使后续刻蚀处理所需要的时间比较长，不利于提高效率；如果去除后保留的多晶硅层的厚度过小，又容易在平坦化处理中对栅介质层24造成损伤，使得栅介质层24在拐角处形成凹陷。发明人经过大量的实验研究，发现，在平坦化处理中，所述多晶硅层25a位于掺杂阱22表面的部分保留500-2500埃为一个比较合适的值，既不会使栅介质层24在拐角处形成凹陷，又不会使后续刻蚀工艺的负担过大。

参考图6和图11，执行步骤S105，对所述平坦化处理后的多晶硅层25a进行刻蚀处理，直至暴露栅介质层24，形成栅电极层25。

在本实施例中，在平坦化处理之后，所述多晶硅层25a位于掺杂阱22表面的部分的厚度为500-2500埃。因为所述厚度比较小，所以采用刻蚀终点探测技术，可以使所述刻蚀工艺停止在栅介质层24的表面，而不对栅介质层24造成任何不可忽略的影响，尤其是不会形成凹陷，从而可以提高所形成的UMOS晶体管的性能。

参考图6、图12和图13，执行步骤S106，在所述掺杂阱22内形成源区26和27，所述源区26、27位于栅电极层25两侧。

在本实施例中，位于掺杂阱22表面的栅介质层24的厚度大于500埃，在掺杂工艺中，如果直接进行掺杂，会因为部分掺杂离子无法穿越厚度大于500埃的栅介质层24，而降低掺杂效率，并且可能造成掺杂浓度过低。为此，在本发明的可选实施例中，在掺杂工艺之前，去除部分厚度的栅介质层24。源区的掺杂类型与掺杂阱22的掺杂类型相反，比如在本发明的一个实施例中，掺杂离子为砷离子，在掺杂之前，去除部分厚度的栅介质层24，使得位于掺杂阱22表面的栅介质层24的厚度保留200埃左右，比如150-250埃。在本发明的一个实施例中，采用湿法刻蚀工艺去除部分厚度的栅介质层24，比如采用氢氟酸去除部分厚度的栅介质层24，然后进行掺杂。所述掺杂可以采用现有的掺杂工艺。掺杂后所形成的源区26、27位于栅电极层25两侧，与栅介质层24位于栅电极层25两侧的部分相邻。

还包括，在所述掺杂阱22内形成体区28和体区29，其掺杂类型与所述掺杂阱22相同，本实施例中具体为P⁺型掺杂。

需要说明的是，本实施例中形成的是N型的UMOS晶体管，根据实际需要，上述各步骤中各个膜层还可以采用相反的掺杂类型，从而形成P型的UMOS晶体管，这里不再赘述。

至此，形成的UMOS晶体管的结构如图13所示，包括：半导体基底20，所述半导体基底20表面形成有外延层21，所述外延层21的表面形成有掺杂阱22，所述掺杂阱22和所述外延层21的掺杂类型相反；沟槽，贯穿所述掺杂阱22，底部和侧壁暴露出所述外延层21；栅介质层24，覆盖所述沟槽的底部和侧壁，且覆盖掺杂阱22的表面；栅电极层25，形成于所述栅介质层24的表面且填满所述沟槽；源区26和源区27，位于所述掺杂阱22内，且位于所述栅电极层25两侧，与栅电极层25两侧的栅介质层24相邻。

此外，还包括体区28和体区29，形成于所述掺杂阱22内，其掺杂类型与所述掺杂阱相同。

其中，栅介质层24位于掺杂阱22表面的部分的厚度是150-250埃。

上述结构中包括了2个对称的UMOS晶体管，其中一个UMOS晶体管包括：外延层21(作为漏极)、掺杂阱22、源区26(作为源极)、体区28(作为体电极)、栅介质层24和栅电极25；另外一个UMOS晶体管包括：外延层21(作为漏极)、掺杂阱22、源区27(作为源极)、体区29(作为体电极)、栅介质层24和栅电极25。

综上，本发明的实施例中，采用刻蚀的方法去除位于掺杂阱表面的多晶硅层，形成栅电极层，利用现有的刻蚀终点探测技术，可以使所述刻蚀停止在栅介质层表面，而不会在栅介质层靠近沟槽拐角的地方形成凹陷，从而提高了UMOS晶体管的性能；

在本发明的可选实施例中，在对掺杂阱进行掺杂，形成源区之前，去除位于掺杂阱表面的部分厚度的栅介质层，掺杂离子可以穿过剩余的位于掺杂阱表面的栅介质，从而有利于后续掺杂工艺的进行。

本发明的实施例虽然已以较佳实施例公开如上，但其并不是用来限定本发明的实施例，任何本领域技术人员在不脱离本发明的实施例的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明的实施例技术方案做出可能的变动和修改，因此，凡是未脱离本发明的实施例技术方案的内容，依据本发明的实施例的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明的实施例技术方案的保护范围。

Claims

1.一种UMOS晶体管的形成方法，其特征在于，包括：

对所述多晶硅层进行平坦化处理，直至多晶硅层位于掺杂阱表面的部分的厚度为500-2500埃；

在所述掺杂阱内形成源区，所述源区位于栅电极层两侧。

2.依据权利要求1所述的UMOS晶体管的形成方法，其特征在于，在形成源区之前，还包括：去除位于掺杂阱表面的部分厚度的栅介质层，去除工艺后，位于掺杂阱表面的栅介质层的厚度为150-250埃。

3.依据权利要求1所述的UMOS晶体管的形成方法，其特征在于，所述半导体基底和外延层的掺杂类型为N型，所述掺杂阱的掺杂类型为P型，所述源区的掺杂类型为N型。

4.依据权利要求3所述的UMOS晶体管的形成方法，其特征在于，所述源区的掺杂元素为砷。

5.依据权利要求1所述的UMOS晶体管的形成方法，其特征在于，所述栅介质层的材料是二氧化硅。

6.依据上述各项权利中任意一项所提供的UMOS晶体管的形成方法所形成的UMOS晶体管，包括：半导体基底，所述半导体基底表面形成有外延层，所述外延层的表面形成有掺杂阱，所述掺杂阱和所述外延层的掺杂类型相反；其特征在于，还包括：

沟槽，所述沟槽贯穿所述掺杂阱，并部分位于所述外延层内；

栅电极，形成于所述栅介质层的表面且填满所述沟槽；

源区，位于所述掺杂阱内且位于所述栅电极层两侧。

7.依据权利要求6所述的UMOS晶体管，其特征在于，还包括：体区，形成于所述掺杂阱内，其掺杂类型与所述掺杂阱相同。

8.依据权利要求6所述的UMOS晶体管，其特征在于，形成源区之前，去除部分厚度的栅介质层，使得栅介质层位于掺杂阱表面的部分的厚度是150-250埃。