JPH06120509A - 縦型電界効果トランジスタ - Google Patents
縦型電界効果トランジスタInfo
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- JPH06120509A JPH06120509A JP4263369A JP26336992A JPH06120509A JP H06120509 A JPH06120509 A JP H06120509A JP 4263369 A JP4263369 A JP 4263369A JP 26336992 A JP26336992 A JP 26336992A JP H06120509 A JPH06120509 A JP H06120509A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
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Abstract
(57)【要約】
【目的】従来の縦型電界効果トランジスタにおけるソー
ス・ドレイン間の耐圧を上げるため、エピタキシャル層
の比抵抗を上げても、オン抵抗が増加しないようにす
る。 【構成】互いに離れたベース領域４の間に、高濃度領域
を有している。また高濃度領域３の不純物濃度はエピタ
キシャル層２の不純物濃度より高い値に設定されてい
る。 【効果】トランジスタがオンした場合、電流は垂直方向
に流れやすくなり、電流径路が短かくなり、オン抵抗が
小さくなる。また、オン抵抗を上昇させることなくエピ
タキシャル層２の比抵抗を高くすることが出来るため、
ソース領域５とドレイン領域１との間の耐圧を上昇させ
ることが出来る。
ス・ドレイン間の耐圧を上げるため、エピタキシャル層
の比抵抗を上げても、オン抵抗が増加しないようにす
る。 【構成】互いに離れたベース領域４の間に、高濃度領域
を有している。また高濃度領域３の不純物濃度はエピタ
キシャル層２の不純物濃度より高い値に設定されてい
る。 【効果】トランジスタがオンした場合、電流は垂直方向
に流れやすくなり、電流径路が短かくなり、オン抵抗が
小さくなる。また、オン抵抗を上昇させることなくエピ
タキシャル層２の比抵抗を高くすることが出来るため、
ソース領域５とドレイン領域１との間の耐圧を上昇させ
ることが出来る。
Description
【０００１】
【産業上の利用分野】本発明は縦型電界効果トランジス
タに関する。
タに関する。
【０００２】
【従来の技術】従来の縦型電界効果トランジスタは図２
に示す断面図のように、ドレイン領域となるＰ+ 型半導
体基板１上に形成されたＰ- 型エピタキシャル層２の表
面に互いに離れた形成されたＮ型ベース領域４を有し、
Ｎ型ベース領域４内に形成された１対のＰ+ 型ソース領
域５の間にまたがる領域にゲート酸化酸６が形成され、
ゲート酸化膜６上には多結晶シリコン等によるゲート電
極７を有し、ゲート電極７が他電極と短絡しないように
ＰＳＧ等の絶縁膜８で覆い、絶縁膜８上に被着した金属
膜によりベース領域４とソース領域５とを短絡してソー
ス電極９を形成し、Ｐ+ 型半導体基板１の裏面に被着し
た金属膜によりドレイン電極１０を形成していた。
に示す断面図のように、ドレイン領域となるＰ+ 型半導
体基板１上に形成されたＰ- 型エピタキシャル層２の表
面に互いに離れた形成されたＮ型ベース領域４を有し、
Ｎ型ベース領域４内に形成された１対のＰ+ 型ソース領
域５の間にまたがる領域にゲート酸化酸６が形成され、
ゲート酸化膜６上には多結晶シリコン等によるゲート電
極７を有し、ゲート電極７が他電極と短絡しないように
ＰＳＧ等の絶縁膜８で覆い、絶縁膜８上に被着した金属
膜によりベース領域４とソース領域５とを短絡してソー
ス電極９を形成し、Ｐ+ 型半導体基板１の裏面に被着し
た金属膜によりドレイン電極１０を形成していた。
【０００３】
【発明が解決しようとする課題】上述した従来の縦型電
界効果トランジスにおいて、数十〜数百ボルトのソース
・ドレイン間耐圧を確保するためには、電界緩和のため
のフィールド・プレート等を有する最外周部を設ける必
要があった。さらにまた、ソース・ドレイン間耐圧を上
げるには、エピタキシャル層の比抵抗を上げれば良い
が、このようにするとオン抵抗が増加し、電力増幅効率
が低下するという問題があった。
界効果トランジスにおいて、数十〜数百ボルトのソース
・ドレイン間耐圧を確保するためには、電界緩和のため
のフィールド・プレート等を有する最外周部を設ける必
要があった。さらにまた、ソース・ドレイン間耐圧を上
げるには、エピタキシャル層の比抵抗を上げれば良い
が、このようにするとオン抵抗が増加し、電力増幅効率
が低下するという問題があった。
【０００４】本発明の目的は、ソース・ドレイン間の耐
圧を上げるため、エピタキシャル層の比抵抗を上げても
オン抵抗は高くならず、かつソース・ドレイン間の耐圧
を上げることができる縦型電界効果トランジスタを提供
することにある。
圧を上げるため、エピタキシャル層の比抵抗を上げても
オン抵抗は高くならず、かつソース・ドレイン間の耐圧
を上げることができる縦型電界効果トランジスタを提供
することにある。
【０００５】
【課題を解決するための手段】本発明の縦型電界効果ト
ランジスタは、ゲート電極直下の第１領域表面に達し、
かつベース領域とは離問して、エピタキシャル層と同導
電型でこれより高不純物濃度を有する領域を有してい
る。
ランジスタは、ゲート電極直下の第１領域表面に達し、
かつベース領域とは離問して、エピタキシャル層と同導
電型でこれより高不純物濃度を有する領域を有してい
る。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の断面図である。
る。図１は本発明の一実施例の断面図である。
【０００７】まず、ドレイン領域として用いられる抵抗
率が０．０１〜０．０２Ω・ｃｍ程度のＰ+ 型半導体基
板１表面に抵抗率が１〜１０Ω・ｃｍ，厚さが５〜１０
μｍ程度のＰ- 型エピタキシャル層２を形成し、この表
面においてゲート電極が形成される領域に、例えば11Ｂ
+ のイオン注入により不純物を拡散し、さらに押し込み
によりドレイン領域へ達するような高濃度領域３を形成
する。次に、エピタキシャル層２表面に、高濃度領域３
から離問するように例えば31Ｐ+ をイオン注入して深さ
が３〜６μｍ程度のＮ型ベース領域４を形成する。次に
ベース領域４表面に例えば11Ｂ+ をイオン注入して深さ
が１μｍ程度、表面濃度が１×１０19ｃｍ-3以上となる
Ｐ+ 型ソース領域５を形成する。次に相対する１対のベ
ース領域の表面に形成された１対のソース領域５の間の
領域上、および各々のソース領域の一部を含む領域上
に、３０〜５０ｎｍ程度のゲート酸化膜６を形成する。
その上に厚さ約５００〜６００ｎｍの多結晶シリコンか
らなるゲート電極７を形成する。次に、表面にＰＳＧ等
の絶縁膜８を８００〜１０００ｎｍ程度成長させる。
率が０．０１〜０．０２Ω・ｃｍ程度のＰ+ 型半導体基
板１表面に抵抗率が１〜１０Ω・ｃｍ，厚さが５〜１０
μｍ程度のＰ- 型エピタキシャル層２を形成し、この表
面においてゲート電極が形成される領域に、例えば11Ｂ
+ のイオン注入により不純物を拡散し、さらに押し込み
によりドレイン領域へ達するような高濃度領域３を形成
する。次に、エピタキシャル層２表面に、高濃度領域３
から離問するように例えば31Ｐ+ をイオン注入して深さ
が３〜６μｍ程度のＮ型ベース領域４を形成する。次に
ベース領域４表面に例えば11Ｂ+ をイオン注入して深さ
が１μｍ程度、表面濃度が１×１０19ｃｍ-3以上となる
Ｐ+ 型ソース領域５を形成する。次に相対する１対のベ
ース領域の表面に形成された１対のソース領域５の間の
領域上、および各々のソース領域の一部を含む領域上
に、３０〜５０ｎｍ程度のゲート酸化膜６を形成する。
その上に厚さ約５００〜６００ｎｍの多結晶シリコンか
らなるゲート電極７を形成する。次に、表面にＰＳＧ等
の絶縁膜８を８００〜１０００ｎｍ程度成長させる。
【０００８】続いて、絶縁膜８に開口部を設け、約２．
０μｍのＡｌを被着し、エッチングしてソース電極９を
形成する。
０μｍのＡｌを被着し、エッチングしてソース電極９を
形成する。
【０００９】次に、Ｐ+ 型半導体基板１の裏面にオーミ
ック性のＡｕＳｂ，Ａｕ等の金属を被着し、ドレイン電
極１０とする。このような構造にすればゲート電極７に
負の電圧を印加することにより、Ｐ+ 型ソース領域５と
Ｐ- 型エピタキシャル層２とにより挟まれたＮ型ベース
領域４表面にチャネルが生じ、正孔がチャネルを通って
ドレイン電極へ流れる際に、Ｐ+ 型高濃度領域３を通る
ため従来の縦型電界効果トランジスタより垂直に流れ、
電流径路が短かくなる分だけオン抵抗が小さくなる。
ック性のＡｕＳｂ，Ａｕ等の金属を被着し、ドレイン電
極１０とする。このような構造にすればゲート電極７に
負の電圧を印加することにより、Ｐ+ 型ソース領域５と
Ｐ- 型エピタキシャル層２とにより挟まれたＮ型ベース
領域４表面にチャネルが生じ、正孔がチャネルを通って
ドレイン電極へ流れる際に、Ｐ+ 型高濃度領域３を通る
ため従来の縦型電界効果トランジスタより垂直に流れ、
電流径路が短かくなる分だけオン抵抗が小さくなる。
【００１０】このため、エピタキシャル層の比抵抗を上
げても、従来の縦型電界効果トランジスタよりオン抵抗
が小さくなり、かつ、ソース・ドレイン間耐圧が向上す
る。
げても、従来の縦型電界効果トランジスタよりオン抵抗
が小さくなり、かつ、ソース・ドレイン間耐圧が向上す
る。
【００１１】
【発明の効果】以上説明したように本発明の縦型電界効
果トランジスタは、互いに離れたベース領域の間に高濃
度領域を有する。トランジスタがオンした場合、電流は
垂直方向に流れやすくなるので電流径路が短かくなり、
オン抵抗が小さくなる。
果トランジスタは、互いに離れたベース領域の間に高濃
度領域を有する。トランジスタがオンした場合、電流は
垂直方向に流れやすくなるので電流径路が短かくなり、
オン抵抗が小さくなる。
【００１２】又、高濃度領域の不純物濃度がエピタキシ
ャル層の不純物濃度より高いのでオン抵抗がその分小さ
くなり、エピタキシャル層の比抵抗を上げてもオン抵抗
は高くならず、かつ、ソース・ドレイン間耐圧が上がる
という効果を有する。
ャル層の不純物濃度より高いのでオン抵抗がその分小さ
くなり、エピタキシャル層の比抵抗を上げてもオン抵抗
は高くならず、かつ、ソース・ドレイン間耐圧が上がる
という効果を有する。
【図１】本発明の一実施例の断面図である。
【図２】従来の縦型電界効果トランジスタの一例の断面
図である。
図である。
１ Ｐ+ 型半導体基板 ２ Ｐ- 型エピタキシャル層 ３ Ｐ+ 型領域 ４ Ｎ型ベース領域 ５ Ｐ+ 型ソース領域 ６ ゲート酸化膜 ７ ゲート電極 ８ 絶縁膜 ９ ソース電極 １０ ドレイン電極
Claims (1)
- 【請求項１】 高不純物濃度の一導電型ドレイン領域
と、該ドレイン領域の上部に形成された低不純物濃度の
一導電型第１領域と、該第１領域の表面に互いに離れて
形成された逆導電型ベース領域と、該ベース領域内に形
成された一導電型ソース領域と、前記第１領域の表面で
かつ前記ベース領域並びに前記ソース領域の間にまたが
って形成されたゲート絶縁膜と、該ゲート絶縁膜を介し
て前記第１領域表面に形成されたゲート電極とを含んで
いる縦型電界効果トランジスタにおいて、前記ゲート電
極直下の前記第１領域表面から前記ドレイン領域表面に
達し、かつ前記ベース領域とは離問して形成された前記
第１領域より高不純物濃度の一導電型領域を有すること
を特徴とする縦型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4263369A JPH06120509A (ja) | 1992-10-01 | 1992-10-01 | 縦型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4263369A JPH06120509A (ja) | 1992-10-01 | 1992-10-01 | 縦型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120509A true JPH06120509A (ja) | 1994-04-28 |
Family
ID=17388538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4263369A Withdrawn JPH06120509A (ja) | 1992-10-01 | 1992-10-01 | 縦型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120509A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1313147A2 (en) | 2001-11-14 | 2003-05-21 | Kabushiki Kaisha Toshiba | Power MOSFET device |
| CN105336775A (zh) * | 2014-07-01 | 2016-02-17 | 无锡华润华晶微电子有限公司 | 一种vdmos器件的元胞结构及其制作方法 |
-
1992
- 1992-10-01 JP JP4263369A patent/JPH06120509A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1313147A2 (en) | 2001-11-14 | 2003-05-21 | Kabushiki Kaisha Toshiba | Power MOSFET device |
| EP1313147A3 (en) * | 2001-11-14 | 2008-01-02 | Kabushiki Kaisha Toshiba | Power MOSFET device |
| CN105336775A (zh) * | 2014-07-01 | 2016-02-17 | 无锡华润华晶微电子有限公司 | 一种vdmos器件的元胞结构及其制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |