JPS5842274A - 絶縁ゲ−ト型電界効果トランジスタ - Google Patents

絶縁ゲ−ト型電界効果トランジスタ

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JPS5842274A
JPS5842274A JP56140802A JP14080281A JPS5842274A JP S5842274 A JPS5842274 A JP S5842274A JP 56140802 A JP56140802 A JP 56140802A JP 14080281 A JP14080281 A JP 14080281A JP S5842274 A JPS5842274 A JP S5842274A
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semiconductor region
semiconductor
regions
conductivity type
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JP56140802A
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Inventor
Tatsuro Sakai
達郎 酒井
Kuniharu Kato
邦治 加藤
Yuki Shimada
島田　悠紀
Hiroshi Yoshida
浩 吉田
Hisashi Haneda
尚志 羽田
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NEC Corp
Nippon Telegraph and Telephone Corp
Original Assignee
NEC Corp
Nippon Telegraph and Telephone Corp
Nippon Electric Co Ltd
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Publication date
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は絶縁ゲート型電界効果トランジスタの改良に関
する。
絶縁ゲート型電界効果トランジスタとして従来、第１図
に示す如く、例えばＮ＋　ｔｔｌの層状の半導体領域１
上φζＮ″″型の層状の半導体領域２を配してなる構成
を有する半導体基″ＩＩｊＬ５を有し、而してその半導
体領域２内に、その半導体領域１＠とは反対側の主面４
＠より％　Ｎ”　ｍｌの半導体領域５がアイランド状に
形成され、又半導体領域２内に、その主面４１ｉ１より
、Ｐ型の半導体領域６が、半導体領域２の主面４１１に
半導体領域６と半導体領域５とにより取囲まれてなる半
導体領域２による環状の領域７を形成すべく形成され、
一方体導体領域６内に、その主面４＠より、Ｎ乃至Ｎ＋
型（図に於てはＮ”Ｗ）の半導体領域８が、半導体領域
６の主面４儒に半導領域９の主面４儒の表面上に、絶縁
層１０を介して導電性層１１が配され、更に半導体領域
５の主ＷＪ４偶の表面上に導電性層１２がオーミックに
附され、尚更に半導体領域８に主面４稠の表面上に導電
性層１５がオーミックに附され、又半導体領域６の半導
体領域８よりみて領域９儒とは反対側の領域１４の主面
４の表面上に導電性層１６よりこれと一体に延長せる導
電性層１５がオーミックに附されてなり、而して半導体
領域５を第１のドレイン領域、半導体領域２をｌＲ２の
ドレイン領域、半導体領域６をチャンネル形成領域、半
導体領域８をソース領域、絶縁層１０をゲート絶縁層、
導電性層１１．１２．１５及び１５を夫々ゲート電極、
ドレイン電極、ソース電極及びパックゲート電極とせる
構成のものが提案されている。
所で、斯る第１図に示す熱縁ゲート型電界効果トランジ
スタの場合、ソース電極としての導電性層１５及びドレ
イン電極としての導電性層１２間に負荷を通じて所要の
電源を接続せる状態で、導電性層１５及びゲート電極と
しての導電性層１１閣に、導電性層１１偵を正とする予
定の値（！＃値）より大なる電圧で意味づけられた２億
表示で「１」の制御電圧を与えれば、チャンネル形成用
領域としての半導体領域６の領域９の表面（主＠４儒の
面）側にＮｌ１層でなるチャンネルが形成され、この為
導電性層１３、ソース領域としての半導体領域８、半導
体領域６の領域９に形成せるチャンネル、第２のドレイ
ン領域としての半導体領域２の領域７、第１のドレイン
領域としての半導体領域５及び導電性層１２による電流
路を形成せるオフ状態か得られ、又上述せる如く導電性
層１５及び１２間に負荷を通じて所要の電源を接続せる
状態で、導電性層１３及び１１間に、上述せる両値より
小なる電圧で意味づけられた２値表示で「０」の制御１
４１ＩＥ圧を与えれば、上述せるチャンネルが形成され
ず、この為上述せる電流路を形成せるオン状態が得られ
ず、オフ状態が得られるものである。
従って、第１図にで上述せる従来の絶縁ゲート型電界効
果トランジスタの場合、導電性層１５及び１２間化、負
荷を通じて所要の電源を接続せる状態で、導電性層１５
及び１１間に、上述せる２値表示で「１」の制御電圧を
与えれば、電源より上述せる電流路を通じて負荷に電流
を供給し、然し乍ら導電性層１３及び１１間に、上述せ
る２値表示で「０」の制御電圧を与えれば、負荷に電流
を供給しないというスイッチング素子としての機能を呈
するものである。
然シ乍ら、ｌ！４１図にて上述せる従来の絶縁ゲート型
電界効果トランジスタの場合、上述せるオン状態を形成
せる電流路につきみるに、その電流路は、第２のドレイ
ン領域としての半導体領域２の領域７の表面（主Ｗｉ４
＠の面）に沿う、拡がりの極めて小なる電流路であるも
のである。
依って、第１図にて上述せる従来の絶縁ゲート型電界効
果トランジスタの場合、上述せるオン状態に於て、導電
性層１３及び１２間の等価抵抗即ちオン抵抗が無視し得
ない大なる値を有し、又この鳥人なる電力消費を伴うと
いう欠点を有していた。
又従来、第２図に示す如く、第１ｗＪにて上述せる構成
に於て、その第１のドレイン領域としての半導体領域５
及びそれに紛されたドレイン電極としての導電性層１２
が省略され、これに応じて半導体領域２の主ｍ４儒に半
導体領域６にて取囲まれてなる半導体領域２によるアイ
ランド状の領域２７が形成され、又半導体領域１の半導
体領域２儒とは反対側の面上に導電性層３２がオーンツ
タに附され、而して半導体領域１を第１のドレイン領域
、導電性層３２をドレイン電極とせることを除いては、
第１図の場合と同様の構成を有するものも提案されてい
る。
所で、斯る第２図に示す絶縁ゲート瀝電界効果トランジ
スタの場合、それが上述せる事項を除いては＃１１図の
場合と同様の構成を有するので、詳細説明はこれを省略
するも、１１１１１図の場合に準じた、ソース電極とし
ての導電性層１３、ソース領域としての半導体領域８、
チャンネル形成傾城としての半導体領域６の領域９に形
成せるチャンネル、第２のドレイン領域としての半導体
領域２の領域２７、ｗ、１のドレイン領域としての半導
体領域１、及びドレイン電極としての導電性層３２によ
る電流路を影成せるオン状態、及びその電流路の形成さ
れないオフ状態が得られ、依って第１ｗＪの場合と同様
のスイッチング素子としての機能を呈すること明らかで
ある。
然し乍ら、第２図にて上述せる従来の絶縁ダート型電界
効果トランジスタの場合、上述せるオン状態を形成せる
電流路につきみるに１その電流路は、ドレイン電極とし
ての導電性層３２が、Ｊｌ！２のドレイン領域としての
半導体領域２の領域２７の表面（主面４儒の面）と対向
して存するので、上述せるオン状態を形成せる電流路が
、第２のドレイン領域としての半導体領域２の領域２７
の表面側の、チャンネル形成用領域としての半導体領域
６の領域９儒に於ける、領域２７の１２画に沿う方向へ
の拡がりの極めて小なる電流１６部を有するものである
。
従って、第２図にて上述せる従来の絶縁ゲート型電界効
果トランジスタも又、第１図にて上述せる従来の絶縁ゲ
ート型電界効果トランジスタの場合と同様に、オン抵抗
が無視し得ない大なる値を有し、又この為、大なる電力
消費を伴うという欠点を有していた。
１１１ｍは、本発明による絶縁ゲート型電界効果トラン
ジスタの第１の実施例を示し、第１図との対応部分には
同一符号を附し詳細説明はこれを省略するも、第１図に
て上述せる構成に於て、そのｗＬ２のドレイン領域とし
ての半導体領域２の埋伏の領＠７に、その主面４儒より
Ｖ型を有する半導体領域４１が、チャンネル形成用領域
としての半導体領域６及び［１のドレイン領域としての
半導体領域５と連接することなしに％第５のドレイン領
域として形成されてなることを除いては、第１図の場合
と同様の構成を有する。但しこの場合、半導体領域４１
は、半導体領域６及び５に出来得る限り近い位置迄処長
せしめるを可とする。
以上が、本発明による絶縁ゲート型電界効果トランジス
タの第１の実施例の構成であるが、斯る構成によれば、
それが上述せる事項を除いて第１図の場合と同様の構成
を有するので、詳細説明はこれを省略するも、ｊ１１１
図にて上述せると同様に、ソース電極としての導電性層
１Ｓ及びドレイン電極としての導電性層１２間に負荷を
通じて所要の電源を接続せる状態で、導電性層１Ｓ及び
ゲート電極としての導電性層１１間番こ、第１図にて上
述せると同様の２億表示で「１」の制御電圧を与えれば
、第１図にて上述せると同様に、チャンネル形成用領域
としての半導体領域６の領域９にチャンネルが形成され
る。この為第１図にて上述せるに準して導電性層１３、
半導体領域８、半導体領域６の領域９に形成せるチャン
ネル、半導体領域２の領域７の領域９及び半導体領域４
１間の領域４２、半導体領域４１、領域７の半導体領域
４１及び牛導体領＠５間の領域４５、半導体領域５、及
び導電性層１２による電流路が形成され、依ってその電
流路によるオン状態が祷られる。父上述せる如く導電性
層１′！Ｉ及び１２間に負荷を通じて所費の電源を＊ａ
せる状態で、導電性層１Ｓ及び１１閏に、ｓ１図にて上
述せると同様の２値表示で「０」のｗ−電圧を与えれば
、上述せるチャンネルが形成されず、この為上述せる電
ＩＩＬｗＩを形成せるオン状−が得られず、オフ状態が
得られるものである。
従って第３１１に示す本発明による絶縁ゲート皺電界効
果トランジスタによれば、導電性層１５及び１２間に負
荷を進じて所要の電源を接続せる状態で、導電性層１３
及び１１間に上述せる２値表示で「１」の制御電圧を与
えれば、電源より上述せる電ｆＩＬＩＩを通じて負荷に
電流を供給し、然し乍ら導電性層１５及び１１閏に上述
せる２値表示で「０」の制御電圧を与えれば、負荷に電
流を供給しないというスイッチング素子としての機能を
、第１図にて上述せる従来の絶縁ゲート量電界効果トラ
ンジスタの場合と同様に呈するものである。
絶縁ゲート型電界効果トランジスタの場合、上述せるオ
ン状ＩＩｌの得られる電流路が、第１図にて上述せると
同様の第２のドレイン領域としての半導体領域２の領域
７を含む電ｆＩＬＷＩＩ内に、領域７の位置に於てその
領域７に比し低い比抵抗を有する半導体領域４１を介挿
している構成を有するので、その電流路が、第１図の場
合の電痺路に比し格段的に小なるオン抵抗を有するもの
である。
依って、第３図にて上達せる本発明による絶縁ゲート型
電界効果トランジスタの場合、上述せるオン状態に於て
、導電性層１３及び１２関の勢価抵抗即ちオン抵抗が、
ＩＩＭｌＥの場合に比し格段的に小なる値を有し、この
為７９１１図の場合の如くに大なる電力消費を伴う仁と
がないという大なる特徴を有するものである。
次に第４図を伴なって本発明による絶縁グー）１６１電
界効果トランジスタの第２の実施例を述べるに、ＷＩＳ
図にて上述せる構ｌｉｔ屹於て、ゲート絶縁層としての
絶縁層１０が、ｌＩ４２のドレイン領域としての半導体
領域２の半導体領域６と半導体領域４１との間の領域４
２の表面１迄延長され、而してその延長部１迄、ゲート
電極としての導電性層１１が延長していることを除いて
はｓＳ図の場合と同様の構成を有する。この場合、絶縁
層１０及び導電性層１１は、半導体領域４１上迄延長し
ても良い。
以上が本発明による絶縁ゲート渥電界効果トランジスタ
の第２の実施例の構成であるが、斯る構成によれば、そ
れ゛が上述せる事項を除いて謝３図の場合とｌ１ｉＪＩ
ｌの構成を有するので１詳細説明はこれを雀略するも、
ソース電極としての導電性層１５及びゲート電極として
の導電性層１１間に第１１ｉｎにて上述せると同様の２
値表示で「１」の制御電圧を与えれば、ＪＩＮ！’図の
場合と同様に、チャンネル形成領域としての半導体領域
６の領域９の表面側にチャンネルが形成されると共に第
２のドレイン領域としての半導体領域２の領域４２の表
面側にＮｆＪでなる蓄積層が形成されるものである。従
ってＨｓ＃Ａの場合と同様の電流路が形成されると共に
１上述せる蓄積層を含む電流路が形成されて、オン状態
が得られるものである。所で蓄積層は、領域４２の斯る
蓄積層を形成せざる領域に比し小なる比抵抗を有するも
のである。従ってオン状態に於て、電流は殆んど蓄積層
を含む電流路に流れるものである。又導電性層１Ｓ及び
１１間に２値表示でｒＯ−Ｊの制御電圧を与えれば、上
述せるチャンネルが形成されず、オフ状−が得られるも
のである。
依って、第４図にて上述せる本発明の第２の実施例の場
合、１ＰＪｓ図の場合と同様のスイッチング素子として
のＩＩＩ＆能を有するも、オン状態に於ける導電性層１
Ｓ及び１２閣の轡価抵抗卸ちオン抵抗が、第５図の場合
に比し小なる値を有し、この為［３ｒＩＡの場合に比し
大なる電力消費を伴うことがないという特徴を有するも
のである。
次に、第Ｓａを伴なって本発明による絶縁ダ−ト型電界
効果トランジスタの第３の実施例を述べるに、第２図に
て上述せる構成に於て、そのｔＲ２のドレイン領域とし
ての半導体領域２のアイランド状の領域２７に、その主
面４儒よりＮ＋型を有する半導体領域５１が、チャンネ
ル形成領域としての半導体領域６及び第１のドレイン領
域としての半導体領域１に連接することなしに、＃Ｉ３
のドレイン領域として形成されてなることを除いては、
第２図の場合と同様の構成を有する。但しこの場合半導
体領域５１は半導体領域６及び１に出来得る限り近い位
置迄延長せしめるを可とする。
以上が本発明の第３の実施例の構成であるが、斯る構成
によれば、それが上述せる事項を除いてｊ９！２図の場
合と同様であるので、詳細説明は制御電圧を与えれば、
第２図の場合と同様に、チャンネル形成領域としての半
導体領域６の領域９にチャンネルが形成されるので、第
２図にて上述せると同様の電流路が形成されると共に、
導電性層１５、半導体領域８、半導体領域６の領域９に
形成せるチャンネル、半導体領域２の領域２７の、領域
９及び半導体領域５１間の領域５２、半導体領域５１、
半導体領域２の領域ｚ７の、半導体領域５１及び１間の
領域５５、半導体領域１、及び導電性層３２による電流
路が形成され、依ってそれ等電流路によるオン状態が得
られる。又導電性層１３及び１１間に２値表示で「０」
の制御電圧を与えれば、上述せるチャンネルが形成され
ず、この為オフ状態か得られるものである。従って第２
図の場合と同様のスイッチング素子としての機能を呈す
るものである。
然し乍ら・第５図に示す本発明の第３の実施例の構成の
場合、上述せるオン状態の得られる電流路が、第２図の
場合と同様の半導体領域２の領域２７を含む電流路の外
、半導体領域５１を含む電流路が形成されて得られ、衡
してその後者の電流路の等価抵抗即ちオン抵抗は、領域
２７の半導体領域５１が連接せる領域が、半導体領域５
１にて短絡されているので、前者の電流路に比し格段的
に小なるオン抵抗を有するものである。従って上述せる
オン状態に於て、電流は殆んど半導体領域５１を含む後
者の電流路に流れるものである。
依ってｍ５ａａにて上述せる本発明の第６の実施例の場
合、オン状態に於ける導電性層１５及びｓ２閏のオン抵
抗が、第２図の場合に比し格段的に小なる値を有し、又
この為第２図の場合に比し大なる電力消費を伴うことが
ないという大なる特徴を“有するものである。
次に第６図を伴なって本発明の第４の実施例を述べるに
、第５図との対応部分には同一符号を附して詳細説明は
これを省略するも、第５図にで上述せる構成に於て、第
４図にて上述せるに準じて、ゲート絶縁層としての絶縁
層１０が、第２のドレイン領域としての半導体領域２の
半導体領域６及び５１Ｂの領域５２の表面１迄延長され
、面してその延長部１迄ゲート電極としての導電性層１
１が延長していることを除いては第５図の場合と同様の
構成を有する。この場合図示の如く絶縁層１０及び導電
性層１１は、半導体領域５１上迄延長しても良い。
以上が本発明の１ｓ４の実施例の構成であるが、斯る構
成によれば、それが上述せる事項を除いては第５図の場
合と同様であるので、詳細説明は仁れを省略するも、第
５図の場合と同様のスイッチング素子としての機能を有
するも、ゲート絶縁層としての絶縁層１０が領域５２上
迄嬌長し、又その延長部上にゲート電極としての導電性
層１１が延長しているので、第４図にて上述せると同様
の理由で、オン状態に於ける導電性層１５及びｓ２間の
オン抵抗が第５図の場合に比し小なる値を有し、仁の為
第５ｗＪの場合に比し大なる１力消費を伴うことがない
という特徴を有するものである。
次に第７図に伴なって本発明のＩＩ５の実施例を述べる
に、第５図との対応部分には同一符号を附して詳細説明
はこれを省略するも、第５−にて上述せる構成に於て、
その第２のドレイン領域としての半導体領域２の領域２
７に形成せる半導体領域５１が、チャンネル領域として
の半導体領域６には連接せざるも、ｔＲｌのドレイン領
域としての半導体領域１に連接していることを除いては
、第５図の場合と同様の構成を有する。
以上が本発明の第５の実施例の構成であるが斯る構成に
よれば、それが上述せる事項を除いては１ｌＩｓ図の場
合と同様であるので、詳細説明はこれを省略するも、第
５図の場合と同様のスイッチング素子としての機能を有
するも、半導体領域５１が＠１のドレイン領域としての
半導体領域１に連接しているので、オン状態に於ける４
電性層１５及び１２間のオン抵抗が＃！５図の場合に比
し小なる値を有し、この為第５図の場合に比し大なる電
力消費を伴うことがないという特徴を有するものである
。
次に、亀８１１を伴なって本発明の第６の実施例を述べ
るに、＃！７１Ｋｌとの対応部分には同一符号を附して
詳細説明はこれを省略するも、第７図にて上述せる構成
に於て、Ｗ！、６図にて上述せると同様に、ゲート絶縁
層としての絶縁Ｍ１０が、第２のドレイン領域としての
半導体領域２の領域５２の表面１迄延長され、その延長
部１迄ゲート電極としての導電性層１１が延長している
ことを除いては、ｗＡ７図の場合と同様の構成を有する
。
以上が本発明の認６の実施例の構成であるが、斯る構成
によれば、それが上述せる事項を除いては第７図の場合
と同様であるので、詳細説明はこれを省略するも、第７
図の場合と同様のスイッチング素子としての機能を有す
るも、ゲート絶縁層としての絶縁層１０及びゲート電極
としての導電性層１１が第２のドレイン領域としての半
導体領域２の領域５２上迄延長しているので、オン状態
に於ける導電性層１３及び３２間のオン抵抗が第７図の
場合に比し小なる値を有し、この為第７図の場合に比し
大なる電力消費を伴うことがないという大なる特徴を有
するものである。
尚上述に於ては本発明の僅かな実施例を示したに留まり
、本発明の精神を脱することなしに種々の変型変更をな
し得るであろう。
【図面の簡単な説明】
第１図及び第２図は従来の絶縁ゲート型電界効果トラン
ジスタを示す路線的断面図、第３図及び第４図は夫々本
発明による絶縁ゲート型電界効果トランジスタのｌＲ１
及び第２の実施例を示す略巌的断面図、第５図、第６図
、Ｒ４７図及び第８１は夫々本発明による絶縁ゲート型
電界効果トランジスタの第５、＠４、第５及び＃Ｉ６の
実施例を示す路線的断面図である。 図中、１．２．５．６．８．４１及び５１は半導体領域
、３は半導体基板、４は主面、７．９．２７，４２．４
Ｓ、５２及び５３は領域、１０は絶縁層、１１．１２．
１５及び１５は導電性層を示す。

Claims (1)

  1. 【特許請求の範囲】 １、　第１の碑電瀝を有する第１のドレイン領域として
    の第１の＃Ｐ４１体領域と、 該第１の半導体領域に連接せる、第１の導電型を有し且
    上記第１の半導体領域に比し高い比抵抗を有する第２の
    ドレイン領域としてのｌＩ２の半導体領域と、 上記第１の半導体領域には連接せざるも上記＠２の半導
    体領域に連接せる、第１の導電型とは逆のＩ２の導電型
    を有するチャンネル形成領域としての第３の半導体領域
    と、上記第１及び第２の半導体領域には連接せざるも上
    記第５の半導体領域に連接せる、第１の導電型を有する
    ソース領域としての第４の半導体領域と、 上記＄５の半導体領域の上記第２及びｌＩ４の半導体領
    域間の領域の表面上にゲート絶縁層としての絶縁層を介
    して配されたゲート電極としての第１の導電性層とを具
    備する絶縁ゲート型電界効果トランジ、スタに於て、上
    記第３の半導体領域には連擬せざるも、上記第２の半導
    体領域の上記第１及び第３の半導体領域間の領域に連接
    せる、第１の導電製を有し且上記第２の半導体領域に比
    し低い比抵抗を有する第３のドレイン領域としての第５
    の半導体領域を有する事を特徴とする絶縁ゲート型電界
    効果トランジスタ。 ２、第１の導電型を有する１ｓ１のドレイン領域として
    の第１の半導体領域と、 該＃１１の半導体領域に連接せる、第１の導電型を有し
    且上記［１の半導体領域に比し高い比抵抗を有する第２
    のドレイン領域としての第２の半導体領域と、 上記第、１の半導体領域には連接せざるも上記第２の半
    導体領域に連接せる、第１の導電型とは逆の第２の導電
    型を有するチャンネル形成領域としての第５の半導体領
    域と、上記第１及び［２の半導体領域には連接せざるも
    上記１１５の半導体領域に連接せる、第１の導電型を有
    するソース領域としての＠４の半導体領域と、 上記第５の半導体領域の上記第２及び第４の半導体領域
    間の領域の表面上にダート絶縁層としての絶縁層を介し
    て配されたゲート電極としての第１の導電性層とを具備
    する絶縁グー）３１電界効果トランジスタに於て、上記
    ｔｓ３の半導体領域には連接せざるも、上記第２の半導
    体領域の上ｍｅ篤１及び菖５の半導体領域間の領域に連
    接せる、ｊｌｌの導電型を有し且上記第２の半導体領域
    に比し低い比抵抗を有する第５のドレイン領域としての
    第５の半導体領域を有し、 上記絶縁層が、上記＃Ｉ２の半導体領域の上記第５及び
    第５の半導体領域間の領域の表面上迄砥長され、 上記第１の導電性層か、上記絶縁層の上記ＩＩ５及びａ
    Ｓの半導体領域間の領域の表函上迄延長せる延長部上意
    延長されてなる事を特徴とする絶縁ゲート１ｊ１電界効
    果トランジスタ。 五　＠１の導電型を有する第１のドレイン領域としての
    ＩＨｌの半導体領域と、 線側１の半導体領域に連接せる、＃！１の導電型を有し
    且上記第１の半導体領域に比し鳥い比抵抗を有する＃Ｉ
    ２のドレイン領域としてのＨ２の半導体領域と、 上記＃！１の半導体領域には連接せざるも上記第２の半
    導体領域に連接せる、！［１の導電型とは逆の第２の導
    電Ｉｌを有するチャンネル形成領域としての第５の半導
    体領域と、上記第１及び第２の半導体領域には連接せざ
    るも上記ｔＲ５の半導体領域に連接せる、亀１の導電型
    を有するソース領域としての１１！４の半導体領域と、 上記＃！３の半導体領域の上記第２及び［４の半導体領
    域間の領域の表向上にダート絶縁層としての絶縁層を介
    して配されたゲート電極としての第１の導電性−とを具
    備する絶縁グー）ｌｉｔ界効果トランジスタに於て、上
    記第３の半導体領域には連接せざるも、上記第２の半導
    体領域の上記＃！１及び＄５の半導体領域間の領域に連
    接し且上記第１の半導体領域と連接せる、第１の導電型
    を有し且上記第２の半導体領域に比し低い比抵抗を有す
    る第３のドレイン領域としての第５の半導体領域を有す
    る事を特徴とする絶縁ゲート型電界効果トランジスタ。 ４、　第１の導電型を有する第１のドレイン領域として
    の第１の半導体領域と、 線側１の半導体領域に連接せる、第１の導電型を有し且
    上記第１の半導体領域に比し＾い比抵抗を有する第２の
    ドレイン領域としての第２の半導体領域と、 上記第１の半導体領域には連接せざるも上記第２の半導
    体領域に連接せる、＃１１の導電型とは逆の第２の導電
    型を有するチャンネル形成領域としての第３の半導体領
    域と、上記第１及び第２の半導体領域には連接せざるも
    上記第３の半導体領域に連接せる、第１の導電型を有す
    るソース領域としての１８４の半導体領域と、 上記第３の半導体領域の上記ＩＩ２及び第４の半導体領
    域間の領域の表面上にゲート絶縁層としての絶縁層を介
    して配されたゲート電極としての第１の導電性層とを具
    備する絶縁グー）ｌｔｔ界効果トランジスタに於て、上
    記＃！３の半導体領域には連接せざるも、上記第２の半
    導体領域の上記第１及び＄５の半導体領域間の領域に連
    接し且上記第１の半導体領域と連接せる、第１の導電型
    を有し且上記絶縁層が、上記ｊｌＩ２の半導体領域の上
    記第５及び第５の半導体領域間の領域の表面１迄延長さ
    れ、 上記第１の導電性層が、上記絶縁層の上記第５及び第５
    の半導体領域間の領域の表雨上迄嬌長せる虱長部上迄鶴
    長されてなる事を特徴とする絶縁ゲート渥電界効果トラ
    ンジスタ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4956700A (en) * 1987-08-17 1990-09-11 Siliconix Incorporated Integrated circuit with high power, vertical output transistor capability
US5925911A (en) * 1995-04-26 1999-07-20 Nippondenso Co., Ltd. Semiconductor device in which defects due to LOCOS or heat treatment are suppressed
EP1313147A2 (en) * 2001-11-14 2003-05-21 Kabushiki Kaisha Toshiba Power MOSFET device

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Publication number Priority date Publication date Assignee Title
JPS50150379A (ja) * 1974-05-22 1975-12-02

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