JPH05119345A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH05119345A JPH05119345A JP27942091A JP27942091A JPH05119345A JP H05119345 A JPH05119345 A JP H05119345A JP 27942091 A JP27942091 A JP 27942091A JP 27942091 A JP27942091 A JP 27942091A JP H05119345 A JPH05119345 A JP H05119345A
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- JP
- Japan
- Prior art keywords
- semiconductor layer
- wiring
- signal wiring
- intersection
- liquid crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Thin Film Transistor (AREA)
- Elimination Of Static Electricity (AREA)
Abstract
(57)【要約】
【目的】アクティブマトリクス液晶表示装置において、
信号配線と走査配線の交差部の耐圧向上と共に製造工程
中での静電気に対する耐性の向上をはかる。 【構成】ガラス基板１０上に、走査配線２，絶縁層９を
形成した後、ＴＦＴ素子半導体層４を形成する。この時
同時に信号配線１が形成されるべき位置に沿って連結し
た交差部半導体層３を形成する。但しこの時、交差部半
導体層３とＴＦＴ素子半導体層４に電気的接続はない。
この後、信号配線１を形成する。 【効果】この様な構造とすることにより、信号配線１と
走査配線２との配線間の耐圧を向上すると共に、製造工
程中の静電気に対する耐性を向上する効果がある。
信号配線と走査配線の交差部の耐圧向上と共に製造工程
中での静電気に対する耐性の向上をはかる。 【構成】ガラス基板１０上に、走査配線２，絶縁層９を
形成した後、ＴＦＴ素子半導体層４を形成する。この時
同時に信号配線１が形成されるべき位置に沿って連結し
た交差部半導体層３を形成する。但しこの時、交差部半
導体層３とＴＦＴ素子半導体層４に電気的接続はない。
この後、信号配線１を形成する。 【効果】この様な構造とすることにより、信号配線１と
走査配線２との配線間の耐圧を向上すると共に、製造工
程中の静電気に対する耐性を向上する効果がある。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
液晶表示装置に関し、特にマトリクス配線の構造に関す
る。
液晶表示装置に関し、特にマトリクス配線の構造に関す
る。
【０００２】
【従来の技術】従来のアクティブマトリクス液晶表示装
置の構造の一例を図２に示す。図２は単位画素の構造を
示している。この構造では、上層配線である信号配線１
と下層配線である走査配線２はＴＦＴ素子のゲート絶縁
層と同一層の絶縁層（図示しない）によってのみ分離し
ている。図３は、従来のアクティブマトリクス液晶表示
装置の他の例を示しており、図２に示した構造に対し、
さらに信号配線１と走査配線２の交差部のみに半導体層
（または絶縁層）３を追加している。この例ではＴＦＴ
素子半導体層４と同一の製造工程で堆積される半導体層
（交差部半導体層３）を信号配線１の直下に設けてい
る。
置の構造の一例を図２に示す。図２は単位画素の構造を
示している。この構造では、上層配線である信号配線１
と下層配線である走査配線２はＴＦＴ素子のゲート絶縁
層と同一層の絶縁層（図示しない）によってのみ分離し
ている。図３は、従来のアクティブマトリクス液晶表示
装置の他の例を示しており、図２に示した構造に対し、
さらに信号配線１と走査配線２の交差部のみに半導体層
（または絶縁層）３を追加している。この例ではＴＦＴ
素子半導体層４と同一の製造工程で堆積される半導体層
（交差部半導体層３）を信号配線１の直下に設けてい
る。
【０００３】
【発明が解決しようとする課題】前述した図２の従来例
の場合、信号配線１と走査配線２の分離は、ＴＦＴ素子
のゲート絶縁層と同一層の絶縁層によってのみなされて
おり、この絶縁層は非常に薄いため信号配線１と走査配
線２の配線間耐圧が低い。また、前記配線間耐圧の向上
を目的として絶縁層を厚くした場合、ＴＦＴ素子の特性
劣化は避けられない。
の場合、信号配線１と走査配線２の分離は、ＴＦＴ素子
のゲート絶縁層と同一層の絶縁層によってのみなされて
おり、この絶縁層は非常に薄いため信号配線１と走査配
線２の配線間耐圧が低い。また、前記配線間耐圧の向上
を目的として絶縁層を厚くした場合、ＴＦＴ素子の特性
劣化は避けられない。
【０００４】図３の例は図２の改良型であり、信号配線
１と走査配線２の配線間耐圧の向上を目的として、信号
配線１と走配配線２の交差部にのみ絶縁層または、半導
体層をはさんでいる。しかし、交差部に絶縁層を追加す
る場合は、そのために工程の追加が必要となる。また、
交差部に半導体層を追加する場合はＴＦＴ素子半導体層
４と同時期に形成されるため、新たな工程の追加を必要
としないが、半導体は高抵抗ながらも導電性があること
から交差部半導体層３が電気的にフローティングとな
る。交差部半導体層３の形成後から信号配線１の形成ま
での工程途中で静電気などにより交差部半導体層３が帯
電しやすく、この場合、電界が交差部半導体層３と走査
配線２の間の絶縁層にすべてかかってしまうため、前述
した特定の製造工程で絶縁破壊が発生したり、絶縁層に
トンネル電流が流れて、その結果、電気化学反応により
走査配線２に電気抵抗の増加などの悪影響が出るといっ
た問題点があった。
１と走査配線２の配線間耐圧の向上を目的として、信号
配線１と走配配線２の交差部にのみ絶縁層または、半導
体層をはさんでいる。しかし、交差部に絶縁層を追加す
る場合は、そのために工程の追加が必要となる。また、
交差部に半導体層を追加する場合はＴＦＴ素子半導体層
４と同時期に形成されるため、新たな工程の追加を必要
としないが、半導体は高抵抗ながらも導電性があること
から交差部半導体層３が電気的にフローティングとな
る。交差部半導体層３の形成後から信号配線１の形成ま
での工程途中で静電気などにより交差部半導体層３が帯
電しやすく、この場合、電界が交差部半導体層３と走査
配線２の間の絶縁層にすべてかかってしまうため、前述
した特定の製造工程で絶縁破壊が発生したり、絶縁層に
トンネル電流が流れて、その結果、電気化学反応により
走査配線２に電気抵抗の増加などの悪影響が出るといっ
た問題点があった。
【０００５】
【課題を解決するための手段】本発明は、同一基板上で
走査配線と信号配線が絶縁層を介して交差し、ＴＦＴ素
子によりスイッチングするアクティブマトリクス液晶表
示装置において、走査配線と信号配線の交差部にＴＦＴ
素子の半導体層と同時期に形成される交差部半導体層を
有し、さらに隣接する交差部半導体層が信号配線方向に
連結し、かつ連結された交差部半導体層はＴＦＴ素子の
半導体層とは分離した構造を有していることを特徴とす
る。
走査配線と信号配線が絶縁層を介して交差し、ＴＦＴ素
子によりスイッチングするアクティブマトリクス液晶表
示装置において、走査配線と信号配線の交差部にＴＦＴ
素子の半導体層と同時期に形成される交差部半導体層を
有し、さらに隣接する交差部半導体層が信号配線方向に
連結し、かつ連結された交差部半導体層はＴＦＴ素子の
半導体層とは分離した構造を有していることを特徴とす
る。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）は本発明を適用した液晶表示装置の一実
施例の平面図であり、図１（ｂ）はそのＡ−Ａ’断面図
である。図は単位画素を示している。信号配線１と走査
配線２は、それぞれＴＦＴ素子半導体層４，ドレイン電
極５，ゲート電極６，ソース電極７で形成されるＴＦＴ
素子のドレイン電極５およびゲート電極６に接続する。
実施例においては、走査配線２及び信号配線１の交差部
にＴＦＴ素子半導体層４と同時に形成される交差部半導
体層３を設け、さらに交差部半導体層３を信号配線１に
沿って連結している。これによって静電気に対する耐性
を向上する効果を得ている。
る。図１（ａ）は本発明を適用した液晶表示装置の一実
施例の平面図であり、図１（ｂ）はそのＡ−Ａ’断面図
である。図は単位画素を示している。信号配線１と走査
配線２は、それぞれＴＦＴ素子半導体層４，ドレイン電
極５，ゲート電極６，ソース電極７で形成されるＴＦＴ
素子のドレイン電極５およびゲート電極６に接続する。
実施例においては、走査配線２及び信号配線１の交差部
にＴＦＴ素子半導体層４と同時に形成される交差部半導
体層３を設け、さらに交差部半導体層３を信号配線１に
沿って連結している。これによって静電気に対する耐性
を向上する効果を得ている。
【０００７】
【発明の効果】以上説明したように本発明は、信号配線
に沿って連結した交差部半導体層を持つことにより、交
差部半導体層が形成された時点で従来と同量の静電気を
帯電した場合でも交差部半導体層が連結されたことより
電荷がこれに沿って分散し、走査配線と交差部半導体層
間の絶縁層にかかる電界が小さくなり、交差部での絶縁
破壊や絶縁層を流れるトンネル電流が発生要因の１つと
なっている走査配線の電気抵抗の増加現象が抑えられ
る。また、ＴＦＴ素子半導体層が交差部半導体層と分散
してあることより、この時点での交差部半導体層の静電
気による帯電の影響をＴＦＴ素子半導体層は受けず、さ
らに、ＴＦＴ素子の半導体層が帯電しても、１つのＴＦ
Ｔ素子の電気特性が変動するのみで、隣接するＴＦＴ素
子へは影響を及ぼさないという効果がある。
に沿って連結した交差部半導体層を持つことにより、交
差部半導体層が形成された時点で従来と同量の静電気を
帯電した場合でも交差部半導体層が連結されたことより
電荷がこれに沿って分散し、走査配線と交差部半導体層
間の絶縁層にかかる電界が小さくなり、交差部での絶縁
破壊や絶縁層を流れるトンネル電流が発生要因の１つと
なっている走査配線の電気抵抗の増加現象が抑えられ
る。また、ＴＦＴ素子半導体層が交差部半導体層と分散
してあることより、この時点での交差部半導体層の静電
気による帯電の影響をＴＦＴ素子半導体層は受けず、さ
らに、ＴＦＴ素子の半導体層が帯電しても、１つのＴＦ
Ｔ素子の電気特性が変動するのみで、隣接するＴＦＴ素
子へは影響を及ぼさないという効果がある。
【図１】本発明の一実施例を示し、（ａ）図は単位画素
の平面図，（ｂ）図は（ａ）図のＡ−Ａ’断面図であ
る。
の平面図，（ｂ）図は（ａ）図のＡ−Ａ’断面図であ
る。
【図２】従来の構造例を示す平面図である。
【図３】従来の他の構造例を示す平面図である。
１ 信号配線 ２ 走査配線 ３ 交差部半導体層 ４ ＴＦＴ素子半導体層 ５ ドレイン電極 ６ ゲート電極 ７ ソース電極 ８ 画素電極 ９ 絶縁層 １０ ガラス基板
Claims (1)
- 【請求項１】 同一基板上で走査配線と信号配線が絶縁
層を介して交差し、ＴＦＴ素子によりスイッチングする
アクティブマトリクス液晶表示装置において、走査配線
と信号配線の交差部にＴＦＴ素子の半導体層と同時期に
形成される半導体層を有し、さらに隣接する半導体層が
信号配線方向に連結し、かつ連結された半導体層はＴＦ
Ｔ素子の半導体層とは分離していることを特徴とする液
晶表示素置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27942091A JP2780539B2 (ja) | 1991-10-25 | 1991-10-25 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27942091A JP2780539B2 (ja) | 1991-10-25 | 1991-10-25 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05119345A true JPH05119345A (ja) | 1993-05-18 |
| JP2780539B2 JP2780539B2 (ja) | 1998-07-30 |
Family
ID=17610837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27942091A Expired - Lifetime JP2780539B2 (ja) | 1991-10-25 | 1991-10-25 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780539B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303220A (ja) * | 2004-04-16 | 2005-10-27 | Mitsubishi Electric Corp | Ｔｆｔアレイ基板 |
| US7732820B2 (en) | 2004-05-25 | 2010-06-08 | Sharp Kabushiki Kaisha | Substrate for display device having a protective layer provided between the pixel electrodes and wirings of the active matrix substrate, manufacturing method for same and display device |
| CN104503178A (zh) * | 2014-12-31 | 2015-04-08 | 京东方科技集团股份有限公司 | 一种阵列基板、其制备方法及显示装置 |
-
1991
- 1991-10-25 JP JP27942091A patent/JP2780539B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303220A (ja) * | 2004-04-16 | 2005-10-27 | Mitsubishi Electric Corp | Ｔｆｔアレイ基板 |
| JP4661076B2 (ja) * | 2004-04-16 | 2011-03-30 | 三菱電機株式会社 | Ｔｆｔアレイ基板、液晶表示パネル及び液晶表示装置 |
| US7732820B2 (en) | 2004-05-25 | 2010-06-08 | Sharp Kabushiki Kaisha | Substrate for display device having a protective layer provided between the pixel electrodes and wirings of the active matrix substrate, manufacturing method for same and display device |
| CN104503178A (zh) * | 2014-12-31 | 2015-04-08 | 京东方科技集团股份有限公司 | 一种阵列基板、其制备方法及显示装置 |
| US9865625B2 (en) | 2014-12-31 | 2018-01-09 | Boe Technology Group Co., Ltd. | Array substrate and method of manufacturing the same, and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2780539B2 (ja) | 1998-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980414 |