JP2628928B2 - 薄膜トランジスタアレイおよびその製造方法 - Google Patents
薄膜トランジスタアレイおよびその製造方法Info
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- JP2628928B2 JP2628928B2 JP13175490A JP13175490A JP2628928B2 JP 2628928 B2 JP2628928 B2 JP 2628928B2 JP 13175490 A JP13175490 A JP 13175490A JP 13175490 A JP13175490 A JP 13175490A JP 2628928 B2 JP2628928 B2 JP 2628928B2
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、液晶表示装置等に設けられる薄膜トラン
ジスタアレイおよびその製造方法に関するものである。
ジスタアレイおよびその製造方法に関するものである。
「従来の技術」 液晶表示装置のゲート配線材料としては、その開発当
社からCr、Ta、Ti、Mo等の高融点金属材料が用いられて
きた。この理由は、高融点金属材料が、下地基板との密
着性、熱的安定性、化学的安定性、加工性に優れている
からである。
社からCr、Ta、Ti、Mo等の高融点金属材料が用いられて
きた。この理由は、高融点金属材料が、下地基板との密
着性、熱的安定性、化学的安定性、加工性に優れている
からである。
第７図および第８図は従来の薄膜トランジスタアレイ
を示す図である。ガラス基板26上にモリブデン等からな
るゲートバス21及びドレインバス20が互いに絶縁層を介
して直交するように設けられている。また、ゲートバス
21とドレイバス20の交差する部分の近くに薄膜トランジ
スタが設けられている。薄膜トランジスタはゲート電極
25上に窒化ケイ素などからなるゲート絶縁膜24を設け、
このゲート絶縁膜上に水素化アモルファスシリコンから
なる半導体膜23を設け、さらにこの半導体膜23上にアル
ミニウムなどからなりドレインバス20と同時に形成され
たドレイン電極22及びソース電極19を設けたものであ
る。ソース電極19は半導体膜23とゲート絶縁膜24にあけ
られたコンタクトホール7aを介して画素電極１に接続さ
れている。
を示す図である。ガラス基板26上にモリブデン等からな
るゲートバス21及びドレインバス20が互いに絶縁層を介
して直交するように設けられている。また、ゲートバス
21とドレイバス20の交差する部分の近くに薄膜トランジ
スタが設けられている。薄膜トランジスタはゲート電極
25上に窒化ケイ素などからなるゲート絶縁膜24を設け、
このゲート絶縁膜上に水素化アモルファスシリコンから
なる半導体膜23を設け、さらにこの半導体膜23上にアル
ミニウムなどからなりドレインバス20と同時に形成され
たドレイン電極22及びソース電極19を設けたものであ
る。ソース電極19は半導体膜23とゲート絶縁膜24にあけ
られたコンタクトホール7aを介して画素電極１に接続さ
れている。
前記構造の液晶表示装置において、画素表示させるに
は各画素に設けた薄膜トランジスタをスイッチングする
ことにより行なわれる。このスイッチング動作はゲート
電極25からの電界効果によるチャンネル導電度、即ち、
ソース電極19とドレイン電極22の間に流れる電流により
制御される。
は各画素に設けた薄膜トランジスタをスイッチングする
ことにより行なわれる。このスイッチング動作はゲート
電極25からの電界効果によるチャンネル導電度、即ち、
ソース電極19とドレイン電極22の間に流れる電流により
制御される。
「発明が解決しようとする課題」 ところで最近になって、10インチ以上の大画面かつ高
精細の液晶表示装置が望まれるようになってきた。とこ
ろが、特に大画面の液晶表示装置において、あるゲート
電極25に走査信号を印加した時に、ゲートバス21自身の
抵抗と容量との時定数により、薄膜トランジスタのスイ
ッチング動作に遅延が生じてしまうという問題がある。
精細の液晶表示装置が望まれるようになってきた。とこ
ろが、特に大画面の液晶表示装置において、あるゲート
電極25に走査信号を印加した時に、ゲートバス21自身の
抵抗と容量との時定数により、薄膜トランジスタのスイ
ッチング動作に遅延が生じてしまうという問題がある。
本発明は前記課題を解決するためになされたもので、
ゲート配線自身の抵抗値を低減することにより、薄膜ト
ランジスタのスイッチング動作の遅延を軽減するととも
に、下地基板との密着性、熱的安定性、化学的安定性、
加工性に優れていることはもとより、各画素に十分なゲ
ート電圧と波形を供給するゲートバスとドレインバスを
備える薄膜トランジスタアレイおよび、その製造方法の
提供を目的とする。
ゲート配線自身の抵抗値を低減することにより、薄膜ト
ランジスタのスイッチング動作の遅延を軽減するととも
に、下地基板との密着性、熱的安定性、化学的安定性、
加工性に優れていることはもとより、各画素に十分なゲ
ート電圧と波形を供給するゲートバスとドレインバスを
備える薄膜トランジスタアレイおよび、その製造方法の
提供を目的とする。
「課題を解決するための手段」 本発明は、基板上に、複数のゲートバスと複数のドレ
インバスが互いに絶縁層を介して交差するように形成さ
れ、前記複数のゲートバスと複数のドレインバスにより
区画された領域の各々の基板上に画素電極が、前記ゲー
トバスとドレインバスの交差部分と前記画素電極との間
の部分の基板上にゲート電極がそれぞれ設けられ、前記
各ゲートバスが、前記絶縁層上に形成され、前記各ドレ
インバスが、前記絶縁層の下方の基板上に形成された高
融点金属からなる多数の下部ドレインバスと、前記絶縁
層上に間欠的に形成されて前記高融点金属よりも抵抗の
低い低抵抗金属からなる多数の上部ドレインバスとから
なり、前記各下部ドレインバスがその中央部でゲートバ
スの下を通過しその両端部をゲートバス近傍に位置させ
て設けられ、前記上部ドレインバスがその両端部をゲー
トバス近傍の下部ドレインバスの端部上に位置させて設
けられ、下部ドレインバスの端部と上部ドレインバスの
端部が電気的に接続されるとともに、前記ゲート電極
が、高融点金属からなり、その一端部をゲートバスの下
方に位置させて絶縁層下の基板上に形成され、ゲート電
極の一端部がその上のゲートバスに電気的に接続される
一方、ゲート電極上の絶縁層上に半導体層が形成され、
ゲート電極を中心として半導体層の一側に上部ドレイン
バスから延出形成されたドレイン電極が接続され、半導
体層の他側に前記画素電極に接続したソース電極が形成
されてなることを特徴とする。
インバスが互いに絶縁層を介して交差するように形成さ
れ、前記複数のゲートバスと複数のドレインバスにより
区画された領域の各々の基板上に画素電極が、前記ゲー
トバスとドレインバスの交差部分と前記画素電極との間
の部分の基板上にゲート電極がそれぞれ設けられ、前記
各ゲートバスが、前記絶縁層上に形成され、前記各ドレ
インバスが、前記絶縁層の下方の基板上に形成された高
融点金属からなる多数の下部ドレインバスと、前記絶縁
層上に間欠的に形成されて前記高融点金属よりも抵抗の
低い低抵抗金属からなる多数の上部ドレインバスとから
なり、前記各下部ドレインバスがその中央部でゲートバ
スの下を通過しその両端部をゲートバス近傍に位置させ
て設けられ、前記上部ドレインバスがその両端部をゲー
トバス近傍の下部ドレインバスの端部上に位置させて設
けられ、下部ドレインバスの端部と上部ドレインバスの
端部が電気的に接続されるとともに、前記ゲート電極
が、高融点金属からなり、その一端部をゲートバスの下
方に位置させて絶縁層下の基板上に形成され、ゲート電
極の一端部がその上のゲートバスに電気的に接続される
一方、ゲート電極上の絶縁層上に半導体層が形成され、
ゲート電極を中心として半導体層の一側に上部ドレイン
バスから延出形成されたドレイン電極が接続され、半導
体層の他側に前記画素電極に接続したソース電極が形成
されてなることを特徴とする。
本発明において、ゲートバスの膜厚がゲート電極およ
び下部ドレインバスの膜厚よりも厚くされることが好ま
しい。
び下部ドレインバスの膜厚よりも厚くされることが好ま
しい。
次に、本発明方法は、先に記載の構造を有する薄膜ト
ランジスタアレイを製造する際に、基板上に、それぞれ
高融点金属からなる複数のゲート電極と複数の下部ドレ
インバス、並びに、透明導電材料からなる複数の画素電
極を形成し、次にそれらの上にゲート絶縁膜を形成し、
更に各ゲート電極上の絶縁膜上に半導体膜を形成し、次
いで各画素電極上のゲート絶縁膜と各下部ドレインバス
の両端部上のゲート絶縁膜と各ゲート電極端部上のゲー
ト絶縁膜にそれぞれコンタクトホールを形成した後に、
隣接する下部ドレインバスの端部どうしの間のゲート絶
縁膜上に、このゲート絶縁膜上を通過し前記隣接する下
部ドレインバスの端部上のコンタクトホールを介して下
部ドレインバスに接続し、かつ、ゲート電極上の半導体
膜の一側に接続する低抵抗金属からなる上部ドレインバ
スを形成するとともに、前記ゲート絶縁膜上に前記下部
ドレインバスの中央部上を通過し、ゲート電極端部上の
コンタクトホールを介してゲート電極に接続するゲート
バスを形成すると同時に、前記ゲート絶縁膜上に、画素
電極上のコンタクトホールを介して画素電極に接続し、
ゲート電極上の半導体膜の他側に接続する低抵抗金属か
らなるソース電極を形成することを特徴とする。
ランジスタアレイを製造する際に、基板上に、それぞれ
高融点金属からなる複数のゲート電極と複数の下部ドレ
インバス、並びに、透明導電材料からなる複数の画素電
極を形成し、次にそれらの上にゲート絶縁膜を形成し、
更に各ゲート電極上の絶縁膜上に半導体膜を形成し、次
いで各画素電極上のゲート絶縁膜と各下部ドレインバス
の両端部上のゲート絶縁膜と各ゲート電極端部上のゲー
ト絶縁膜にそれぞれコンタクトホールを形成した後に、
隣接する下部ドレインバスの端部どうしの間のゲート絶
縁膜上に、このゲート絶縁膜上を通過し前記隣接する下
部ドレインバスの端部上のコンタクトホールを介して下
部ドレインバスに接続し、かつ、ゲート電極上の半導体
膜の一側に接続する低抵抗金属からなる上部ドレインバ
スを形成するとともに、前記ゲート絶縁膜上に前記下部
ドレインバスの中央部上を通過し、ゲート電極端部上の
コンタクトホールを介してゲート電極に接続するゲート
バスを形成すると同時に、前記ゲート絶縁膜上に、画素
電極上のコンタクトホールを介して画素電極に接続し、
ゲート電極上の半導体膜の他側に接続する低抵抗金属か
らなるソース電極を形成することを特徴とする。
また、本発明において、基板上に形成するゲート電極
と画素電極と下部ドレインバスの厚さによりも、ゲート
絶縁膜上に形成する上部ドレインバスとゲートバスとソ
ース電極を厚く形成することが好ましい。
と画素電極と下部ドレインバスの厚さによりも、ゲート
絶縁膜上に形成する上部ドレインバスとゲートバスとソ
ース電極を厚く形成することが好ましい。
「基本構造例」 第１図ないし第３図は本発明の実施例１の基となる基
本構造例を示す図で、第１図は平面図であり、第２図は
第１図におけるＡ−Ａ′断面図、第３図は第１図のＢ−
Ｂ′断面図である。
本構造例を示す図で、第１図は平面図であり、第２図は
第１図におけるＡ−Ａ′断面図、第３図は第１図のＢ−
Ｂ′断面図である。
この基本構造例ではガラスなどからなる基板26上にC
r、Mo、Ta、Tiなどからなる高融点金属材料でゲート電
極４とドレインバス２が形成され、さらに画素電極１が
形成されている。ゲート電極４上には窒化ケイ素などか
らなるゲート絶縁膜10及び、このゲート絶縁膜上には水
素化アモルファスシリコンからなる半導体膜９が積層さ
れている。さらに、この半導体膜９上には抵抗の小さい
金属材料でゲートバス３とドレイン電極５およびソース
電極６が設けられている。この構造例におけるゲートバ
ス３とドレイン電極５を構成する金属材料は導電体であ
ればどのような金属材料でもよいが、抵抗の小さい金属
材料、例えば、Alを使用することにより、ゲート配線の
抵抗値を下げることができる。
r、Mo、Ta、Tiなどからなる高融点金属材料でゲート電
極４とドレインバス２が形成され、さらに画素電極１が
形成されている。ゲート電極４上には窒化ケイ素などか
らなるゲート絶縁膜10及び、このゲート絶縁膜上には水
素化アモルファスシリコンからなる半導体膜９が積層さ
れている。さらに、この半導体膜９上には抵抗の小さい
金属材料でゲートバス３とドレイン電極５およびソース
電極６が設けられている。この構造例におけるゲートバ
ス３とドレイン電極５を構成する金属材料は導電体であ
ればどのような金属材料でもよいが、抵抗の小さい金属
材料、例えば、Alを使用することにより、ゲート配線の
抵抗値を下げることができる。
また、ゲートバス３は半導体膜９とゲート絶縁膜10に
あけられたコンタクトホール８を介してゲート電極４に
接続されてなる。さらに、ドレイン電極５は半導体膜９
とゲート絶縁膜10にあけられたコンタクトホール7bを介
してドレインバス２に接続されてなる。さらにまた、ソ
ース電極６は半導体膜９とゲート絶縁膜10にあけられた
コンタクトホール7aを介して画素電極１に接続されてな
る。
あけられたコンタクトホール８を介してゲート電極４に
接続されてなる。さらに、ドレイン電極５は半導体膜９
とゲート絶縁膜10にあけられたコンタクトホール7bを介
してドレインバス２に接続されてなる。さらにまた、ソ
ース電極６は半導体膜９とゲート絶縁膜10にあけられた
コンタクトホール7aを介して画素電極１に接続されてな
る。
前述の構造の薄膜トランジスタを製造するには、最初
に、高融点金属材料からなるゲート電極４とドレインバ
ス２をさらには、画素電極１をガラスなどからなる基板
上に形成する。その後、ゲート電極上にゲート絶縁膜10
を設け、さらに、ゲート絶縁膜上に半導体膜９を積層す
るとともに、コンタクトホール7a、7b、８を形成する。
そして、半導体膜９上に抵抗の小さい金属材料でゲート
バス３とドレイン電極５及びソース電極６を設ける。こ
の時、ゲートバス３は半導体膜９とゲート絶縁膜10にあ
けられたコンタクトホール８を介してゲート電極４に接
続する。ドレイン電極５は半導体膜９とゲート絶縁膜10
にあけられたコンタクトホール7bを介してドレインバス
２に接続する。ソース電極６は半導体膜９とゲート絶縁
膜10にあけられたコンタクトホール7aを介して画素電極
１に接続する。
に、高融点金属材料からなるゲート電極４とドレインバ
ス２をさらには、画素電極１をガラスなどからなる基板
上に形成する。その後、ゲート電極上にゲート絶縁膜10
を設け、さらに、ゲート絶縁膜上に半導体膜９を積層す
るとともに、コンタクトホール7a、7b、８を形成する。
そして、半導体膜９上に抵抗の小さい金属材料でゲート
バス３とドレイン電極５及びソース電極６を設ける。こ
の時、ゲートバス３は半導体膜９とゲート絶縁膜10にあ
けられたコンタクトホール８を介してゲート電極４に接
続する。ドレイン電極５は半導体膜９とゲート絶縁膜10
にあけられたコンタクトホール7bを介してドレインバス
２に接続する。ソース電極６は半導体膜９とゲート絶縁
膜10にあけられたコンタクトホール7aを介して画素電極
１に接続する。
ところで、ゲート配線（ゲートバス）の抵抗Ｒ（Ｇ）
は、 Ｒ（Ｇ）＝ρ×L/（Ｗ・ｄ） で表される。ここで、ρはゲート配線材料の比抵抗、Ｌ
はゲート配線の長さ、Ｗはゲート配線幅、ｄはゲート配
線の膜厚である。
は、 Ｒ（Ｇ）＝ρ×L/（Ｗ・ｄ） で表される。ここで、ρはゲート配線材料の比抵抗、Ｌ
はゲート配線の長さ、Ｗはゲート配線幅、ｄはゲート配
線の膜厚である。
ゲート配線の抵抗を低下させるためには、上式より、
ρあるいはＬを小さくするか、もしくはＷあるいはｄを
大きくすることが容易に考えられる。しかしながら、実
際の構成を考慮すると、Ｌはディスプレイの大きさによ
り決定され、また、Ｗは開口率により決定される。さら
に、従来例ではｄをあまり厚くしてしまうと、ゲート配
線の上に成膜されるゲート絶縁膜10のステップカバレッ
ジを難しくしてしまい、さらにまた、ρを小さくするた
めに低比抵抗の材量にしてしまうと熱的安定性や化学的
安定性に不安が生じるために、材量も自ずと制限されて
しまうということがある。
ρあるいはＬを小さくするか、もしくはＷあるいはｄを
大きくすることが容易に考えられる。しかしながら、実
際の構成を考慮すると、Ｌはディスプレイの大きさによ
り決定され、また、Ｗは開口率により決定される。さら
に、従来例ではｄをあまり厚くしてしまうと、ゲート配
線の上に成膜されるゲート絶縁膜10のステップカバレッ
ジを難しくしてしまい、さらにまた、ρを小さくするた
めに低比抵抗の材量にしてしまうと熱的安定性や化学的
安定性に不安が生じるために、材量も自ずと制限されて
しまうということがある。
そこでこの構造例においては、まず、下地の基板26と
の密着性、熱的安定性、化学的安定性、加工性の特に要
求されるゲート電極４とドレインバス２は、上述された
要求に対して優れた材料である高融点金属材料により形
成している。
の密着性、熱的安定性、化学的安定性、加工性の特に要
求されるゲート電極４とドレインバス２は、上述された
要求に対して優れた材料である高融点金属材料により形
成している。
その上で、ゲートバス３とドレイン電極５及びソース
電極６を抵抗値の低い金属材料、例えば、Alなどで形成
することにより、ゲート配線の抵抗値を下げることがで
きる。
電極６を抵抗値の低い金属材料、例えば、Alなどで形成
することにより、ゲート配線の抵抗値を下げることがで
きる。
さらに、この構造例のように、ゲートバス３がゲート
絶縁膜10と半導体膜９を貫通したコンタクトホール８を
介してゲート電極に接続されているために、ゲート絶縁
膜10のステップカバレッジを難しくすることがなく、ゲ
ートバス３の膜厚を厚くすることができる。
絶縁膜10と半導体膜９を貫通したコンタクトホール８を
介してゲート電極に接続されているために、ゲート絶縁
膜10のステップカバレッジを難しくすることがなく、ゲ
ートバス３の膜厚を厚くすることができる。
以上の構造および製造方法により、熱安定性や化学的
安定性を損なわずに比抵抗を低下させ、また、ゲート配
線の膜厚を厚くすることができる。従って、上式におけ
るｄを大きくさせて、ρを小さくすることが可能とな
る。この結果、ゲート配線の抵抗Ｒ（Ｇ）を低くするこ
とが実現できる。
安定性を損なわずに比抵抗を低下させ、また、ゲート配
線の膜厚を厚くすることができる。従って、上式におけ
るｄを大きくさせて、ρを小さくすることが可能とな
る。この結果、ゲート配線の抵抗Ｒ（Ｇ）を低くするこ
とが実現できる。
さらには、本構造例の薄膜トランジスタアレイのよう
に、画素電極１とITO（透明導電膜）を最初に形成する
構造の薄膜トランジスタ液晶表示装置では、画素とゲー
ト電極をITOで形成して、ゲート電極を形成する工程を
削減することが可能である。
に、画素電極１とITO（透明導電膜）を最初に形成する
構造の薄膜トランジスタ液晶表示装置では、画素とゲー
ト電極をITOで形成して、ゲート電極を形成する工程を
削減することが可能である。
「実施例１」 第４図ないし第６図は本発明の実施例１を示す図であ
り、第４図は平面図で、第５図は第４図におけるＡ−
Ａ′断面図、第６図は第４図のＢ−Ｂ′断面図である。
り、第４図は平面図で、第５図は第４図におけるＡ−
Ａ′断面図、第６図は第４図のＢ−Ｂ′断面図である。
この実施例では、基板26上にCr、Mo、Ta、Tiなどから
なる高融点金属材料でゲート電極４と下部ドレインバス
13が形成されてなる。下部ドレインバス13は、第４図に
示すようにゲートバス３と同程度の幅を有し、その幅の
数倍程度の長さを有するもので、ゲートバス３と絶縁層
を介して交差するように形成されている。
なる高融点金属材料でゲート電極４と下部ドレインバス
13が形成されてなる。下部ドレインバス13は、第４図に
示すようにゲートバス３と同程度の幅を有し、その幅の
数倍程度の長さを有するもので、ゲートバス３と絶縁層
を介して交差するように形成されている。
そして、ゲート電極４上には、窒化ケイ素などからな
るゲート絶縁膜18及び、このゲート絶縁膜上に水素化ア
モルファスシリコンからなる半導体膜17が積層されてい
る。さらに、この半導体膜17上には抵抗の小さい金属材
料でゲートバス３とドレイン電極12と上部ドレインバス
11とソース電極６が設けられている。
るゲート絶縁膜18及び、このゲート絶縁膜上に水素化ア
モルファスシリコンからなる半導体膜17が積層されてい
る。さらに、この半導体膜17上には抵抗の小さい金属材
料でゲートバス３とドレイン電極12と上部ドレインバス
11とソース電極６が設けられている。
上部ドレインバス11は、前述の下部ドレインバス13を
接続するためのもので、第４図の画素電極１の右下方の
下部ドレインバス13の一端と右上方の下部ドレインバス
13の一端とにオーバーラップするように形成されてい
る。そして、上部ドレインバス11の一端に接続されたド
レイン電極12は半導体膜17とゲート絶縁膜18にあけられ
たコンタクトホール14を介して下部ドレインバス13の一
端に接続されている。また、電気的に低抵抗な金属材料
からなる上部ドレインバス11の他端はコンタクトホール
15を介して高融点金属材料からなる第４図中右上方の下
部ドレインバス13と接続し、さらに一方、図中右下方の
上部ドレインバス11はコンタクトホール16を介して右下
方の下部ドレインバス13の一端と接続している。このよ
うに低抵抗金属材料からなる上部ドレインバス11と高融
点金属材料からなる下部ドレインバス13が繰り返し接続
することにより、個々の画素の回路が液晶表示装置の画
面全体にマトリクス状に配置することとなる。
接続するためのもので、第４図の画素電極１の右下方の
下部ドレインバス13の一端と右上方の下部ドレインバス
13の一端とにオーバーラップするように形成されてい
る。そして、上部ドレインバス11の一端に接続されたド
レイン電極12は半導体膜17とゲート絶縁膜18にあけられ
たコンタクトホール14を介して下部ドレインバス13の一
端に接続されている。また、電気的に低抵抗な金属材料
からなる上部ドレインバス11の他端はコンタクトホール
15を介して高融点金属材料からなる第４図中右上方の下
部ドレインバス13と接続し、さらに一方、図中右下方の
上部ドレインバス11はコンタクトホール16を介して右下
方の下部ドレインバス13の一端と接続している。このよ
うに低抵抗金属材料からなる上部ドレインバス11と高融
点金属材料からなる下部ドレインバス13が繰り返し接続
することにより、個々の画素の回路が液晶表示装置の画
面全体にマトリクス状に配置することとなる。
また、ゲートバス３は半導体膜17とゲート絶縁膜18に
あけられたコンタクトホール８を介してゲート電極４に
接続されている。
あけられたコンタクトホール８を介してゲート電極４に
接続されている。
さらにソース電極６は半導体膜17とゲート絶縁膜18に
あけられたコンタクトホール7aを介して画素電極１に接
続されている。
あけられたコンタクトホール7aを介して画素電極１に接
続されている。
ここで、ゲートバス３とドレイン電極12と上部ドレイ
ンバス11とソース電極６の材質は実施例１と同様に、導
電体であればどのような金属材料でもよいが、抵抗の小
さい金属材料、例えば、Alを使用することにより、ゲー
ト配線の抵抗値を下げることができる。
ンバス11とソース電極６の材質は実施例１と同様に、導
電体であればどのような金属材料でもよいが、抵抗の小
さい金属材料、例えば、Alを使用することにより、ゲー
ト配線の抵抗値を下げることができる。
前述の構造の薄膜トランジスタを製造するには、上述
の高融点金属材料からなるゲート電極４と下部ドレイン
バス13をさらには、画素電極１をガラスなどからなる基
板上に形成する。その後、ゲート電極４上にゲート絶縁
膜18を設け、さらに、ゲート絶縁膜上に半導体膜17を積
層するとともに、コンタクトホール7a、８、14を形成す
る。そして、半導体膜17上に抵抗の小さい金属材料でゲ
ートバス３とドレイン電極12と上部ドレインバス11及び
ソース電極６を形成する。この時、ゲートバス３は半導
体膜17とゲート絶縁膜18にあけられたコンタクトホール
８を介してゲート電極４に接続し、また、ドレイン電極
12は半導体膜17とゲート絶縁膜18にあけられたコンタク
トホール14を介して下部ドレインバス13に接続し、ソー
ス電極６は半導体膜17とゲート絶縁膜18にあけられたコ
ンタクトホール7aを介して画素電極１に接続する。そし
て、上部ドレインバス11はコンタクトホール15を介して
第４図中央右上方の下部ドレインバス13の一端と接続
し、また、図中右下方の上部ドレインバス11はコンタク
トホール16を介して下部ドレインバス13の一端と接続す
る。
の高融点金属材料からなるゲート電極４と下部ドレイン
バス13をさらには、画素電極１をガラスなどからなる基
板上に形成する。その後、ゲート電極４上にゲート絶縁
膜18を設け、さらに、ゲート絶縁膜上に半導体膜17を積
層するとともに、コンタクトホール7a、８、14を形成す
る。そして、半導体膜17上に抵抗の小さい金属材料でゲ
ートバス３とドレイン電極12と上部ドレインバス11及び
ソース電極６を形成する。この時、ゲートバス３は半導
体膜17とゲート絶縁膜18にあけられたコンタクトホール
８を介してゲート電極４に接続し、また、ドレイン電極
12は半導体膜17とゲート絶縁膜18にあけられたコンタク
トホール14を介して下部ドレインバス13に接続し、ソー
ス電極６は半導体膜17とゲート絶縁膜18にあけられたコ
ンタクトホール7aを介して画素電極１に接続する。そし
て、上部ドレインバス11はコンタクトホール15を介して
第４図中央右上方の下部ドレインバス13の一端と接続
し、また、図中右下方の上部ドレインバス11はコンタク
トホール16を介して下部ドレインバス13の一端と接続す
る。
以上のように、ゲート電極４と下部ドレインバス13を
高融点金属材料により形成するので、下地基板との密着
性、熱的安定性、化学的安定性、加工性を確保できる。
その上、ゲートバス３とドレイン電極12及びソース電極
６を抵抗値の低い金属材料、例えば、Alなどで形成する
ことにより、ゲート配線の抵抗値を下げることができ
る。
高融点金属材料により形成するので、下地基板との密着
性、熱的安定性、化学的安定性、加工性を確保できる。
その上、ゲートバス３とドレイン電極12及びソース電極
６を抵抗値の低い金属材料、例えば、Alなどで形成する
ことにより、ゲート配線の抵抗値を下げることができ
る。
さらに、本発明の構造では、ゲートバス３がゲート絶
縁膜18と半導体膜17を貫通したコンタクトホール８を介
してゲート電極４に接続されてなるために、ゲート絶縁
膜18のステップカバレッジを難しくすることなく、ゲー
トバス３の膜厚を厚くすることができる。
縁膜18と半導体膜17を貫通したコンタクトホール８を介
してゲート電極４に接続されてなるために、ゲート絶縁
膜18のステップカバレッジを難しくすることなく、ゲー
トバス３の膜厚を厚くすることができる。
「製造例」 本発明における基本構造例の薄膜トランジスタアレイ
と第７図と第８図に示される従来例の薄膜トランジスタ
アレイを各々製造し、ゲート配線の抵抗Ｒ（Ｇ）を測定
した。
と第７図と第８図に示される従来例の薄膜トランジスタ
アレイを各々製造し、ゲート配線の抵抗Ｒ（Ｇ）を測定
した。
尚、基本構造例の薄膜トランジスタアレイのドレイン
バス２とゲート電極４の材質はCrとし、ゲートバス３及
びドレイン電極５とソース電極６の材質はAlとした。ま
た、従来例の薄膜トランジスタアレイのソース電極19、
ドレインバス電極20、ゲートバス電極21の材質はCrとし
た。
バス２とゲート電極４の材質はCrとし、ゲートバス３及
びドレイン電極５とソース電極６の材質はAlとした。ま
た、従来例の薄膜トランジスタアレイのソース電極19、
ドレインバス電極20、ゲートバス電極21の材質はCrとし
た。
以上の測定結果を第１表に示した。
尚、基本構造例のｄ値6000Åはこれ以上とすることも
可能である。
可能である。
第１表の結果から、基本構造例の薄膜トランジスタア
レイのゲート配線の抵抗値Ｒ（Ｇ）は従来例の薄膜トラ
ンジスタアレイの抵抗値Ｒ（Ｇ）よりもはるかに小さい
ことが確認された。なお、第４図に示す実施例１の構造
においても、基本構造例と同じゲート配線材料を用いる
と、表１に示す数値と同等のゲート配線の比抵抗ρ、ゲ
ート配線の膜厚ｄ、ゲート配線幅Ｗ、ゲート配線の長さ
Ｌを採用できるので、従来例に比べてゲート配線の抵抗
値Ｒ（Ｇ）を小さくできることは容易に想定することが
できる。
レイのゲート配線の抵抗値Ｒ（Ｇ）は従来例の薄膜トラ
ンジスタアレイの抵抗値Ｒ（Ｇ）よりもはるかに小さい
ことが確認された。なお、第４図に示す実施例１の構造
においても、基本構造例と同じゲート配線材料を用いる
と、表１に示す数値と同等のゲート配線の比抵抗ρ、ゲ
ート配線の膜厚ｄ、ゲート配線幅Ｗ、ゲート配線の長さ
Ｌを採用できるので、従来例に比べてゲート配線の抵抗
値Ｒ（Ｇ）を小さくできることは容易に想定することが
できる。
「発明の効果」 以上説明したように本発明の薄膜トランジスタアレイ
では、ゲート電極と下部ドレインバスを高融点金属材料
により形成するので、下地基板との密着性、熱的安定
性、化学的安定性、加工性に優れ、また、ゲートバスを
前記高融点金属材料よりも抵抗の低い低抵抗金属材料か
ら形成するのでゲートバスの抵抗値を小さくすることが
でき、更に上部ドレインバスも低抵抗金属材料から形成
するので上部ドレインバスの低抵抗化に寄与し、薄膜ト
ランジスタのスイッチング動作の遅延を軽減し、各画素
に十分なゲート電圧と波形を供給することにより、より
大きなディスプレイと高画質化を可能とした。
では、ゲート電極と下部ドレインバスを高融点金属材料
により形成するので、下地基板との密着性、熱的安定
性、化学的安定性、加工性に優れ、また、ゲートバスを
前記高融点金属材料よりも抵抗の低い低抵抗金属材料か
ら形成するのでゲートバスの抵抗値を小さくすることが
でき、更に上部ドレインバスも低抵抗金属材料から形成
するので上部ドレインバスの低抵抗化に寄与し、薄膜ト
ランジスタのスイッチング動作の遅延を軽減し、各画素
に十分なゲート電圧と波形を供給することにより、より
大きなディスプレイと高画質化を可能とした。
更に、ゲートバスと上部ドレイバスとドレイン電極と
ソース電極をいずれも低抵抗金属材料から構成し、これ
らを下部ドレインバスとゲート電極よりも厚くゲート絶
縁膜上に、形成することで、ゲートバスと上部ドレイン
バスとドレイン電極とソース電極をいずれも更に低抵抗
化できる。
ソース電極をいずれも低抵抗金属材料から構成し、これ
らを下部ドレインバスとゲート電極よりも厚くゲート絶
縁膜上に、形成することで、ゲートバスと上部ドレイン
バスとドレイン電極とソース電極をいずれも更に低抵抗
化できる。
次に、本発明方法によれば、前述の如く下地基板との
密着性、熱的安定性、化学的安定性、加工性に優れ、ゲ
ートバス抵抗の小さい、スイッチング動作の遅延の少な
い、各画素に充分なゲート電圧と波形を供給できる優れ
た薄膜トランジスタアレイを製造することができる。
密着性、熱的安定性、化学的安定性、加工性に優れ、ゲ
ートバス抵抗の小さい、スイッチング動作の遅延の少な
い、各画素に充分なゲート電圧と波形を供給できる優れ
た薄膜トランジスタアレイを製造することができる。
第１図は基本構造例の平面図、第２図と第３図は各々基
本構造例の断面図、第４図は実施例１の平面図、第５図
と第６図は各々実施例１の断面図、第７図は従来例の平
面図、第８図は従来例の断面図である。 １……画素電極、 2,20……ドレインバス、 3,21……ゲートバス、 4,25……ゲート電極、 5,12,22……ドレイン電極、 6,19……ソース電極、 7a,7b,8,14,15,16……コントクトホール、 9,17,23……半導体膜、 10,18,24……ゲート絶縁膜、 11……上部ドレインバス、 13……下部ドレインバス、 26……基板。
本構造例の断面図、第４図は実施例１の平面図、第５図
と第６図は各々実施例１の断面図、第７図は従来例の平
面図、第８図は従来例の断面図である。 １……画素電極、 2,20……ドレインバス、 3,21……ゲートバス、 4,25……ゲート電極、 5,12,22……ドレイン電極、 6,19……ソース電極、 7a,7b,8,14,15,16……コントクトホール、 9,17,23……半導体膜、 10,18,24……ゲート絶縁膜、 11……上部ドレインバス、 13……下部ドレインバス、 26……基板。
Claims (4)
- 【請求項１】基板上に、複数のゲートバスと複数のドレ
インバスが互いに絶縁層を介して交差するように形成さ
れ、前記複数のゲートバスと複数のドレインバスにより
区画された領域の各々の基板上に画素電極が、前記ゲー
トバスとドレインバスの交差部分と前記画素電極との間
の部分の基板上にゲート電極が各々設けられ、 前記ゲートバスが、前記絶縁層上に形成され、前記各ド
レインバスが、前記絶縁層の下方の基板上に間欠的に形
成された高融点金属からなる多数の下部ドレインバス
と、前記絶縁層上に間欠的に形成されて前記高融点金属
よりも抵抗の低い低抵抗金属からなる多数の上部ドレイ
ンバスとからなり、前記各下部ドレインバスがその中央
部でゲートバスの下を通過しその両端部をゲートバス近
傍に位置させて設けられ、前記各上部ドレインバスがそ
の両端部をゲートバス近傍の下部ドレインバスの端部上
に位置させて設けられ、前記各下部ドレインバスの端部
と各上部ドレインバスの端部が電気的に接続されるとと
もに、 前記ゲート電極が、高融点金属からなり、その一端部を
ゲートバスの下方に位置させて絶縁層下の基板上に形成
され、前記ゲート電極の一端部がその上のゲートバスに
電気的に接続される一方、 前記ゲート電極上の絶縁層上に半導体層から形成され、
ゲート電極を中心として半導体層の一側に前記上部ドレ
インバスから延出形成されたドレイン電極が接続され、
半導体層の他側に前記画素電極に接続したソース電極が
形成されてなることを特徴とする薄膜トランジスタアレ
イ。 - 【請求項２】前記ゲートバスの膜厚が前記ゲート電極お
よび下部ドレインバスの膜厚よりも厚くされたことを特
徴とする請求項１記載の薄膜トランジスタアレイ。 - 【請求項３】請求項１記載の構造を有する薄膜トランジ
スタアレイを製造する際に、基板上に、それぞれ高融点
金属からなる複数のゲート電極と複数の下部ドレインバ
ス、並びに、透明導電材料からなる複数の画素電極を形
成し、次に、それらの上にゲート絶縁膜を形成し、更に
各ゲート電極上の絶縁膜上に半導体膜を形成し、次いで
各画素電極上のゲート絶縁膜と各下部ドレインバスの両
端部上のゲート絶縁膜と各ゲート電極端部上のゲート絶
縁膜にそれぞれコンタクトホールを形成した後に、隣接
する下部ドレインバスの端部どうしの間のゲート絶縁膜
上に、このゲート絶縁膜上を通過し前記隣接する下部ド
レインバスの端部上のコンタクトホールを介して下部ド
レインバスに接続し、かつ、ゲート電極上の半導体膜の
一側に接続してドレイン電極を構成する低抵抗金属から
なる上部ドレインバスを形成するとともに、前記ゲート
絶縁膜上に前記下部ドレインバスの中央部上を通過し、
ゲート電極端部上のコンタクトホールを介してゲート電
極に接続するゲートバスを形成すると同時に、前記ゲー
ト絶縁膜上に、画素電極上のコンタクトホールを介して
画素電極に接続し、ゲート電極上の半導体膜の他側に接
続する低抵抗金属からなるソース電極を形成することを
特徴とする薄膜トランジスタアレイの製造方法。 - 【請求項４】基板上に形成するゲート電極と画素電極と
下部ドレインバスの厚さによりも、ゲート絶縁膜上に形
成する上部ドレインバスとゲートバスとソース電極を厚
く形成することを特徴とする請求項３記載の薄膜トラン
ジスタアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13175490A JP2628928B2 (ja) | 1990-05-22 | 1990-05-22 | 薄膜トランジスタアレイおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13175490A JP2628928B2 (ja) | 1990-05-22 | 1990-05-22 | 薄膜トランジスタアレイおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0426825A JPH0426825A (ja) | 1992-01-30 |
| JP2628928B2 true JP2628928B2 (ja) | 1997-07-09 |
Family
ID=15065410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13175490A Expired - Lifetime JP2628928B2 (ja) | 1990-05-22 | 1990-05-22 | 薄膜トランジスタアレイおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2628928B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07244298A (ja) * | 1994-03-07 | 1995-09-19 | G T C:Kk | アクティブマトリクス液晶表示装置 |
| KR100775129B1 (ko) * | 1999-04-12 | 2007-11-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| KR100775130B1 (ko) * | 1999-04-12 | 2007-11-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| TW444257B (en) | 1999-04-12 | 2001-07-01 | Semiconductor Energy Lab | Semiconductor device and method for fabricating the same |
| TW525216B (en) | 2000-12-11 | 2003-03-21 | Semiconductor Energy Lab | Semiconductor device, and manufacturing method thereof |
| KR101791370B1 (ko) * | 2009-07-10 | 2017-10-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| CN101957530B (zh) | 2009-07-17 | 2013-07-24 | 北京京东方光电科技有限公司 | Tft-lcd阵列基板及其制造方法 |
| KR20130105392A (ko) * | 2012-03-14 | 2013-09-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| CN105206567B (zh) * | 2015-10-10 | 2018-04-10 | 深圳市华星光电技术有限公司 | 一种阵列基板及其制作方法 |
| JP2019050394A (ja) * | 2018-10-31 | 2019-03-28 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6191688A (ja) * | 1984-10-11 | 1986-05-09 | 松下電器産業株式会社 | 液晶表示パネル |
| JPS63253391A (ja) * | 1987-04-09 | 1988-10-20 | アルプス電気株式会社 | 薄膜トランジスタアレイ |
| JPS6489369A (en) * | 1987-09-29 | 1989-04-03 | Sharp Kk | Thin film transistor |
| JPH02157729A (ja) * | 1988-12-09 | 1990-06-18 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ基板 |
-
1990
- 1990-05-22 JP JP13175490A patent/JP2628928B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0426825A (ja) | 1992-01-30 |
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