JPS63253391A - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
- Publication number
- JPS63253391A JPS63253391A JP62087592A JP8759287A JPS63253391A JP S63253391 A JPS63253391 A JP S63253391A JP 62087592 A JP62087592 A JP 62087592A JP 8759287 A JP8759287 A JP 8759287A JP S63253391 A JPS63253391 A JP S63253391A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film transistor
- bus
- gate
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims description 24
- 239000010408 film Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 6
- 238000002161 passivation Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「I!!業上の利用分野」
この発明は、液晶表示素子のアクティブマトリクス駆動
に用いられる薄膜トランジスタアレイに関する。
に用いられる薄膜トランジスタアレイに関する。
「従来の技術」
第4図ないし第6図は、従来の薄膜トランジスタアレイ
を示すもので、ガラス基板l上にモリブデンなどからな
るゲートバス2およびソースバス3が多数圧に直交する
ように設けられている。これらゲートバス2とソースバ
ス3とが交差するクロスオーバー部4では、ゲートバス
2の上にソースバス3が走り、第5図および第6図に示
すようにこれら二つのバス2.3が導通しないように絶
縁膜5がゲートバス2とソースバス3との間に設けられ
ている。この例での絶縁H5は、二層構造を有し、ゲー
トバス2上に窒化ケイ素からなる絶縁w:46が設けら
れ、この絶縁g%6上に薄膜トランジスタ7の半導体膜
を形成する際に同時に形成された水素化アモルファスシ
リコンからなる半導体膜8が設けられている。また、ソ
ースバス3を含む基板!上には全面にわたって窒化ケイ
素などからなるパッジベージロン膜りが設けられている
。
を示すもので、ガラス基板l上にモリブデンなどからな
るゲートバス2およびソースバス3が多数圧に直交する
ように設けられている。これらゲートバス2とソースバ
ス3とが交差するクロスオーバー部4では、ゲートバス
2の上にソースバス3が走り、第5図および第6図に示
すようにこれら二つのバス2.3が導通しないように絶
縁膜5がゲートバス2とソースバス3との間に設けられ
ている。この例での絶縁H5は、二層構造を有し、ゲー
トバス2上に窒化ケイ素からなる絶縁w:46が設けら
れ、この絶縁g%6上に薄膜トランジスタ7の半導体膜
を形成する際に同時に形成された水素化アモルファスシ
リコンからなる半導体膜8が設けられている。また、ソ
ースバス3を含む基板!上には全面にわたって窒化ケイ
素などからなるパッジベージロン膜りが設けられている
。
また、第4図に示すようにクロスオーバー部4付近のゲ
ートバス2およびソースバス3からそれぞれゲートライ
ンIOおよびソースライン1Kが分岐し、クロスオーバ
ー部4付近に設けられた薄膜トランジスタ7のゲート電
極およびソース電極にそれぞれ接続されている。薄膜ト
ランジスタ7は、ゲート電極上に窒化ケイ素などからな
り上記絶縁膜6形成時に形成されたゲート絶縁膜を設け
、このゲート絶縁膜上に水素化アモルファスシリコンか
らなる半導体膜を設け、さらにこの半導体膜上にアルミ
ニウムなどからなりソースバス3と同時に形成されたソ
ース電極およびドレイン電極を設け、さらにパッジベー
ジロン膜りを設けたうえに半導体膜を覆うようにアルミ
ニウムなどからなるライトシールド12を設けたもので
、ドレイン電極が画素電極I3に接続されて動作するよ
うになっている。
ートバス2およびソースバス3からそれぞれゲートライ
ンIOおよびソースライン1Kが分岐し、クロスオーバ
ー部4付近に設けられた薄膜トランジスタ7のゲート電
極およびソース電極にそれぞれ接続されている。薄膜ト
ランジスタ7は、ゲート電極上に窒化ケイ素などからな
り上記絶縁膜6形成時に形成されたゲート絶縁膜を設け
、このゲート絶縁膜上に水素化アモルファスシリコンか
らなる半導体膜を設け、さらにこの半導体膜上にアルミ
ニウムなどからなりソースバス3と同時に形成されたソ
ース電極およびドレイン電極を設け、さらにパッジベー
ジロン膜りを設けたうえに半導体膜を覆うようにアルミ
ニウムなどからなるライトシールド12を設けたもので
、ドレイン電極が画素電極I3に接続されて動作するよ
うになっている。
「発明が解決じようとする問題点」
しかしながら、このようなAIi[)ランジスタアレイ
にあっては、クロスオーバー部4の絶縁H5が^Vく、
かつその形成方法に必然的に伴うピンホール等の欠陥に
よって絶縁不良を起し、ゲートバス2とソースバス3と
が短絡することがまれにあり、製品歩留りを低下させて
いる。また、クロスオーバー部4では、ゲートバス2と
ソースバス3とが薄い絶縁M5を介して交差しているた
め両者間の距離が短く、このため^V膜トランジスタ7
のゲート・ソース間の寄生容量が比較的大きくなり、薄
膜トランジスタ7の応答特性が必ずしも十分なものでは
ない問題点があった。
にあっては、クロスオーバー部4の絶縁H5が^Vく、
かつその形成方法に必然的に伴うピンホール等の欠陥に
よって絶縁不良を起し、ゲートバス2とソースバス3と
が短絡することがまれにあり、製品歩留りを低下させて
いる。また、クロスオーバー部4では、ゲートバス2と
ソースバス3とが薄い絶縁M5を介して交差しているた
め両者間の距離が短く、このため^V膜トランジスタ7
のゲート・ソース間の寄生容量が比較的大きくなり、薄
膜トランジスタ7の応答特性が必ずしも十分なものでは
ない問題点があった。
「問題点を解決するための手段」
この発明では、ゲートバスあるいはソースバスのいずれ
かをクロスオーバー部の手前で分断し、クロスオーバー
部の絶縁層を覆うパッジベージロン膜上に形成した導通
ラインによって分断したゲートバスあるいはソースバス
を導通することにより、上記問題点を解決した。また、
上記導通ラインを*aトランジスタのライトシールド形
成と同時に形成すれば、プロセスの増加を伴うことがな
い。
かをクロスオーバー部の手前で分断し、クロスオーバー
部の絶縁層を覆うパッジベージロン膜上に形成した導通
ラインによって分断したゲートバスあるいはソースバス
を導通することにより、上記問題点を解決した。また、
上記導通ラインを*aトランジスタのライトシールド形
成と同時に形成すれば、プロセスの増加を伴うことがな
い。
「作用」
ゲートバスあるいはソースバスと導通ラインとの間に三
層構造の絶縁層を形成でき、絶縁層の絶縁性が向上し、
短絡事故が減少する。また、ゲートバスあるいはソース
バスと導通ラインとの距離が大きくなるので薄膜トラン
ジスタのゲート・ソース間の寄生容量が減少し、応答特
性が向上する。
層構造の絶縁層を形成でき、絶縁層の絶縁性が向上し、
短絡事故が減少する。また、ゲートバスあるいはソース
バスと導通ラインとの距離が大きくなるので薄膜トラン
ジスタのゲート・ソース間の寄生容量が減少し、応答特
性が向上する。
第1図ないし第3図は、この発明の薄膜トランジスタア
レイの一例を示すものである。ガラス基板21上には複
数のゲートバス22が形成され、このゲートバス22に
直交するように複数のソースバス23が形成されている
が、ゲートバス22とソースバス23とが交差するクロ
スオーバー部24の手前でソースバス23が分断され、
ゲートバス22とソースバス23とが立体的に交差しな
い構造となっている。また、クロスオーバー部24にお
いてはゲートバス22上に従来のものと同様に絶縁膜2
6および半導体膜28からなる絶縁1!125が設けら
れている。さらに、この絶縁WA25およびソースバス
23を含む基板21全面にパッジベージロン膜29が設
けられている。また、このパッジベージロン膜29のソ
ースバス分断N 分付近には、ソースバス23の一部が
露出するコンタクトホール34が形成されている。
レイの一例を示すものである。ガラス基板21上には複
数のゲートバス22が形成され、このゲートバス22に
直交するように複数のソースバス23が形成されている
が、ゲートバス22とソースバス23とが交差するクロ
スオーバー部24の手前でソースバス23が分断され、
ゲートバス22とソースバス23とが立体的に交差しな
い構造となっている。また、クロスオーバー部24にお
いてはゲートバス22上に従来のものと同様に絶縁膜2
6および半導体膜28からなる絶縁1!125が設けら
れている。さらに、この絶縁WA25およびソースバス
23を含む基板21全面にパッジベージロン膜29が設
けられている。また、このパッジベージロン膜29のソ
ースバス分断N 分付近には、ソースバス23の一部が
露出するコンタクトホール34が形成されている。
そして、この例ではパッジベージジン模29上に、ソー
スバス23に沿って平行に走る帯状の導通ライン35が
形成され、この導通ライン35はコンタクトホール34
,34によって分断されたそれぞれのソースバス23.
23に電気的に接続されており、この導通ライン35に
よって分断されたソースバス23はすべて電気的に接続
され、本来の機能を持つようになる。導通ライン35は
、アルミニウムなどからなり、薄膜トランジスタ27の
ライトシールド32を形成するプロセスの際に同時に形
成することがプロセスの増加を招くことがなくて好適で
ある。
スバス23に沿って平行に走る帯状の導通ライン35が
形成され、この導通ライン35はコンタクトホール34
,34によって分断されたそれぞれのソースバス23.
23に電気的に接続されており、この導通ライン35に
よって分断されたソースバス23はすべて電気的に接続
され、本来の機能を持つようになる。導通ライン35は
、アルミニウムなどからなり、薄膜トランジスタ27の
ライトシールド32を形成するプロセスの際に同時に形
成することがプロセスの増加を招くことがなくて好適で
ある。
このような構造の薄膜トランジスタアレイにあつては、
電気的にソースバスとして機能する導通う゛イン35と
ゲートバス22との間に設けられる絶縁層が絶縁膜26
、半導体VA28およびパッジベージロン模29の三層
構造となるので、ピンホール等の欠陥に起因する短絡事
故が減少する。また、三層構造の絶縁層となるのでその
厚さが厚くなり、ゲートバス22と導通ライン35との
距離が大きくなり、ゲートバス22と導通ライン35と
の間の寄生容量が小さくなり、薄膜トランジスタ27の
応答特性が向上する。さらに、導通ライン35を^V膜
トランジスタ27のライトシールド32形成時に同時に
形成すれば、全プロセス数が増加することがなく、コス
ト上昇、歩留り低下等を10 <ことがない。
電気的にソースバスとして機能する導通う゛イン35と
ゲートバス22との間に設けられる絶縁層が絶縁膜26
、半導体VA28およびパッジベージロン模29の三層
構造となるので、ピンホール等の欠陥に起因する短絡事
故が減少する。また、三層構造の絶縁層となるのでその
厚さが厚くなり、ゲートバス22と導通ライン35との
距離が大きくなり、ゲートバス22と導通ライン35と
の間の寄生容量が小さくなり、薄膜トランジスタ27の
応答特性が向上する。さらに、導通ライン35を^V膜
トランジスタ27のライトシールド32形成時に同時に
形成すれば、全プロセス数が増加することがなく、コス
ト上昇、歩留り低下等を10 <ことがない。
なお、上記実施例ではソースバス23を分断した例を示
したが、ゲートバス22を分断してこれを導通ラインで
導通してもよいことは勿論である。
したが、ゲートバス22を分断してこれを導通ラインで
導通してもよいことは勿論である。
「発明の効果」
以上説明したように、この発明の薄膜トランジスタアレ
イによれば、ゲートバスとソースバスとが交差するクロ
スオーバー部において、ゲートバスまたはソースバスと
導電ラインとが三層構造の絶縁層を介して交差すること
になるため、ゲートバスまたはソースバスと導通ライン
との短絡事故の発生が減少し、歩留りが改善される。ま
た、ゲートバスまたはソースバスと導通ラインとの距離
が大きくなるため、両者間の静電容量が小さくなり、こ
れによって薄膜トランジスタのゲート・ソース間の寄生
容量が減少して薄膜トランジスタの応答性が向上する。
イによれば、ゲートバスとソースバスとが交差するクロ
スオーバー部において、ゲートバスまたはソースバスと
導電ラインとが三層構造の絶縁層を介して交差すること
になるため、ゲートバスまたはソースバスと導通ライン
との短絡事故の発生が減少し、歩留りが改善される。ま
た、ゲートバスまたはソースバスと導通ラインとの距離
が大きくなるため、両者間の静電容量が小さくなり、こ
れによって薄膜トランジスタのゲート・ソース間の寄生
容量が減少して薄膜トランジスタの応答性が向上する。
また、導通ラインの形成を薄膜トランジスタのライトシ
ールド形成と同時に行えば、改めてプロセスを増すこと
がなく余分砧コストが必要となることもない。
ールド形成と同時に行えば、改めてプロセスを増すこと
がなく余分砧コストが必要となることもない。
第1図ないし第3図はこの発明のAli膜トランジスタ
アレイの一例を示すもので、第1図は平面図、第2図は
第1図の■−■線断面図、第3図は第1図の■−■線断
面図、 第4図ないし第6図は従来の薄膜トランジスタアレイを
示すもので、第4図は平面図、第5図は第4図の■−■
線断面図、第6図は第4図のVl−■線断面図である。 2I・・・・・・ガラス基板、22・・・・・・ゲート
バス、23・・・・・・ソースバス、24・・・・・・
クロスオーバー部、25・・・・・・絶縁層、27・・
・・・・薄膜トランジスタ、29・・・・・・パッジベ
ージタン模、35・・・・・・導通ライン。 出願人 アルプス電気株式会社 第2図 第3図 第4区 手続補正書(自制 昭和62年6月19日
アレイの一例を示すもので、第1図は平面図、第2図は
第1図の■−■線断面図、第3図は第1図の■−■線断
面図、 第4図ないし第6図は従来の薄膜トランジスタアレイを
示すもので、第4図は平面図、第5図は第4図の■−■
線断面図、第6図は第4図のVl−■線断面図である。 2I・・・・・・ガラス基板、22・・・・・・ゲート
バス、23・・・・・・ソースバス、24・・・・・・
クロスオーバー部、25・・・・・・絶縁層、27・・
・・・・薄膜トランジスタ、29・・・・・・パッジベ
ージタン模、35・・・・・・導通ライン。 出願人 アルプス電気株式会社 第2図 第3図 第4区 手続補正書(自制 昭和62年6月19日
Claims (2)
- (1)基板上に、複数のゲートバスとソースバスとが互
にクロスオーバー部において絶縁層を介して交差するよ
うに形成され、このクロスオーバー部付近の基板上に上
記ゲートバスおよびソースバスに接続されて動作する薄
膜トランジスタが形成された薄膜トランジスタアレイに
おいて、 ゲートバスあるいはソースバスのいずれかをクロスオー
バー部の手前で分断し、この分断したゲートバスあるい
はソースバスを上記絶縁層を覆うパッシベーション膜上
に形成した導通ラインで導通したことを特徴とする薄膜
トランジスタアレイ。 - (2)上記導通ラインが薄膜トランジスタのライトシー
ルド形成と同時に形成されたものである特許請求の範囲
第1項記載の薄膜トランジスタアレイ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62087592A JPS63253391A (ja) | 1987-04-09 | 1987-04-09 | 薄膜トランジスタアレイ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62087592A JPS63253391A (ja) | 1987-04-09 | 1987-04-09 | 薄膜トランジスタアレイ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63253391A true JPS63253391A (ja) | 1988-10-20 |
Family
ID=13919266
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62087592A Pending JPS63253391A (ja) | 1987-04-09 | 1987-04-09 | 薄膜トランジスタアレイ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63253391A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0426825A (ja) * | 1990-05-22 | 1992-01-30 | Alps Electric Co Ltd | 薄膜トランジスタアレイおよびその製造方法 |
JPH08106108A (ja) * | 1994-10-05 | 1996-04-23 | Fujitsu Ltd | 薄膜トランジスタマトリクス及びその製造方法 |
JP2008083731A (ja) * | 2000-01-26 | 2008-04-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US8017456B2 (en) | 2000-01-26 | 2011-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1987
- 1987-04-09 JP JP62087592A patent/JPS63253391A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0426825A (ja) * | 1990-05-22 | 1992-01-30 | Alps Electric Co Ltd | 薄膜トランジスタアレイおよびその製造方法 |
JPH08106108A (ja) * | 1994-10-05 | 1996-04-23 | Fujitsu Ltd | 薄膜トランジスタマトリクス及びその製造方法 |
JP2008083731A (ja) * | 2000-01-26 | 2008-04-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US8017456B2 (en) | 2000-01-26 | 2011-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4821092A (en) | Thin film transistor array for liquid crystal display panel | |
US5075674A (en) | Active matrix substrate for liquid crystal display | |
US5835177A (en) | Array substrate with bus lines takeout/terminal sections having multiple conductive layers | |
KR100507271B1 (ko) | 고개구율 및 고투과율 액정표시장치 및 그 제조방법 | |
KR100321925B1 (ko) | 4장의마스크를이용한액정표시장치용박막트랜지스터기판의제조방법및액정표시장치용박막트랜지스터기판 | |
GB2307087A (en) | Liquid crystal displays | |
JP3258768B2 (ja) | マトリックス型表示装置 | |
US5995177A (en) | Active matrix substrate with multi-layer signal lines and/or electrodes | |
JPH09244055A (ja) | 液晶表示装置 | |
KR920005804B1 (ko) | 얇은막 트랜지스터 어레이 | |
JPS63222443A (ja) | 薄膜トランジスタマトリツクスアレイ | |
JPS63253391A (ja) | 薄膜トランジスタアレイ | |
JPH02277027A (ja) | 液晶表示装置 | |
JP3969510B2 (ja) | 薄膜トランジスタアレイ基板および液晶表示装置 | |
JP4646244B2 (ja) | 表示用制御基板およびその製造方法、液晶表示パネル、電子情報機器 | |
KR20000032042A (ko) | 액정 표시 장치 및 그 제조 방법 | |
JPS6236687A (ja) | 表示装置 | |
KR0156206B1 (ko) | 액정표시소자의 스토리지 케패시터 형성방법 및 구조 | |
JP2780539B2 (ja) | 液晶表示装置 | |
JP3279969B2 (ja) | Tftアレイ基板およびその製造方法並びに液晶表示装置 | |
JPS61134786A (ja) | 表示装置 | |
KR20030047365A (ko) | 박막 트랜지스터 기판 및 그의 제조 방법과 액정 표시 장치 | |
KR19980050058A (ko) | 액정표시장치 및 그 제조방법 | |
JPH11344728A (ja) | アクティブマトリクス型液晶表示装置 | |
JPH06130419A (ja) | アクティブマトリクス基板 |