JPS63222443A - 薄膜トランジスタマトリツクスアレイ - Google Patents
薄膜トランジスタマトリツクスアレイInfo
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- JPS63222443A JPS63222443A JP62056126A JP5612687A JPS63222443A JP S63222443 A JPS63222443 A JP S63222443A JP 62056126 A JP62056126 A JP 62056126A JP 5612687 A JP5612687 A JP 5612687A JP S63222443 A JPS63222443 A JP S63222443A
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- 239000010409 thin film Substances 0.000 title claims description 22
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Landscapes
- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、薄膜トランジスタをスイッチング素子とする
アクティブマトリックス液晶表示装置に用いられる薄膜
トランジスタマトリックスアレイに係り、特に、ゲート
電極配線とソース電極配線との交叉部の改良に関する。
アクティブマトリックス液晶表示装置に用いられる薄膜
トランジスタマトリックスアレイに係り、特に、ゲート
電極配線とソース電極配線との交叉部の改良に関する。
［従来の技術］
薄膜トランジスタをスイッチング素子とするアクティブ
マトリックス液晶表示装置は、２枚のガラス基板のうち
の一方の基板上に共通電極を形成し、他方の基板上に画
素電極と薄膜トランジスタとの１組で構成される画素構
成要素を多数マトリックス状に配置してなる薄膜トラン
ジスタマトリックスアレイを形成し、これら２枚の基板
間に液晶層を形成したものである。
マトリックス液晶表示装置は、２枚のガラス基板のうち
の一方の基板上に共通電極を形成し、他方の基板上に画
素電極と薄膜トランジスタとの１組で構成される画素構
成要素を多数マトリックス状に配置してなる薄膜トラン
ジスタマトリックスアレイを形成し、これら２枚の基板
間に液晶層を形成したものである。
この液晶表示装置に用いられる薄膜トランジスタマトリ
ックスアレイには、マトリックスの行単位を構成する各
トランジスタのゲートに共通接続されるゲート電極配線
と、マトリックスの列単位を構成する各トランジスタの
ソースに接続されるソース電極配線とが設けられており
、これら各電極配線は互いに交叉するようになっている
。
ックスアレイには、マトリックスの行単位を構成する各
トランジスタのゲートに共通接続されるゲート電極配線
と、マトリックスの列単位を構成する各トランジスタの
ソースに接続されるソース電極配線とが設けられており
、これら各電極配線は互いに交叉するようになっている
。
従来のこの種の薄膜トランジスタマトリックスアレイに
おいては、前記ゲート電極配線とソース電極配線との交
叉部における各電極の線幅が他の部位の線幅と同じであ
った（例えば、特開昭５９−８２７６９参照）。
おいては、前記ゲート電極配線とソース電極配線との交
叉部における各電極の線幅が他の部位の線幅と同じであ
った（例えば、特開昭５９−８２７６９参照）。
第５図は、このような従来の薄膜トランジスタマトリッ
クスアレイの部分平面図、第６図は第５図のｖｔ−ｖｔ
線断面図、第７図は第５図の■−■線断面図である。こ
れらの図において、符号１はガラス基板であり、この基
板１上には、ゲート電極配線２、このゲート電極配線２
と交叉するソース電極配線３、これらゲート電極配線２
及びソース配線Ｎ極３にそれぞれゲート及びソースが接
続された薄膜トランジスタ４−１この薄膜トランジスタ
４のドレインに接続された画素電極５がそれぞれ形成さ
れている。そして、前記ゲート電極配線２とソース電極
配線３との交叉部６においては、これら電極配線２及び
３の間に絶縁膜７が形成されて両者の短絡が防止されて
いる。
クスアレイの部分平面図、第６図は第５図のｖｔ−ｖｔ
線断面図、第７図は第５図の■−■線断面図である。こ
れらの図において、符号１はガラス基板であり、この基
板１上には、ゲート電極配線２、このゲート電極配線２
と交叉するソース電極配線３、これらゲート電極配線２
及びソース配線Ｎ極３にそれぞれゲート及びソースが接
続された薄膜トランジスタ４−１この薄膜トランジスタ
４のドレインに接続された画素電極５がそれぞれ形成さ
れている。そして、前記ゲート電極配線２とソース電極
配線３との交叉部６においては、これら電極配線２及び
３の間に絶縁膜７が形成されて両者の短絡が防止されて
いる。
［発明が解決すべき問題点］
ところが、このような従来の薄膜トランジスタマトリッ
クスアレイにあっては、前記ゲート電極配線２とソース
電極配線３との短絡による不良品の発生率が比較的高く
、生産時の歩留まりが悪いという欠点があった。本発明
者等がこの原因について究明したところ、主たる原因は
前記交叉部６の絶縁膜７にピンホール等の絶縁破壊要因
となる欠陥が発生するためであり、さらに考究した結果
、前記交叉部６の線幅が他の部位の線幅と同じ（約２０
μｍ）であって、該交叉部６の面積が比較的広く、それ
故１、絶縁破壊要因となる欠陥に当たる確率が高いため
であることが判明した。
クスアレイにあっては、前記ゲート電極配線２とソース
電極配線３との短絡による不良品の発生率が比較的高く
、生産時の歩留まりが悪いという欠点があった。本発明
者等がこの原因について究明したところ、主たる原因は
前記交叉部６の絶縁膜７にピンホール等の絶縁破壊要因
となる欠陥が発生するためであり、さらに考究した結果
、前記交叉部６の線幅が他の部位の線幅と同じ（約２０
μｍ）であって、該交叉部６の面積が比較的広く、それ
故１、絶縁破壊要因となる欠陥に当たる確率が高いため
であることが判明した。
本発明は、このような解明結果に基づいてなされたもの
であり、したがって、本発明の目的は、このような欠陥
に当たる確率を小さくし、上記欠点のない薄膜トランジ
スタマトリックスアレイを提供することにある。
であり、したがって、本発明の目的は、このような欠陥
に当たる確率を小さくし、上記欠点のない薄膜トランジ
スタマトリックスアレイを提供することにある。
［問題点を解決するための手段］
本発明は、ガラス基板上に、画素電極と薄膜トランジス
タとの１組で構成される画素構成要素をマトリックス状
に多数形成し、これら各トランジスタに制御電圧を供給
するゲート電極配線とソース電極配線とを有する薄膜ト
ランジスタマトリックスアレイにおいて、前記ゲート電
極配線とソース配線電極とが交叉する部位において、こ
れら電極配線の少な（とも一方の線幅を他の部位の線幅
よりも狭くしたことを特徴とするものである。
タとの１組で構成される画素構成要素をマトリックス状
に多数形成し、これら各トランジスタに制御電圧を供給
するゲート電極配線とソース電極配線とを有する薄膜ト
ランジスタマトリックスアレイにおいて、前記ゲート電
極配線とソース配線電極とが交叉する部位において、こ
れら電極配線の少な（とも一方の線幅を他の部位の線幅
よりも狭くしたことを特徴とするものである。
これにより、ゲート電極配線とソース電極配線とが交叉
する交叉部の面積が小さくなるから、該交叉部において
両者の間に介在される絶縁膜の欠陥に当たる確率か小と
なり、歩留まりの向上が図れる。
する交叉部の面積が小さくなるから、該交叉部において
両者の間に介在される絶縁膜の欠陥に当たる確率か小と
なり、歩留まりの向上が図れる。
［実施例］
第１図は本発明の実施例に係る薄膜トランジスタマトリ
ックスアレイのゲート電極配線とソース電極配線との交
叉部近傍の平面図、第２図は第１図の■−■線断面図、
第３図は第１図のｌ−１１１線断面図である。
ックスアレイのゲート電極配線とソース電極配線との交
叉部近傍の平面図、第２図は第１図の■−■線断面図、
第３図は第１図のｌ−１１１線断面図である。
これらの図において、ガラス基［１１上には、ゲート電
極配線１２（タンタル製）及びこのゲート電極配線１２
と交叉するソース電極配線１３（アルミニューム製）が
形成され、これらの交叉部においては、これらの間に水
素化アモルファスシリコンからなる第１の層１４ａと酸
化シリコンからなる第２の層＋４ｂの２層で構成される
絶縁膜１４が形成されて互いの短絡が防止されている。
極配線１２（タンタル製）及びこのゲート電極配線１２
と交叉するソース電極配線１３（アルミニューム製）が
形成され、これらの交叉部においては、これらの間に水
素化アモルファスシリコンからなる第１の層１４ａと酸
化シリコンからなる第２の層＋４ｂの２層で構成される
絶縁膜１４が形成されて互いの短絡が防止されている。
そして、この交叉部における前記ゲート電極配線１２お
よびソース電極配線１３の各線幅は他の部位の線幅より
も狭く形成され、それぞれ狭幅部１２ａ、１３ａが形成
されている。この場合、前記狭幅部１２ａの長さは前記
ゲート電極配線１３の線幅より僅かに長く形成され、ま
た、前記狭幅部１３ａの長さは前記狭幅部１２ａの幅よ
り僅かに長く形成されている。したがって、前記ゲート
電極配線１２とソース電極配線１３とは、その交叉部に
おいて重なり合う部分が狭幅部１２ａと１３ａとの重な
り合う部分のみとなる。
よびソース電極配線１３の各線幅は他の部位の線幅より
も狭く形成され、それぞれ狭幅部１２ａ、１３ａが形成
されている。この場合、前記狭幅部１２ａの長さは前記
ゲート電極配線１３の線幅より僅かに長く形成され、ま
た、前記狭幅部１３ａの長さは前記狭幅部１２ａの幅よ
り僅かに長く形成されている。したがって、前記ゲート
電極配線１２とソース電極配線１３とは、その交叉部に
おいて重なり合う部分が狭幅部１２ａと１３ａとの重な
り合う部分のみとなる。
上述の実施例において、例えば、各電極配線１２．１３
の線幅が２０μｍである場合、前記狭幅部を５μｍとす
れば、交叉部の線幅を他の部位の線幅と同一にした従来
例に比較して各電極配線同士が重なり合う面積を１７１
６にすることができる。
の線幅が２０μｍである場合、前記狭幅部を５μｍとす
れば、交叉部の線幅を他の部位の線幅と同一にした従来
例に比較して各電極配線同士が重なり合う面積を１７１
６にすることができる。
したがって、仮に、前記絶縁膜１４にピンホール等の欠
陥があったとしても、そのピンホールがちょうど電極配
線同士の重なり合う部分に位置する確率が従来の１７１
６になる。これによって、電極配線同士の短絡による不
良発生率が略１／１６になり、その分生産時の歩留まり
の向上を図ることができる。
陥があったとしても、そのピンホールがちょうど電極配
線同士の重なり合う部分に位置する確率が従来の１７１
６になる。これによって、電極配線同士の短絡による不
良発生率が略１／１６になり、その分生産時の歩留まり
の向上を図ることができる。
また、電極配線同士が重なり合う面積が小さいから、こ
の間の容量が従来例に比較して小さいからその分応答性
の向上が図れる。さらに、絶縁膜を２層構造としている
から、短絡防止−上有利である。
の間の容量が従来例に比較して小さいからその分応答性
の向上が図れる。さらに、絶縁膜を２層構造としている
から、短絡防止−上有利である。
なお、前記実施例では、ゲート電極配線１２の狭幅部１
２ａの長さをソース電極配線１３の狭幅部１３ａの長さ
より長く形成したが、これを逆にゲート電極配線１３の
狭幅部１３ａのほうを長く形成してもよいことは勿論で
ある。また、第４図に示されるように、両電極配線１２
．１３の交叉部近傍の線幅を狭幅部１２ａ、１３ａに近
づくにしたがって次第に狭（なるように形成しても良（
、これによれば、線幅部１２ａ、１３ａの長さを共に短
くすることができる。
２ａの長さをソース電極配線１３の狭幅部１３ａの長さ
より長く形成したが、これを逆にゲート電極配線１３の
狭幅部１３ａのほうを長く形成してもよいことは勿論で
ある。また、第４図に示されるように、両電極配線１２
．１３の交叉部近傍の線幅を狭幅部１２ａ、１３ａに近
づくにしたがって次第に狭（なるように形成しても良（
、これによれば、線幅部１２ａ、１３ａの長さを共に短
くすることができる。
さらに、前記実施例では、絶縁膜１４を２層構造とした
が、これはｔＢ溝構造もよい。
が、これはｔＢ溝構造もよい。
また、前記実施例では、ゲート電極配線及びソース電極
配線を単層配線構造としているが、これを２層配線構造
としてもよく、これによれば、前記利点を維持しつつ断
線等等による不良品の発生率をも低くおさえることがで
きる。
配線を単層配線構造としているが、これを２層配線構造
としてもよく、これによれば、前記利点を維持しつつ断
線等等による不良品の発生率をも低くおさえることがで
きる。
［発明の効果］
以上詳述したように、本発明は、ゲート電極配線とソー
ス配線電極とが交叉する部位において、これら電極配線
の少なくとも一方の線幅を他の部位の線幅よりも狭くし
たことを特徴とするもので、これにより、ゲート電極配
線とソース電極配線とが交叉する交叉部の面積が小さく
なるから、該交叉部において両者間に介在される絶縁膜
の欠陥に当たる確率が小となり、歩留まりの向上が図れ
るというすぐれた効果を奏するものである。
ス配線電極とが交叉する部位において、これら電極配線
の少なくとも一方の線幅を他の部位の線幅よりも狭くし
たことを特徴とするもので、これにより、ゲート電極配
線とソース電極配線とが交叉する交叉部の面積が小さく
なるから、該交叉部において両者間に介在される絶縁膜
の欠陥に当たる確率が小となり、歩留まりの向上が図れ
るというすぐれた効果を奏するものである。
第１図は本発明の実施例に係る薄膜トランジスタマトリ
ックスアレイのゲート電極配線とソース電極配線との交
叉部近傍の平面図、第２図は第１図の■−■線断面図、
第３図は第１図の■−■線断面図、第４図は本発明の他
の実施例を示す図、第５図は従来の薄膜トランジスタマ
トリックスアレイの部分平面図、第６図は第５図のＶ［
−ＶＴ線断面図、第７図は第５図の■−■線断面図であ
る。 １１・・・ガラス基板、１２・・・ゲート電極配線、１
２ａ・・・狭幅部、１３・・・ソース電極配線、１３ａ
・・・狭幅部、ｌ ４ ・・・絶縁板。
ックスアレイのゲート電極配線とソース電極配線との交
叉部近傍の平面図、第２図は第１図の■−■線断面図、
第３図は第１図の■−■線断面図、第４図は本発明の他
の実施例を示す図、第５図は従来の薄膜トランジスタマ
トリックスアレイの部分平面図、第６図は第５図のＶ［
−ＶＴ線断面図、第７図は第５図の■−■線断面図であ
る。 １１・・・ガラス基板、１２・・・ゲート電極配線、１
２ａ・・・狭幅部、１３・・・ソース電極配線、１３ａ
・・・狭幅部、ｌ ４ ・・・絶縁板。
Claims (1)
- 【特許請求の範囲】 ガラス基板上に、画素電極と薄膜トランジスタとの１組
で構成される画素構成要素をマトリックス状に多数形成
し、さらに、このマトリックスの行単位を構成する各画
素構成要素における薄膜トランジスタのゲートに共通接
続されるゲート電極配線と、前記マトリックスの列単位
を構成する各画素構成要素における薄膜トランジスタの
ソースに共通接続されるソース電極配線とをそれぞれ形
成させてなる薄膜トランジスタマトリックスアレイにお
いて、 前記ゲート電極配線とソース配線電極とが交叉する部位
において、これら電極配線の少なくとも一方の線幅を他
の部位の線幅よりも狭くしたことを特徴とする薄膜トラ
ンジスタマトリックスアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62056126A JP2592600B2 (ja) | 1987-03-11 | 1987-03-11 | 薄膜トランジスタマトリツクスアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62056126A JP2592600B2 (ja) | 1987-03-11 | 1987-03-11 | 薄膜トランジスタマトリツクスアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63222443A true JPS63222443A (ja) | 1988-09-16 |
| JP2592600B2 JP2592600B2 (ja) | 1997-03-19 |
Family
ID=13018378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62056126A Expired - Lifetime JP2592600B2 (ja) | 1987-03-11 | 1987-03-11 | 薄膜トランジスタマトリツクスアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2592600B2 (ja) |
Cited By (11)
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-
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- 1987-03-11 JP JP62056126A patent/JP2592600B2/ja not_active Expired - Lifetime
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