JPH10239678A - 薄膜トランジスタアレイ基板 - Google Patents
薄膜トランジスタアレイ基板Info
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- JPH10239678A JPH10239678A JP9040803A JP4080397A JPH10239678A JP H10239678 A JPH10239678 A JP H10239678A JP 9040803 A JP9040803 A JP 9040803A JP 4080397 A JP4080397 A JP 4080397A JP H10239678 A JPH10239678 A JP H10239678A
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Abstract
(57)【要約】
【課題】 表示品質の低下なく、高開口率を有する液晶
表示装置をうることができるＴＦＴアレイ基板を提供す
る。 【解決手段】 絶縁性基板と、該絶縁性基板上に並設さ
れた複数のゲート電極線２ａ、２ｂと、ゲート絶縁膜
と、ゲート電極線に交差する複数のソース電極線７ａ、
７ｂと、ゲート電極線とソース電極線との交差部に設け
られるＴＦＴ１２と、該ＴＦＴのドレイン電極８に接続
される画素電極９ａ、９ｂと、ゲート絶縁膜を挟んで画
素電極と対向することにより保持容量を形成するブラッ
クマトリクス３とからなるＴＦＴアレイ基板であって、
ブラックマトリクスが、絶縁性基板上であって、かつ、
画素電極周辺部およびソース電極線の下方に形成されて
おり、ゲート絶縁膜に形成された絶縁膜コンタクトホー
ル５によって、ブラックマトリクスがソース電極線に接
続される。
表示装置をうることができるＴＦＴアレイ基板を提供す
る。 【解決手段】 絶縁性基板と、該絶縁性基板上に並設さ
れた複数のゲート電極線２ａ、２ｂと、ゲート絶縁膜
と、ゲート電極線に交差する複数のソース電極線７ａ、
７ｂと、ゲート電極線とソース電極線との交差部に設け
られるＴＦＴ１２と、該ＴＦＴのドレイン電極８に接続
される画素電極９ａ、９ｂと、ゲート絶縁膜を挟んで画
素電極と対向することにより保持容量を形成するブラッ
クマトリクス３とからなるＴＦＴアレイ基板であって、
ブラックマトリクスが、絶縁性基板上であって、かつ、
画素電極周辺部およびソース電極線の下方に形成されて
おり、ゲート絶縁膜に形成された絶縁膜コンタクトホー
ル５によって、ブラックマトリクスがソース電極線に接
続される。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に用
いる薄膜トランジスタアレイ基板に関するものである。
いる薄膜トランジスタアレイ基板に関するものである。
【０００２】
【従来の技術】液晶表示装置は、通常、薄膜トランジス
タ（以下、ＴＦＴという）などが設けられた薄膜トラン
ジスタアレイ基板（以下、ＴＦＴアレイ基板という）
と、カラーフィルター、ブラックマトリクスおよび対向
電極が設けられた対向基板と、前記ＴＦＴアレイ基板お
よび前記対向基板間に挟持された液晶などの表示材料の
層（以下、液晶層という）とからなり、該液晶層に選択
的に電圧が印加されることにより、マトリクス状に配置
された複数の画素の駆動を選択的に制御できる。
タ（以下、ＴＦＴという）などが設けられた薄膜トラン
ジスタアレイ基板（以下、ＴＦＴアレイ基板という）
と、カラーフィルター、ブラックマトリクスおよび対向
電極が設けられた対向基板と、前記ＴＦＴアレイ基板お
よび前記対向基板間に挟持された液晶などの表示材料の
層（以下、液晶層という）とからなり、該液晶層に選択
的に電圧が印加されることにより、マトリクス状に配置
された複数の画素の駆動を選択的に制御できる。
【０００３】前記対向基板に形成されるブラックマトリ
クスには、液晶層に正常に電圧が印加されていない領域
からの光の透過や、ＴＦＴ部への外部からの光の入射を
防ぐため形成されるものである。一般的に、ＴＦＴアレ
イ基板と対向基板との重ね合わせ制度が数μｍと大きい
ため、ブラックマトリクスが画素の開口率を著しく低下
させるという問題があった。
クスには、液晶層に正常に電圧が印加されていない領域
からの光の透過や、ＴＦＴ部への外部からの光の入射を
防ぐため形成されるものである。一般的に、ＴＦＴアレ
イ基板と対向基板との重ね合わせ制度が数μｍと大きい
ため、ブラックマトリクスが画素の開口率を著しく低下
させるという問題があった。
【０００４】かかる問題を解決するために、ＴＦＴアレ
イ基板側に形成された保持容量電極線をブラックマトリ
クスとして用いるばあいがある。図５は従来のＴＦＴア
レイ基板の一例を示す平面説明図である。図６は図５の
Ｃ−Ｃ線断面説明図である。
イ基板側に形成された保持容量電極線をブラックマトリ
クスとして用いるばあいがある。図５は従来のＴＦＴア
レイ基板の一例を示す平面説明図である。図６は図５の
Ｃ−Ｃ線断面説明図である。
【０００５】また、画素の開口率をより一層高くするた
めに、ソース信号線をブラックマトリクスとして用いる
ばあいがある。図７は従来のＴＦＴアレイ基板の他の例
を示す平面説明図である。図８は図７のＤ−Ｄ線断面説
明図である。
めに、ソース信号線をブラックマトリクスとして用いる
ばあいがある。図７は従来のＴＦＴアレイ基板の他の例
を示す平面説明図である。図８は図７のＤ−Ｄ線断面説
明図である。
【０００６】図５〜８において、１は透明な絶縁性基
板、２はゲート電極線、４はゲート絶縁膜、６はコンタ
クト層、７ａ、７ｂはソース電極線、８はドレイン電
極、９ａ、９ｂは画素電極、１０は保護膜、１１は、保
護膜１０に形成されるコンタクトホール（以下、保護膜
コンタクトホールという）、１２はＴＦＴ、１３は保持
容量電極線を示す。なお、図５および図７には、一画素
分のＴＦＴアレイ基板およびその周辺部が示されてお
り、絶縁性基板１、ゲート絶縁膜４および保護膜１０は
図示されていない。
板、２はゲート電極線、４はゲート絶縁膜、６はコンタ
クト層、７ａ、７ｂはソース電極線、８はドレイン電
極、９ａ、９ｂは画素電極、１０は保護膜、１１は、保
護膜１０に形成されるコンタクトホール（以下、保護膜
コンタクトホールという）、１２はＴＦＴ、１３は保持
容量電極線を示す。なお、図５および図７には、一画素
分のＴＦＴアレイ基板およびその周辺部が示されてお
り、絶縁性基板１、ゲート絶縁膜４および保護膜１０は
図示されていない。
【０００７】一般的に、ＴＦＴは、ゲート電極と、ゲー
ト電極を覆うゲート絶縁膜と、ゲート電極上方に設けら
れる半導体層と、半導体層上に互いに離して設けられる
ドレイン電極およびソース電極とからなる。図５に示さ
れるＴＦＴは、前記ゲート電極がゲート電極線２の一部
からなり、前記半導体層がノンドープアモルファスシリ
コン層（図示せず）とコンタクト層６とからなり、前記
ソース電極がソース電極線７ａの一部からなる。
ト電極を覆うゲート絶縁膜と、ゲート電極上方に設けら
れる半導体層と、半導体層上に互いに離して設けられる
ドレイン電極およびソース電極とからなる。図５に示さ
れるＴＦＴは、前記ゲート電極がゲート電極線２の一部
からなり、前記半導体層がノンドープアモルファスシリ
コン層（図示せず）とコンタクト層６とからなり、前記
ソース電極がソース電極線７ａの一部からなる。
【０００８】つぎに、図５および図６に示されるＴＦＴ
アレイ基板の製法について説明する。
アレイ基板の製法について説明する。
【０００９】まず、絶縁性基板１上に、ゲート電極線
２、およびのちに形成される画素電極９ａ、９ｂとソー
ス電極線７ａ、７ｂとの間隙を遮光するブラックマトリ
クスの機能を併せもつ保持容量電極線１３を同一の金属
材料を用いて形成する。さらに、ゲート絶縁膜４、ノン
ドープアモルファスシリコン層およびリンドープアモル
ファスシリコンからなるコンタクト層６を形成する。そ
して、コンタクト層６およびノンドープアモルファスシ
リコン層をアイランド状にパターニングする。さらに、
画素電極９ａ、９ｂを透明性電極膜を用いて形成したの
ち、ソース電極線７ａ、７ｂおよびドレイン電極８を形
成する。最後に保護膜１０を形成してＴＦＴアレイ基板
を作製する。
２、およびのちに形成される画素電極９ａ、９ｂとソー
ス電極線７ａ、７ｂとの間隙を遮光するブラックマトリ
クスの機能を併せもつ保持容量電極線１３を同一の金属
材料を用いて形成する。さらに、ゲート絶縁膜４、ノン
ドープアモルファスシリコン層およびリンドープアモル
ファスシリコンからなるコンタクト層６を形成する。そ
して、コンタクト層６およびノンドープアモルファスシ
リコン層をアイランド状にパターニングする。さらに、
画素電極９ａ、９ｂを透明性電極膜を用いて形成したの
ち、ソース電極線７ａ、７ｂおよびドレイン電極８を形
成する。最後に保護膜１０を形成してＴＦＴアレイ基板
を作製する。
【００１０】つぎに、図７および図８に示されるＴＦＴ
アレイ基板の製法について説明する。
アレイ基板の製法について説明する。
【００１１】まず、絶縁性基板１上に、ゲート電極線２
および保持容量電極線１３を形成する。さらに、ゲート
絶縁膜４、ノンドープアモルファスシリコン層（図示せ
ず）、およびリンドープアモルファスシリコンからなる
コンタクト層６を形成する。そして、コンタクト層６お
よびアモルファスシリコン層をアイランド状にパターニ
ングする。さらに、ソース電極線７ａ、７ｂおよびドレ
イン電極８を形成する。ついで、保護膜１０を形成し、
画素電極９ａ、９ｂとドレイン電極８とを接続するため
の保護膜コンタクトホール１１を形成する。最後に画素
電極９ａ、９ｂを透明性導電膜を用いて形成してＴＦＴ
アレイ基板を作製する。
および保持容量電極線１３を形成する。さらに、ゲート
絶縁膜４、ノンドープアモルファスシリコン層（図示せ
ず）、およびリンドープアモルファスシリコンからなる
コンタクト層６を形成する。そして、コンタクト層６お
よびアモルファスシリコン層をアイランド状にパターニ
ングする。さらに、ソース電極線７ａ、７ｂおよびドレ
イン電極８を形成する。ついで、保護膜１０を形成し、
画素電極９ａ、９ｂとドレイン電極８とを接続するため
の保護膜コンタクトホール１１を形成する。最後に画素
電極９ａ、９ｂを透明性導電膜を用いて形成してＴＦＴ
アレイ基板を作製する。
【００１２】
【発明が解決しようとする課題】従来のＴＦＴアレイ基
板は、前述のように、高開口率化のために、保持容量電
極線がブラックマトリクスを兼用する構造となってい
る。したがって、ソース電極線および保持容量電極線間
の重なり容量が大きいため、保持容量電極線に入力され
るコモン信号の歪みによるクロストークや、ソース電極
線に入力されるソース信号の歪みによる輝度傾斜が大き
くなり、液晶表示装置の表示特性が劣化するという問題
がある。
板は、前述のように、高開口率化のために、保持容量電
極線がブラックマトリクスを兼用する構造となってい
る。したがって、ソース電極線および保持容量電極線間
の重なり容量が大きいため、保持容量電極線に入力され
るコモン信号の歪みによるクロストークや、ソース電極
線に入力されるソース信号の歪みによる輝度傾斜が大き
くなり、液晶表示装置の表示特性が劣化するという問題
がある。
【００１３】また、画素電極とソース電極線とを保護膜
を介して重ねてブラックマトリクスを形成するには、画
素電極とソース電極線とを層間分離する必要があり、そ
のため、画素電極とドレイン電極とを接続するための保
護膜コンタクトホールが各画素ごとに必要になり、製造
工程の歩留りが低下するという問題がある。しかも、ソ
ース電極線と画素電極との重なりにより形成される容量
を小さくするために、保護膜の膜厚を大きくしたりする
必要があり、生産性の面でも問題がある。
を介して重ねてブラックマトリクスを形成するには、画
素電極とソース電極線とを層間分離する必要があり、そ
のため、画素電極とドレイン電極とを接続するための保
護膜コンタクトホールが各画素ごとに必要になり、製造
工程の歩留りが低下するという問題がある。しかも、ソ
ース電極線と画素電極との重なりにより形成される容量
を小さくするために、保護膜の膜厚を大きくしたりする
必要があり、生産性の面でも問題がある。
【００１４】これらのことは、大面積でかつ高精細の液
晶表示装置を製造するためにＴＦＴアレイ基板を用いる
ばあいには、とくに、深刻な問題であり、高表示品質
化、低コスト化を実現するためには大きな課題となって
いた。
晶表示装置を製造するためにＴＦＴアレイ基板を用いる
ばあいには、とくに、深刻な問題であり、高表示品質
化、低コスト化を実現するためには大きな課題となって
いた。
【００１５】本発明は、かかる問題を解決するためにな
されたもので、輝度ムラ、クロストークなどによる表示
品質の低下なしに、高開口率を有する液晶表示装置をう
ることができるＴＦＴアレイを実現することを目的とす
る。
されたもので、輝度ムラ、クロストークなどによる表示
品質の低下なしに、高開口率を有する液晶表示装置をう
ることができるＴＦＴアレイを実現することを目的とす
る。
【００１６】
【課題を解決するための手段】本発明のＴＦＴアレイ基
板は、透明な絶縁性基板と、該絶縁性基板上に並設され
た複数のゲート電極線と、該ゲート電極線を覆うゲート
絶縁膜と、前記ゲート電極線に前記ゲート絶縁膜を介し
て交差する複数のソース電極線と、前記ゲート電極線お
よび前記ソース電極線の交差部に設けられるＴＦＴと、
該ＴＦＴのドレイン電極に接続される透明導電膜からな
る画素電極と、前記ゲート絶縁膜を挟んで前記画素電極
と対向することにより保持容量を形成する保持容量電極
とからなるＴＦＴアレイ基板であって、前記絶縁性基板
上であって、かつ、前記画素電極周辺部および前記ソー
ス電極線の下方に、前記ゲート電極線と同じ材料を用い
て形成されるブラックマトリクスを有しており、前記ゲ
ート絶縁膜に形成されたコンタクトホールによって、前
記ブラックマトリクスが前記ソース電極線に接続される
ものである。
板は、透明な絶縁性基板と、該絶縁性基板上に並設され
た複数のゲート電極線と、該ゲート電極線を覆うゲート
絶縁膜と、前記ゲート電極線に前記ゲート絶縁膜を介し
て交差する複数のソース電極線と、前記ゲート電極線お
よび前記ソース電極線の交差部に設けられるＴＦＴと、
該ＴＦＴのドレイン電極に接続される透明導電膜からな
る画素電極と、前記ゲート絶縁膜を挟んで前記画素電極
と対向することにより保持容量を形成する保持容量電極
とからなるＴＦＴアレイ基板であって、前記絶縁性基板
上であって、かつ、前記画素電極周辺部および前記ソー
ス電極線の下方に、前記ゲート電極線と同じ材料を用い
て形成されるブラックマトリクスを有しており、前記ゲ
ート絶縁膜に形成されたコンタクトホールによって、前
記ブラックマトリクスが前記ソース電極線に接続される
ものである。
【００１７】また、前記ブラックマトリクスが前記ソー
ス電極線の機能を有しているものである。
ス電極線の機能を有しているものである。
【００１８】また、前記画素電極下部に保護膜が形成さ
れてなるものである。
れてなるものである。
【００１９】また、前記ブラックマトリクスが、クロ
ム、モリブデン、アルミニウム、タンタル、タングステ
ンおよびチタンのうちの１つからなるものである。
ム、モリブデン、アルミニウム、タンタル、タングステ
ンおよびチタンのうちの１つからなるものである。
【００２０】また、前記ブラックマトリクスがクロムか
らなるものである。
らなるものである。
【００２１】また、前記ソース電極線が、クロム、モリ
ブデン、タンタル、チタンおよびアルミニウムのうちの
１つからなる単層膜、ならびにそれら金属のうちの少な
くとも２つからなる多層膜のうちの一方からなるもので
ある。
ブデン、タンタル、チタンおよびアルミニウムのうちの
１つからなる単層膜、ならびにそれら金属のうちの少な
くとも２つからなる多層膜のうちの一方からなるもので
ある。
【００２２】また、前記ソース電極線がモリブデンから
なるものである。
なるものである。
【００２３】
【発明の実施の形態】つぎに、図面を参照しながら本発
明のＴＦＴアレイ基板について説明する。
明のＴＦＴアレイ基板について説明する。
【００２４】本発明のＴＦＴアレイ基板は、透明な絶縁
性基板と、該絶縁性基板上に並設された複数のゲート電
極線と、該ゲート電極線を覆うゲート絶縁膜と、前記ゲ
ート電極線に前記ゲート絶縁膜を介して交差する複数の
ソース電極線と、前記ゲート電極線および前記ソース電
極線の交差部に設けられるＴＦＴと、該ＴＦＴのドレイ
ン電極に接続される透明導電膜からなる画素電極と、前
記ゲート絶縁膜を挟んで前記画素電極と対向することに
より保持容量を形成する保持容量電極の機能を有してい
るブラックマトリクスとからなる。前記ブラックマトリ
クスは、前記絶縁性基板上であって、かつ、前記画素電
極周辺部および前記ソース電極線の下方に、前記ゲート
電極線と同じ材料を用いて形成される。さらに、前記ブ
ラックマトリクスは、前記ゲート絶縁膜に形成されたコ
ンタクトホールによって前記ソース電極線に接続され、
ソース電極線の機能を有している。
性基板と、該絶縁性基板上に並設された複数のゲート電
極線と、該ゲート電極線を覆うゲート絶縁膜と、前記ゲ
ート電極線に前記ゲート絶縁膜を介して交差する複数の
ソース電極線と、前記ゲート電極線および前記ソース電
極線の交差部に設けられるＴＦＴと、該ＴＦＴのドレイ
ン電極に接続される透明導電膜からなる画素電極と、前
記ゲート絶縁膜を挟んで前記画素電極と対向することに
より保持容量を形成する保持容量電極の機能を有してい
るブラックマトリクスとからなる。前記ブラックマトリ
クスは、前記絶縁性基板上であって、かつ、前記画素電
極周辺部および前記ソース電極線の下方に、前記ゲート
電極線と同じ材料を用いて形成される。さらに、前記ブ
ラックマトリクスは、前記ゲート絶縁膜に形成されたコ
ンタクトホールによって前記ソース電極線に接続され、
ソース電極線の機能を有している。
【００２５】実施の形態１．つぎに、本発明のＴＦＴア
レイ基板の一実施の形態について説明する。
レイ基板の一実施の形態について説明する。
【００２６】図１は本発明のＴＦＴアレイ基板の一実施
の形態を示す平面説明図である。図１には、一画素分の
ＴＦＴアレイ基板およびその周辺部が示されている。ま
た、図２は、図１のＡ−Ａ線断面説明図である。図１お
よび図２において、１は絶縁性基板、２ａ、２ｂはゲー
ト電極線、３はブラックマトリクス、４はゲート絶縁
膜、５は、ゲート絶縁膜４に形成されるコンタクトホー
ル（以下、絶縁膜コンタクトホールという）、６はコン
タクト層、７ａ、７ｂはソース電極線、８はドレイン電
極、９ａ、９ｂは画素電極、１０は保護膜、１１は保護
膜コンタクトホール、１２はＴＦＴを示す。
の形態を示す平面説明図である。図１には、一画素分の
ＴＦＴアレイ基板およびその周辺部が示されている。ま
た、図２は、図１のＡ−Ａ線断面説明図である。図１お
よび図２において、１は絶縁性基板、２ａ、２ｂはゲー
ト電極線、３はブラックマトリクス、４はゲート絶縁
膜、５は、ゲート絶縁膜４に形成されるコンタクトホー
ル（以下、絶縁膜コンタクトホールという）、６はコン
タクト層、７ａ、７ｂはソース電極線、８はドレイン電
極、９ａ、９ｂは画素電極、１０は保護膜、１１は保護
膜コンタクトホール、１２はＴＦＴを示す。
【００２７】画素電極９ａには、ゲート電極線２ａにＴ
ＦＴ１２をオン状態にする電気信号が入力されたとき
に、ソース電極線７ａに入力されている電気信号がＴＦ
Ｔ１２を介して入力される。
ＦＴ１２をオン状態にする電気信号が入力されたとき
に、ソース電極線７ａに入力されている電気信号がＴＦ
Ｔ１２を介して入力される。
【００２８】つぎに、本実施の形態のＴＦＴアレイ基板
の製法について説明する。まずはじめに、絶縁性基板１
上に、ゲート電極線２ａ、２ｂをＣｒなどからなる単層
構造、またはＣｒおよびＡｌなどからなる多層構造で形
成する。このとき、ゲート電極線２ａ、２ｂが形成され
る箇所を除いて、のちに形成されるソース電極線下部お
よび画素電極周辺下部にブラックマトリクス３を同時に
形成する。さらに、ゲート絶縁膜４、ノンドープアモル
ファスシリコン層（図示せず）およびリンドープアモル
ファスシリコンからなるコンタクト層６を形成する。そ
して、コンタクト層６およびノンドープアモルファスシ
リコン層をアイランド状にパターニングする。さらに、
のちに形成されるソース電極線７ａ、７ｂと、前記ブラ
ックマトリクス３とを接続するための絶縁膜コンタクト
ホール５を形成したのち、画素電極９ａ、９ｂを形成す
る。ついで、ソース電極線７ａ、７ｂおよびドレイン電
極８を形成する。これにより、ブラックマトリクス３は
ソース電極線７ａ、７ｂに接続される。したがって、従
来のＴＦＴアレイ基板において問題となっているソース
電極線とブラックマトリクスとのあいだの容量は形成さ
れず、ソース信号の遅延が生じることはない。また、ブ
ラックマトリクス３はソース電極線７ａ、７ｂの冗長配
線の役割を果たす。すなわち、ソース電極線７ａ、７ｂ
で断線が生じたばあいもソース信号はブラックマトリク
スを介して伝送される。最後に、保護膜１０を形成し、
ＴＦＴアレイ基板が完成する。ここでは、チャネルエッ
チ型のＴＦＴを用いてＴＦＴアレイ基板を形成するばあ
いについて述べたが、チャネル保護型のＴＦＴを用いる
ことも可能である。
の製法について説明する。まずはじめに、絶縁性基板１
上に、ゲート電極線２ａ、２ｂをＣｒなどからなる単層
構造、またはＣｒおよびＡｌなどからなる多層構造で形
成する。このとき、ゲート電極線２ａ、２ｂが形成され
る箇所を除いて、のちに形成されるソース電極線下部お
よび画素電極周辺下部にブラックマトリクス３を同時に
形成する。さらに、ゲート絶縁膜４、ノンドープアモル
ファスシリコン層（図示せず）およびリンドープアモル
ファスシリコンからなるコンタクト層６を形成する。そ
して、コンタクト層６およびノンドープアモルファスシ
リコン層をアイランド状にパターニングする。さらに、
のちに形成されるソース電極線７ａ、７ｂと、前記ブラ
ックマトリクス３とを接続するための絶縁膜コンタクト
ホール５を形成したのち、画素電極９ａ、９ｂを形成す
る。ついで、ソース電極線７ａ、７ｂおよびドレイン電
極８を形成する。これにより、ブラックマトリクス３は
ソース電極線７ａ、７ｂに接続される。したがって、従
来のＴＦＴアレイ基板において問題となっているソース
電極線とブラックマトリクスとのあいだの容量は形成さ
れず、ソース信号の遅延が生じることはない。また、ブ
ラックマトリクス３はソース電極線７ａ、７ｂの冗長配
線の役割を果たす。すなわち、ソース電極線７ａ、７ｂ
で断線が生じたばあいもソース信号はブラックマトリク
スを介して伝送される。最後に、保護膜１０を形成し、
ＴＦＴアレイ基板が完成する。ここでは、チャネルエッ
チ型のＴＦＴを用いてＴＦＴアレイ基板を形成するばあ
いについて述べたが、チャネル保護型のＴＦＴを用いる
ことも可能である。
【００２９】前述のようにして形成されたＴＦＴアレイ
基板のブラックマトリクスは、ソース電極線と同電位で
あり、ソース電極線とのあいだで重なり容量が形成され
ることがなく、ソース信号を遅延させない。また、前記
ブラックマトリクスはソース電極線の冗長配線の役割も
果たすため、ソース電極線の断線により生じる液晶表示
装置の表示不良を低減できるという効果がある。
基板のブラックマトリクスは、ソース電極線と同電位で
あり、ソース電極線とのあいだで重なり容量が形成され
ることがなく、ソース信号を遅延させない。また、前記
ブラックマトリクスはソース電極線の冗長配線の役割も
果たすため、ソース電極線の断線により生じる液晶表示
装置の表示不良を低減できるという効果がある。
【００３０】実施の形態２．つぎに、本発明のＴＦＴア
レイ基板の他の実施の形態について説明する。
レイ基板の他の実施の形態について説明する。
【００３１】図３は、本発明のＴＦＴアレイ基板の他の
実施の形態を示す平面説明図である。図３には、一画素
分のＴＦＴアレイ基板およびその周辺部が示されてい
る。また、図４は、図３のＢ−Ｂ線断面説明図である。
図３および図４において、図１、図２、図５および図６
と同一の部分については同じ符号を用いている。
実施の形態を示す平面説明図である。図３には、一画素
分のＴＦＴアレイ基板およびその周辺部が示されてい
る。また、図４は、図３のＢ−Ｂ線断面説明図である。
図３および図４において、図１、図２、図５および図６
と同一の部分については同じ符号を用いている。
【００３２】前述の実施の形態１で示されたＴＦＴアレ
イ基板と、本実施の形態におけるＴＦＴアレイ基板との
あいだで異なっている点は、保護膜が画素電極の下部に
設けられていることである。
イ基板と、本実施の形態におけるＴＦＴアレイ基板との
あいだで異なっている点は、保護膜が画素電極の下部に
設けられていることである。
【００３３】つぎに、本実施の形態のＴＦＴアレイ基板
の製法について説明する。まず、はじめに、絶縁性基板
１上にゲート電極線２ａ、２ｂをＣｒなどからなる単層
構造、またはＣｒおよびＡｌなどからなる多層構造で形
成する。このとき、ゲート電極線２ａ、２ｂが形成され
る箇所を除いて、のちに形成されるソース電極線下部お
よび画素電極周辺下部にブラックマトリクス３を同時に
形成する。さらに、ゲート絶縁膜４、ノンドープアモル
ファスシリコン層（図示せず）およびコンタクト層６を
形成する。そして、コンタクト層６およびノンドープア
モルファスシリコン層をアイランド状にパターニングす
る。さらに、のちに形成されるソース電極線と、前記ブ
ラックマトリクスとを接続するための絶縁膜コンタクト
ホール５を形成する。ついで、ソース電極線７ａ、７ｂ
およびドレイン電極８を形成する。これにより、ブラッ
クマトリクス３はソース電極線７ａ、７ｂに接続され
る。したがって、ソース電極線７ａ、７ｂとブラックマ
トリクス３とのあいだで容量は形成されず、ソース信号
の遅延が生じることはない。また、ブラックマトリクス
３はソース電極線７ａ、７ｂの冗長配線の役割を果た
す。すなわち、ソース電極線７ａ、７ｂで断線が生じた
ばあいもソース信号はブラックマトリクスを介して伝送
される。つぎに、保護膜１０を成膜し、ドレイン電極８
上方に保護膜コンタクトホール１１を形成したのち、画
素電極９ａ、９ｂを形成し、ＴＦＴアレイ基板が完成す
る。ここでは、チャネルエッチ型のＴＦＴを用いてＴＦ
Ｔアレイ基板を形成するばあいについて述べたが、チャ
ネル保護型のＴＦＴを用いることも可能である。
の製法について説明する。まず、はじめに、絶縁性基板
１上にゲート電極線２ａ、２ｂをＣｒなどからなる単層
構造、またはＣｒおよびＡｌなどからなる多層構造で形
成する。このとき、ゲート電極線２ａ、２ｂが形成され
る箇所を除いて、のちに形成されるソース電極線下部お
よび画素電極周辺下部にブラックマトリクス３を同時に
形成する。さらに、ゲート絶縁膜４、ノンドープアモル
ファスシリコン層（図示せず）およびコンタクト層６を
形成する。そして、コンタクト層６およびノンドープア
モルファスシリコン層をアイランド状にパターニングす
る。さらに、のちに形成されるソース電極線と、前記ブ
ラックマトリクスとを接続するための絶縁膜コンタクト
ホール５を形成する。ついで、ソース電極線７ａ、７ｂ
およびドレイン電極８を形成する。これにより、ブラッ
クマトリクス３はソース電極線７ａ、７ｂに接続され
る。したがって、ソース電極線７ａ、７ｂとブラックマ
トリクス３とのあいだで容量は形成されず、ソース信号
の遅延が生じることはない。また、ブラックマトリクス
３はソース電極線７ａ、７ｂの冗長配線の役割を果た
す。すなわち、ソース電極線７ａ、７ｂで断線が生じた
ばあいもソース信号はブラックマトリクスを介して伝送
される。つぎに、保護膜１０を成膜し、ドレイン電極８
上方に保護膜コンタクトホール１１を形成したのち、画
素電極９ａ、９ｂを形成し、ＴＦＴアレイ基板が完成す
る。ここでは、チャネルエッチ型のＴＦＴを用いてＴＦ
Ｔアレイ基板を形成するばあいについて述べたが、チャ
ネル保護型のＴＦＴを用いることも可能である。
【００３４】前述のようにして形成されたＴＦＴアレイ
基板のブラックマトリクスには、実施の形態１で示され
たＴＦＴアレイ基板の効果に加えて、画素電極とブラッ
クマトリクスとのあいだにゲート絶縁膜と保護膜の２層
の絶縁膜が形成されるため、画素電極およびソース電極
線間に形成される容量を低減でき、ソース信号の電圧の
変動により生じる画素電極の電位の変化を抑制でき、液
晶表示装置の表示品質を改善できるという効果がある。
基板のブラックマトリクスには、実施の形態１で示され
たＴＦＴアレイ基板の効果に加えて、画素電極とブラッ
クマトリクスとのあいだにゲート絶縁膜と保護膜の２層
の絶縁膜が形成されるため、画素電極およびソース電極
線間に形成される容量を低減でき、ソース信号の電圧の
変動により生じる画素電極の電位の変化を抑制でき、液
晶表示装置の表示品質を改善できるという効果がある。
【００３５】前述の実施の形態１、２において、ブラッ
クマトリクスが、クロム、モリブデン、アルミニウム、
タンタル、タングステンおよびチタンのうちの１つから
なることが好ましく、ゲート電極線と同一の材料を用い
て形成される。さらに、ヒルロックなどの発生がなく、
比較的低抵抗である点で、クロムを用いて形成されるこ
とが最も好ましい。また、ソース電極線が、クロム、モ
リブデン、タンタル、チタンおよびアルミニウムのうち
の１つからなる単層膜、ならびにそれら金属のうちの少
なくとも２つからなる多層膜のうちの一方からなること
が好ましい。さらに、ヒルロックが発生せず、低抵抗で
ある点で、モリブデンを用いて形成されることが最も好
ましい。
クマトリクスが、クロム、モリブデン、アルミニウム、
タンタル、タングステンおよびチタンのうちの１つから
なることが好ましく、ゲート電極線と同一の材料を用い
て形成される。さらに、ヒルロックなどの発生がなく、
比較的低抵抗である点で、クロムを用いて形成されるこ
とが最も好ましい。また、ソース電極線が、クロム、モ
リブデン、タンタル、チタンおよびアルミニウムのうち
の１つからなる単層膜、ならびにそれら金属のうちの少
なくとも２つからなる多層膜のうちの一方からなること
が好ましい。さらに、ヒルロックが発生せず、低抵抗で
ある点で、モリブデンを用いて形成されることが最も好
ましい。
【００３６】
【発明の効果】本発明のＴＦＴアレイ基板によれば、ブ
ラックマトリクスは、ソース電極線と同電位であり、ソ
ース電極線とのあいだで形成される重なり容量によるソ
ース信号の遅延が生じない。また、ブラックマトリクス
がソース電極線の冗長配線の役割も果たすため、断線の
低減に対しても効果がある。
ラックマトリクスは、ソース電極線と同電位であり、ソ
ース電極線とのあいだで形成される重なり容量によるソ
ース信号の遅延が生じない。また、ブラックマトリクス
がソース電極線の冗長配線の役割も果たすため、断線の
低減に対しても効果がある。
【００３７】さらに、実施の形態２のＴＦＴアレイ基板
によれば、画素電極とソース電極線とのあいだにゲート
絶縁膜と保護膜との２層の絶縁膜が形成されるため、画
素電極およびソース電極線間に形成される容量を低減で
き、ソース信号の電圧の変動により生じる画素電極の電
位の変化を抑制でき、液晶表示装置の表示品質が改善で
きる。
によれば、画素電極とソース電極線とのあいだにゲート
絶縁膜と保護膜との２層の絶縁膜が形成されるため、画
素電極およびソース電極線間に形成される容量を低減で
き、ソース信号の電圧の変動により生じる画素電極の電
位の変化を抑制でき、液晶表示装置の表示品質が改善で
きる。
【図１】本発明のＴＦＴアレイ基板の一実施の形態を示
す平面説明図である。
す平面説明図である。
【図２】図１のＡ−Ａ線断面説明図である。
【図３】本発明のＴＦＴアレイ基板の他の実施の形態を
示す平面説明図である。
示す平面説明図である。
【図４】図３のＢ−Ｂ線断面説明図である。
【図５】従来のＴＦＴアレイ基板の一例を示す平面説明
図である。
図である。
【図６】図５のＣ−Ｃ線断面説明図である。
【図７】従来のＴＦＴアレイ基板の他の例を示す平面説
明図である。
明図である。
【図８】図７のＤ−Ｄ線断面説明図である。
１ 絶縁性基板 ２ａ、２ｂ ゲート電極線 ３ ブラックマトリクス ４ ゲート絶縁膜 ５ 絶縁膜コンタクトホール ６ コンタクト層 ７ａ、７ｂ ソース電極線 ８ ドレイン電極 ９ａ、９ｂ 画素電極 １０ 保護膜 １１ 保護膜コンタクトホール １２ ＴＦＴ
Claims (7)
- 【請求項１】 透明な絶縁性基板と、該絶縁性基板上に
並設された複数のゲート電極線と、該ゲート電極線を覆
うゲート絶縁膜と、前記ゲート電極線に前記ゲート絶縁
膜を介して交差する複数のソース電極線と、前記ゲート
電極線および前記ソース電極線の交差部に設けられる薄
膜トランジスタと、該薄膜トランジスタのドレイン電極
に接続される透明導電膜からなる画素電極と、前記ゲー
ト絶縁膜を挟んで前記画素電極と対向することにより保
持容量を形成する保持容量電極とからなる薄膜トランジ
スタアレイ基板であって、前記絶縁性基板上であって、
かつ、前記画素電極周辺部および前記ソース電極線の下
方に、前記ゲート電極線と同じ材料を用いて形成される
ブラックマトリクスを有しており、前記ゲート絶縁膜に
形成されたコンタクトホールによって、前記ブラックマ
トリクスが前記ソース電極線に接続される薄膜トランジ
スタアレイ基板。 - 【請求項２】 前記ブラックマトリクスが前記ソース電
極線の機能を有している請求項１記載の薄膜トランジス
タアレイ基板。 - 【請求項３】 前記画素電極下部に保護膜が形成されて
なる請求項１記載の薄膜トランジスタアレイ基板。 - 【請求項４】 前記ブラックマトリクスが、クロム、モ
リブデン、アルミニウム、タンタル、タングステンおよ
びチタンのうちの１つからなる請求項１記載の薄膜トラ
ンジスタアレイ基板。 - 【請求項５】 前記ブラックマトリクスがクロムからな
る請求項４記載の薄膜トランジスタアレイ基板。 - 【請求項６】 前記ソース電極線が、クロム、モリブデ
ン、タンタル、チタンおよびアルミニウムのうちの１つ
からなる単層膜、ならびにそれら金属のうちの少なくと
も２つからなる多層膜のうちの一方からなる請求項１記
載の薄膜トランジスタアレイ基板。 - 【請求項７】 前記ソース電極線がモリブデンからなる
請求項６記載の薄膜トランジスタアレイ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04080397A JP3250005B2 (ja) | 1997-02-25 | 1997-02-25 | 薄膜トランジスタアレイ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04080397A JP3250005B2 (ja) | 1997-02-25 | 1997-02-25 | 薄膜トランジスタアレイ基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10239678A true JPH10239678A (ja) | 1998-09-11 |
| JP3250005B2 JP3250005B2 (ja) | 2002-01-28 |
Family
ID=12590806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04080397A Expired - Fee Related JP3250005B2 (ja) | 1997-02-25 | 1997-02-25 | 薄膜トランジスタアレイ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3250005B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11194369A (ja) * | 1997-10-18 | 1999-07-21 | Samsung Electron Co Ltd | 液晶表示装置及びその製造方法 |
| US6762805B2 (en) | 2001-06-08 | 2004-07-13 | Nec Lcd Technologies, Ltd. | Active matrix type liquid crystal display device and method of fabricating the same |
| KR100559273B1 (ko) * | 2002-07-30 | 2006-03-15 | 가부시키가이샤 히타치 디스프레이즈 | 액정 표시 장치 |
| US8184251B2 (en) | 2008-07-07 | 2012-05-22 | Samsung Electronics Co., Ltd. | Thin film transistor array and method of manufacturing the same |
-
1997
- 1997-02-25 JP JP04080397A patent/JP3250005B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11194369A (ja) * | 1997-10-18 | 1999-07-21 | Samsung Electron Co Ltd | 液晶表示装置及びその製造方法 |
| JP4643774B2 (ja) * | 1997-10-18 | 2011-03-02 | 三星電子株式会社 | 液晶表示装置及びその製造方法 |
| US6762805B2 (en) | 2001-06-08 | 2004-07-13 | Nec Lcd Technologies, Ltd. | Active matrix type liquid crystal display device and method of fabricating the same |
| KR100559273B1 (ko) * | 2002-07-30 | 2006-03-15 | 가부시키가이샤 히타치 디스프레이즈 | 액정 표시 장치 |
| US7110068B2 (en) | 2002-07-30 | 2006-09-19 | Hitachi Displays, Ltd. | Liquid crystal display device |
| US8184251B2 (en) | 2008-07-07 | 2012-05-22 | Samsung Electronics Co., Ltd. | Thin film transistor array and method of manufacturing the same |
| US8390776B2 (en) | 2008-07-07 | 2013-03-05 | Samsung Display Co., Ltd. | Thin film transistor array and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3250005B2 (ja) | 2002-01-28 |
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