JP2001305575A - 薄膜トランジスタアレイ基板の製造方法、薄膜トランジスタアレイ基板および液晶表示装置 - Google Patents
薄膜トランジスタアレイ基板の製造方法、薄膜トランジスタアレイ基板および液晶表示装置Info
- Publication number
- JP2001305575A JP2001305575A JP2000116700A JP2000116700A JP2001305575A JP 2001305575 A JP2001305575 A JP 2001305575A JP 2000116700 A JP2000116700 A JP 2000116700A JP 2000116700 A JP2000116700 A JP 2000116700A JP 2001305575 A JP2001305575 A JP 2001305575A
- Authority
- JP
- Japan
- Prior art keywords
- array substrate
- thin film
- film transistor
- source line
- transistor array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 ソース線とゲート線との間の短絡および寄生
容量の増大を招くことなく、レーザ照射によるソース線
の断線を抑制できるＴＦＴアレイ基板の製造方法を提供
することを目的とする。 【解決手段】 複数の画素電極１０８と、前記画素電極
１０８の各々に対応させて配置された複数のＴＦＴと、
前記画素電極１０８間の間隙に対応する領域に配置され
たソース線１０５と、前記ソース線１０５と交差するよ
うに配置されたゲート線１０２とを備え、前記ゲート線
１０２と交差する部分における前記ソース線幅ｄS0と、
前記交差部分以外における前記ソース線幅ｄSとが、ｄ
S0＜ｄSなる関係が満足されている基板を作製した後、
前記画素電極１０８間の短絡部分をレーザ照射により除
去する。
容量の増大を招くことなく、レーザ照射によるソース線
の断線を抑制できるＴＦＴアレイ基板の製造方法を提供
することを目的とする。 【解決手段】 複数の画素電極１０８と、前記画素電極
１０８の各々に対応させて配置された複数のＴＦＴと、
前記画素電極１０８間の間隙に対応する領域に配置され
たソース線１０５と、前記ソース線１０５と交差するよ
うに配置されたゲート線１０２とを備え、前記ゲート線
１０２と交差する部分における前記ソース線幅ｄS0と、
前記交差部分以外における前記ソース線幅ｄSとが、ｄ
S0＜ｄSなる関係が満足されている基板を作製した後、
前記画素電極１０８間の短絡部分をレーザ照射により除
去する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
アレイ基板の製造方法と、それによって得られる薄膜ト
ランジスタアレイ基板および液晶表示装置に関する。
アレイ基板の製造方法と、それによって得られる薄膜ト
ランジスタアレイ基板および液晶表示装置に関する。
【０００２】
【従来の技術】液晶表示装置は、主要な表示デバイスと
して、小型および軽量性が要求される用途を中心に広く
利用されている。特に、各画素にスイッチング素子とし
て薄膜トランジスタ（以下、「ＴＦＴ」とする。）を配
置したアクティブマトリクス型液晶表示装置は、高画質
化に対応することができるため、その応用範囲が拡大し
ている。アクティブマトリクス型液晶表示装置は、ＴＦ
Ｔアレイ基板と対向基板との間に液晶を挟持した構造を
有している。ＴＦＴアレイ基板は、基板上に、複数の画
素電極と、これに対応するように配置された複数のＴＦ
Ｔと、ＴＦＴと電気的に接続されたソース線およびゲー
ト線とが形成されて構成されている。
して、小型および軽量性が要求される用途を中心に広く
利用されている。特に、各画素にスイッチング素子とし
て薄膜トランジスタ（以下、「ＴＦＴ」とする。）を配
置したアクティブマトリクス型液晶表示装置は、高画質
化に対応することができるため、その応用範囲が拡大し
ている。アクティブマトリクス型液晶表示装置は、ＴＦ
Ｔアレイ基板と対向基板との間に液晶を挟持した構造を
有している。ＴＦＴアレイ基板は、基板上に、複数の画
素電極と、これに対応するように配置された複数のＴＦ
Ｔと、ＴＦＴと電気的に接続されたソース線およびゲー
ト線とが形成されて構成されている。
【０００３】このアクティブマトリクス型液晶表示装置
においては、明るい表示を実現するため、高開口率化を
図ることが要求されている。このような要求に対応する
ため、ＴＦＴアレイ基板において画素電極の一部を配線
と空間的に重なり合わせることが提案されている（例え
ば、Y.Itoh, S.Fujiwara, N.Kimura, S.Mizushima, F.F
unada, M.Hijikigawa,: SID'98 DIGEST, pp.221-224 (1
998)）。
においては、明るい表示を実現するため、高開口率化を
図ることが要求されている。このような要求に対応する
ため、ＴＦＴアレイ基板において画素電極の一部を配線
と空間的に重なり合わせることが提案されている（例え
ば、Y.Itoh, S.Fujiwara, N.Kimura, S.Mizushima, F.F
unada, M.Hijikigawa,: SID'98 DIGEST, pp.221-224 (1
998)）。
【０００４】図４は、このようなアクティブマトリクス
型液晶表示装置を構成するＴＦＴアレイ基板の構造を示
す平面図である。
型液晶表示装置を構成するＴＦＴアレイ基板の構造を示
す平面図である。
【０００５】このＴＦＴアレイ基板においては、基板上
に、複数のＴＦＴがマトリクス状に配置されている。Ｔ
ＦＴは、ゲート電極と、ゲート電極上に絶縁層を介して
積層された半導体層３０４と、半導体層３０４と電気的
に接続されたソース電極およびドレイン電極３０６とで
構成されている。更に、基板上には、ゲート電極を兼ね
たゲート線３０２と、ソース電極を兼ねたソース線３０
５とが形成されており、これらの配線とＴＦＴとを被覆
するように層間絶縁層が形成されている。画素電極３０
８は、この層間絶縁層上に、その一部をソース線３０５
と空間的に重なり合わせた状態で形成されている。ま
た、画素電極３０８は、層間絶縁層に形成されたコンタ
クトホールを介してドレイン電極３０６と電気的に接続
されている。
に、複数のＴＦＴがマトリクス状に配置されている。Ｔ
ＦＴは、ゲート電極と、ゲート電極上に絶縁層を介して
積層された半導体層３０４と、半導体層３０４と電気的
に接続されたソース電極およびドレイン電極３０６とで
構成されている。更に、基板上には、ゲート電極を兼ね
たゲート線３０２と、ソース電極を兼ねたソース線３０
５とが形成されており、これらの配線とＴＦＴとを被覆
するように層間絶縁層が形成されている。画素電極３０
８は、この層間絶縁層上に、その一部をソース線３０５
と空間的に重なり合わせた状態で形成されている。ま
た、画素電極３０８は、層間絶縁層に形成されたコンタ
クトホールを介してドレイン電極３０６と電気的に接続
されている。
【０００６】このＴＦＴアレイ基板によれば、画素電極
３０８とソース線３０５とが重なるように設けられてい
るため、このような重なりを設けない場合に比べて、画
素電極面積を増大させること、すなわち高開口率化を図
ることができる。
３０８とソース線３０５とが重なるように設けられてい
るため、このような重なりを設けない場合に比べて、画
素電極面積を増大させること、すなわち高開口率化を図
ることができる。
【０００７】
【発明が解決しようとする課題】このようなＴＦＴアレ
イ基板においては、画素電極面積の増大に伴い、画素電
極３０８間の間隙が狭くなるため偶発的な短絡が発生し
易い。このような画素電極３０８間の短絡部分は、通
常、レーザ照射によって除去される。しかしながら、レ
ーザ照射された部分においては、画素電極３０８間の短
絡部分だけでなく、その下方に存在するソース線３０５
までもが除去されるため、ソース線３０５に欠落部３０
０が形成される。その結果、ソース線の断線などが発生
する可能性があった。
イ基板においては、画素電極面積の増大に伴い、画素電
極３０８間の間隙が狭くなるため偶発的な短絡が発生し
易い。このような画素電極３０８間の短絡部分は、通
常、レーザ照射によって除去される。しかしながら、レ
ーザ照射された部分においては、画素電極３０８間の短
絡部分だけでなく、その下方に存在するソース線３０５
までもが除去されるため、ソース線３０５に欠落部３０
０が形成される。その結果、ソース線の断線などが発生
する可能性があった。
【０００８】ソース線の断線を抑制する方法としては、
ソース線の幅を大きくすることが考えられる。これによ
れば、レーザ照射によりソース線に欠落部が形成されて
も、残存する部分によって十分な通電を確保することが
できる。
ソース線の幅を大きくすることが考えられる。これによ
れば、レーザ照射によりソース線に欠落部が形成されて
も、残存する部分によって十分な通電を確保することが
できる。
【０００９】しかしながら、従来のＴＦＴアレイ基板に
おいては、ソース線の幅が一定（図４において、ｄS0＝
ｄS）であるため、ソース線の幅を大きくすると、ソー
ス線とゲート線との間の短絡が発生し易くなったり、ソ
ース線とゲート線との間に生じる寄生容量が大きくなる
などといった、別の弊害が生じるという問題があった。
おいては、ソース線の幅が一定（図４において、ｄS0＝
ｄS）であるため、ソース線の幅を大きくすると、ソー
ス線とゲート線との間の短絡が発生し易くなったり、ソ
ース線とゲート線との間に生じる寄生容量が大きくなる
などといった、別の弊害が生じるという問題があった。
【００１０】本発明は、上記課題に鑑み、ソース線とゲ
ート線との間の短絡および寄生容量の増大を招くことな
く、レーザ照射によるソース線の断線を抑制することが
可能なＴＦＴアレイ基板の製造方法を提供することを目
的とする。
ート線との間の短絡および寄生容量の増大を招くことな
く、レーザ照射によるソース線の断線を抑制することが
可能なＴＦＴアレイ基板の製造方法を提供することを目
的とする。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明のＴＦＴアレイ基板の製造方法は、複数の画
素電極と、前記画素電極の各々に対応させて配置された
複数の薄膜トランジスタと、前記画素電極間の間隙に対
応する領域に配置されたソース線と、前記ソース線と交
差するように配置されたゲート線とを備えた基板を作製
した後、前記画素電極間に短絡部分が存在する場合は、
前記短絡部分をレーザ照射により除去する工程を含む薄
膜トランジスタアレイ基板の製造方法であって、前記レ
ーザー照射前の前記基板において、前記ゲート線と交差
する部分における前記ソース線幅をｄS0とし、前記交差
部分以外における前記ソース線幅をｄSとしたとき、ｄ
S0＜ｄSなる関係が成立することを特徴とする。
め、本発明のＴＦＴアレイ基板の製造方法は、複数の画
素電極と、前記画素電極の各々に対応させて配置された
複数の薄膜トランジスタと、前記画素電極間の間隙に対
応する領域に配置されたソース線と、前記ソース線と交
差するように配置されたゲート線とを備えた基板を作製
した後、前記画素電極間に短絡部分が存在する場合は、
前記短絡部分をレーザ照射により除去する工程を含む薄
膜トランジスタアレイ基板の製造方法であって、前記レ
ーザー照射前の前記基板において、前記ゲート線と交差
する部分における前記ソース線幅をｄS0とし、前記交差
部分以外における前記ソース線幅をｄSとしたとき、ｄ
S0＜ｄSなる関係が成立することを特徴とする。
【００１２】このような製造方法によれば、レーザー照
射前の基板において、ソース線が、ゲート線と交差する
部分の幅（ｄS0）は小さく、それ以外の部分の幅
（ｄS）は大きく設定されているため、ソース線−ゲー
ト線間の短絡および寄生容量の増大を抑制しながら、レ
ーザ照射によるソース線の断線を抑制することができ
る。
射前の基板において、ソース線が、ゲート線と交差する
部分の幅（ｄS0）は小さく、それ以外の部分の幅
（ｄS）は大きく設定されているため、ソース線−ゲー
ト線間の短絡および寄生容量の増大を抑制しながら、レ
ーザ照射によるソース線の断線を抑制することができ
る。
【００１３】前記製造方法においては、前記レーザー照
射前の前記基板において、前記レーザ照射によって除去
される前記短絡部分の最小幅をｄLとしたとき、ｄS＞ｄ
Lなる関係が成立することが好ましい。レーザ照射によ
るソース線の断線をより確実に抑制することができるか
らである。
射前の前記基板において、前記レーザ照射によって除去
される前記短絡部分の最小幅をｄLとしたとき、ｄS＞ｄ
Lなる関係が成立することが好ましい。レーザ照射によ
るソース線の断線をより確実に抑制することができるか
らである。
【００１４】また、前記製造方法においては、前記レー
ザー照射前の前記基板において、ｄ S≧（ｄS0＋ｄL）な
る関係が成立することが好ましい。ソース線の断線を確
実に抑制できるだけでなく、レーザ照射によってソース
線のインピーダンスが変化することを抑制できるからで
ある。
ザー照射前の前記基板において、ｄ S≧（ｄS0＋ｄL）な
る関係が成立することが好ましい。ソース線の断線を確
実に抑制できるだけでなく、レーザ照射によってソース
線のインピーダンスが変化することを抑制できるからで
ある。
【００１５】また、前記製造方法においては、前記レー
ザー照射前の前記基板において、前記レーザ照射によっ
て除去される前記短絡部分の最小幅をｄLとしたとき、
ｄS＜（ｄS0＋２×ｄL）なる関係が成立することが好ま
しい。製造プロセス全体におけるＴＦＴアレイ基板の加
工性が良好となるからである。
ザー照射前の前記基板において、前記レーザ照射によっ
て除去される前記短絡部分の最小幅をｄLとしたとき、
ｄS＜（ｄS0＋２×ｄL）なる関係が成立することが好ま
しい。製造プロセス全体におけるＴＦＴアレイ基板の加
工性が良好となるからである。
【００１６】また、前記製造方法においては、前記ｄS0
が、４〜８μｍであることが好ましい。ソース線−ゲー
ト線間の短絡および寄生容量の増大を、より確実に抑制
することができるからである。
が、４〜８μｍであることが好ましい。ソース線−ゲー
ト線間の短絡および寄生容量の増大を、より確実に抑制
することができるからである。
【００１７】また、前記製造方法においては、前記ｄS
が、７〜２２μｍであることが好ましい。レーザ照射に
よるソース線の断線を、より確実に抑制することができ
るからである。
が、７〜２２μｍであることが好ましい。レーザ照射に
よるソース線の断線を、より確実に抑制することができ
るからである。
【００１８】なお、ｄS0、ｄSおよびｄLに関する前記関
係式および前記数値範囲は、いずれも、前記ソース線の
表示領域内に配置された部分、すなわち前記画素電極間
の間隙に対応する領域に配置された部分について満足さ
れていればよい。
係式および前記数値範囲は、いずれも、前記ソース線の
表示領域内に配置された部分、すなわち前記画素電極間
の間隙に対応する領域に配置された部分について満足さ
れていればよい。
【００１９】本発明のＴＦＴアレイ基板は、前記製造方
法により得られるものである。このようなＴＦＴアレイ
基板は、ソース線−ゲート線間の短絡および寄生容量の
増大を抑制しながら、レーザ照射によるソース線の断線
を抑制して、歩留まりよく製造することが可能である。
法により得られるものである。このようなＴＦＴアレイ
基板は、ソース線−ゲート線間の短絡および寄生容量の
増大を抑制しながら、レーザ照射によるソース線の断線
を抑制して、歩留まりよく製造することが可能である。
【００２０】また、本発明の液晶表示装置は、本発明の
ＴＦＴアレイ基板と、これと対向するように配置された
対向基板と、前記両基板間に挟持された液晶とを含む。
ＴＦＴアレイ基板と、これと対向するように配置された
対向基板と、前記両基板間に挟持された液晶とを含む。
【００２１】
【発明の実施の形態】本発明の製造方法においては、前
述したように、画素電極、ＴＦＴ、ソース線およびゲー
ト線を備えた基板が作製された後、この基板に対して、
画素電極間に短絡部分が存在する場合にそれを除去する
処理（以下、「リペア処理」という。）が実施されるこ
とによって、ＴＦＴアレイ基板が作製される。
述したように、画素電極、ＴＦＴ、ソース線およびゲー
ト線を備えた基板が作製された後、この基板に対して、
画素電極間に短絡部分が存在する場合にそれを除去する
処理（以下、「リペア処理」という。）が実施されるこ
とによって、ＴＦＴアレイ基板が作製される。
【００２２】図１は、本発明の製造方法により作製され
るＴＦＴアレイ基板の一例を示す平面図である。また、
図２（ａ）は図１のＡ−Ａ’に沿った断面図であり、図
２（ｂ）は図１のＢ−Ｂ’に沿った断面図である。以
下、これらの図面を用いて、本発明の製造方法の一例に
ついて説明する。
るＴＦＴアレイ基板の一例を示す平面図である。また、
図２（ａ）は図１のＡ−Ａ’に沿った断面図であり、図
２（ｂ）は図１のＢ−Ｂ’に沿った断面図である。以
下、これらの図面を用いて、本発明の製造方法の一例に
ついて説明する。
【００２３】リペア処理が実施される前の基板（以下、
「未リペア処理基板」という。）は、ソース線の欠落部
（図１の１００）が存在しないこと以外は、図１および
２に示すＴＦＴアレイ基板と同一の構造を有している。
「未リペア処理基板」という。）は、ソース線の欠落部
（図１の１００）が存在しないこと以外は、図１および
２に示すＴＦＴアレイ基板と同一の構造を有している。
【００２４】未リペア処理基板においては、基板１０１
上に、複数のＴＦＴがマトリクス状に配置されている。
ＴＦＴは、例えば、基板１０１上に形成されたゲート電
極と、ゲート電極上に絶縁層１０３を介して形成された
半導体層１０４と、半導体層１０４と電気的に接続され
たソース電極およびドレイン電極１０６とで構成するこ
とができる。
上に、複数のＴＦＴがマトリクス状に配置されている。
ＴＦＴは、例えば、基板１０１上に形成されたゲート電
極と、ゲート電極上に絶縁層１０３を介して形成された
半導体層１０４と、半導体層１０４と電気的に接続され
たソース電極およびドレイン電極１０６とで構成するこ
とができる。
【００２５】また、基板１０１上には、ソース線１０５
およびゲート線１０２が、互いに交差するように形成さ
れている。ソース線１０５は、ＴＦＴのソース電極を兼
ねた配線であり、ＴＦＴの各列に対応させて形成されて
いる。ゲート線１０２は、ＴＦＴのゲート電極を兼ねた
配線であり、ＴＦＴの各行に対応させて形成されてい
る。また、図２（ａ）に示すように、ソース線１０５と
ゲート線１０２との間には絶縁層１０３が介在してい
る。
およびゲート線１０２が、互いに交差するように形成さ
れている。ソース線１０５は、ＴＦＴのソース電極を兼
ねた配線であり、ＴＦＴの各列に対応させて形成されて
いる。ゲート線１０２は、ＴＦＴのゲート電極を兼ねた
配線であり、ＴＦＴの各行に対応させて形成されてい
る。また、図２（ａ）に示すように、ソース線１０５と
ゲート線１０２との間には絶縁層１０３が介在してい
る。
【００２６】ソース線１０５は、ゲート線１０２と交差
する部分における幅（ｄS0）と、それ以外の少なくとも
一部における幅（ｄS）とが相違するように形成され
る。
する部分における幅（ｄS0）と、それ以外の少なくとも
一部における幅（ｄS）とが相違するように形成され
る。
【００２７】前記ｄS0は、エッチングによるパターニン
グが可能な範囲で、できるだけ小さいことが好ましい。
前記ｄS0は、例えば４〜８μｍ、好ましくは５〜７μｍ
とすることができる。
グが可能な範囲で、できるだけ小さいことが好ましい。
前記ｄS0は、例えば４〜８μｍ、好ましくは５〜７μｍ
とすることができる。
【００２８】前記ｄSは、ｄS＞ｄS0なる関係を満足する
ように設定される。また、リペア処理においてレーザ照
射により除去される部分の幅をｄLとしたとき、ｄS＞ｄ
Lなる関係を満足することが好ましく、更にはｄS≧（ｄ
S0＋ｄL）なる関係をも満足することが好ましい。ま
た、前記ｄSの上限については、特に限定するものでは
ないが、ｄS＜（ｄS0＋２×ｄL）なる関係を満足するよ
うに設定されることが好ましい。具体的には、前記ｄS
は、例えば７〜２２μｍ、好ましくは８〜１７μｍとす
ることができる。
ように設定される。また、リペア処理においてレーザ照
射により除去される部分の幅をｄLとしたとき、ｄS＞ｄ
Lなる関係を満足することが好ましく、更にはｄS≧（ｄ
S0＋ｄL）なる関係をも満足することが好ましい。ま
た、前記ｄSの上限については、特に限定するものでは
ないが、ｄS＜（ｄS0＋２×ｄL）なる関係を満足するよ
うに設定されることが好ましい。具体的には、前記ｄS
は、例えば７〜２２μｍ、好ましくは８〜１７μｍとす
ることができる。
【００２９】更に、基板１０１上には、ＴＦＴ、ソース
線１０５およびゲート線１０２を被覆するように、層間
絶縁層１０７が形成されている。層間絶縁層１０７上に
は、ＴＦＴの各々に対応するように、複数の画素電極１
０８が形成されている。画素電極１０８は、画素電極同
士間の間隙がソース線１０５上に位置するように、その
一部をソース線１０５と空間的に重なり合わせた状態で
配置されている。また、画素電極１０８は、図２（ｂ）
に示すように、層間絶縁層１０７に形成されたコンタク
トホールを介して、対応するＴＦＴのドレイン電極１０
６と電気的に接続されている。
線１０５およびゲート線１０２を被覆するように、層間
絶縁層１０７が形成されている。層間絶縁層１０７上に
は、ＴＦＴの各々に対応するように、複数の画素電極１
０８が形成されている。画素電極１０８は、画素電極同
士間の間隙がソース線１０５上に位置するように、その
一部をソース線１０５と空間的に重なり合わせた状態で
配置されている。また、画素電極１０８は、図２（ｂ）
に示すように、層間絶縁層１０７に形成されたコンタク
トホールを介して、対応するＴＦＴのドレイン電極１０
６と電気的に接続されている。
【００３０】前記未リペア処理基板は、例えば、次のよ
うにして作製することができる。まず、基板１０１上
に、スパッタ法によりアルミニウムなどの金属膜を成膜
し、これをパターニングして、ゲート線１０２を形成す
る。次に、化学気相成長法（ＣＶＤ法）によりシリコン
酸化膜からなる絶縁層１０３を形成した後、ＣＶＤ法に
よりアモルファスシリコンまたはポリシリコンを成膜
し、これをパターニングして、半導体層１０４を形成す
る。
うにして作製することができる。まず、基板１０１上
に、スパッタ法によりアルミニウムなどの金属膜を成膜
し、これをパターニングして、ゲート線１０２を形成す
る。次に、化学気相成長法（ＣＶＤ法）によりシリコン
酸化膜からなる絶縁層１０３を形成した後、ＣＶＤ法に
よりアモルファスシリコンまたはポリシリコンを成膜
し、これをパターニングして、半導体層１０４を形成す
る。
【００３１】絶縁層１０３上に、スパッタ法によりアル
ミニウムなどの金属膜を成膜し、これをパターニングし
て、ソース電極を兼ねたソース線１０５と、ドレイン電
極１０６とを形成する。次に、ＴＦＴ、ソース線１０５
およびゲート線１０２を被覆するようにアクリル樹脂な
どを塗布し、層間絶縁層１０７を形成する。
ミニウムなどの金属膜を成膜し、これをパターニングし
て、ソース電極を兼ねたソース線１０５と、ドレイン電
極１０６とを形成する。次に、ＴＦＴ、ソース線１０５
およびゲート線１０２を被覆するようにアクリル樹脂な
どを塗布し、層間絶縁層１０７を形成する。
【００３２】層間絶縁層１０７上に、スパッタ法により
導電膜を成膜し、これをパターニングして、画素電極１
０８を形成する。反射型液晶表示装置に適用する場合
は、導電膜として、例えば、Ａｌ、Ａｇおよびそれらの
合金などの非透光性材料を使用し、その表面を粗面化す
ることが好ましい。また、透過型液晶表示装置に適用す
る場合は、導電膜として、例えば、インジウム錫酸化物
などの透光性材料が使用できる。
導電膜を成膜し、これをパターニングして、画素電極１
０８を形成する。反射型液晶表示装置に適用する場合
は、導電膜として、例えば、Ａｌ、Ａｇおよびそれらの
合金などの非透光性材料を使用し、その表面を粗面化す
ることが好ましい。また、透過型液晶表示装置に適用す
る場合は、導電膜として、例えば、インジウム錫酸化物
などの透光性材料が使用できる。
【００３３】前記未リペア処理基板に対して実施される
リペア処理は、画素電極１０８間の短絡部分の有無を検
査し、短絡部分が存在する場合はその部分をレーザ照射
により除去するものである。レーザとしては、例えば、
ＹＡＧレーザを使用することができる。また、レーザ
は、その最小加工線幅が、例えば３〜７μｍ、好ましく
は３〜５μｍとなるように調整されて使用される。
リペア処理は、画素電極１０８間の短絡部分の有無を検
査し、短絡部分が存在する場合はその部分をレーザ照射
により除去するものである。レーザとしては、例えば、
ＹＡＧレーザを使用することができる。また、レーザ
は、その最小加工線幅が、例えば３〜７μｍ、好ましく
は３〜５μｍとなるように調整されて使用される。
【００３４】リペア処理が実施されると、画素電極１０
８間の短絡部分だけでなく、その下に存在する層間絶縁
層１０７の一部、更にはソース線１０５の一部が除去さ
れる。すなわち、リペア処理が施された部分には、ソー
ス線１０５の欠落部１００が形成される。通常、欠落部
１００の幅（ｄL）は、レーザの最小加工線幅と同等で
あることが多い。
８間の短絡部分だけでなく、その下に存在する層間絶縁
層１０７の一部、更にはソース線１０５の一部が除去さ
れる。すなわち、リペア処理が施された部分には、ソー
ス線１０５の欠落部１００が形成される。通常、欠落部
１００の幅（ｄL）は、レーザの最小加工線幅と同等で
あることが多い。
【００３５】本発明においては、リペア処理の影響を受
ける部分のソース線幅（ｄS）が大きく設定されるた
め、リペア処理によって欠落部が形成されても、残存し
た部分によって通電を確保することができる。一方、ゲ
ート線と交差する部分のソース線幅（ｄS0）は小さく設
定されるため、ソース線−ゲート線間の短絡および寄生
容量の増大を抑制することができる。すなわち、本発明
の製造方法によれば、ソース線−ゲート線間の短絡およ
び寄生容量の増大を抑制しながら、ソース線の断線を抑
制することができる。
ける部分のソース線幅（ｄS）が大きく設定されるた
め、リペア処理によって欠落部が形成されても、残存し
た部分によって通電を確保することができる。一方、ゲ
ート線と交差する部分のソース線幅（ｄS0）は小さく設
定されるため、ソース線−ゲート線間の短絡および寄生
容量の増大を抑制することができる。すなわち、本発明
の製造方法によれば、ソース線−ゲート線間の短絡およ
び寄生容量の増大を抑制しながら、ソース線の断線を抑
制することができる。
【００３６】また、前述したように、未リペア処理基板
において、ソース線をｄS＞ｄLなる関係が成立するよう
に形成すれば、リペア処理によるソース線の断線をより
確実に抑制することができる。更に、未リペア処理基板
においてソース線をｄS≧（ｄS0＋ｄL）なる関係が成立
するように形成すれば、リペア処理によって欠落部が形
成されたとしても、得られるＴＦＴアレイ基板において
前記ｄS0と同等またはそれ以上のソース線幅が確保でき
る。この場合、ソース線のインピーダンスは、欠落部の
有無に関わらず前記ｄS0によって決定されるため、リペ
ア処理によるインピーダンス変化を抑制することができ
る。
において、ソース線をｄS＞ｄLなる関係が成立するよう
に形成すれば、リペア処理によるソース線の断線をより
確実に抑制することができる。更に、未リペア処理基板
においてソース線をｄS≧（ｄS0＋ｄL）なる関係が成立
するように形成すれば、リペア処理によって欠落部が形
成されたとしても、得られるＴＦＴアレイ基板において
前記ｄS0と同等またはそれ以上のソース線幅が確保でき
る。この場合、ソース線のインピーダンスは、欠落部の
有無に関わらず前記ｄS0によって決定されるため、リペ
ア処理によるインピーダンス変化を抑制することができ
る。
【００３７】次に、本発明の液晶表示装置について説明
する。図３は、本発明の液晶表示装置の構造の一例を示
す断面図である。なお、図３は、本発明を１枚偏光板方
式の反射型液晶表示装置に適用した例を示すものであ
る。
する。図３は、本発明の液晶表示装置の構造の一例を示
す断面図である。なお、図３は、本発明を１枚偏光板方
式の反射型液晶表示装置に適用した例を示すものであ
る。
【００３８】この液晶表示装置は、ＴＦＴアレイ基板１
１０と対向基板２１０とが一定の間隙をあけて配置され
ており、この間隙に液晶２０６が挟持されて構成されて
いる。
１０と対向基板２１０とが一定の間隙をあけて配置され
ており、この間隙に液晶２０６が挟持されて構成されて
いる。
【００３９】ＴＦＴアレイ基板１１０は、前記製造方法
によって作製されるものである。なお、このＴＦＴアレ
イ基板１１０は、反射型液晶表示装置に適用できる構造
を有する、すなわち画素電極１０８として非透光性材料
が使用されたものである。
によって作製されるものである。なお、このＴＦＴアレ
イ基板１１０は、反射型液晶表示装置に適用できる構造
を有する、すなわち画素電極１０８として非透光性材料
が使用されたものである。
【００４０】対向基板２１０は、透明基板２０１上にカ
ラーフィルタ２０２および透明電極２０３が形成されて
構成されている。カラーフィルタ２０２としては、例え
ば、フェノール樹脂、アクリル樹脂などの樹脂に、顔料
および染料などを添加したものを使用することができ
る。また、透明電極２０３としては、例えば、インジウ
ム錫酸化物などを使用することができる。
ラーフィルタ２０２および透明電極２０３が形成されて
構成されている。カラーフィルタ２０２としては、例え
ば、フェノール樹脂、アクリル樹脂などの樹脂に、顔料
および染料などを添加したものを使用することができ
る。また、透明電極２０３としては、例えば、インジウ
ム錫酸化物などを使用することができる。
【００４１】更に、対向基板２１０の外側表面（液晶と
は反対側の表面）には、位相差板２０４および偏光板２
０５がこの順に貼合されている。
は反対側の表面）には、位相差板２０４および偏光板２
０５がこの順に貼合されている。
【００４２】なお、図３は、１枚偏光板方式の反射型液
晶表示装置を示したが、本発明はこれに限定されるもの
ではない。例えば、２枚偏光板方式の反射型液晶表示装
置、偏光板レスのゲストホスト方式反射型液晶表示装置
など、アクティブマトリクス型駆動を採用したあらゆる
反射型液晶表示装置に適用することができる。更には、
画素電極を透光性材料で構成することにより、アクティ
ブマトリクス型駆動を採用した透過型液晶表示装置に適
用することも可能である。
晶表示装置を示したが、本発明はこれに限定されるもの
ではない。例えば、２枚偏光板方式の反射型液晶表示装
置、偏光板レスのゲストホスト方式反射型液晶表示装置
など、アクティブマトリクス型駆動を採用したあらゆる
反射型液晶表示装置に適用することができる。更には、
画素電極を透光性材料で構成することにより、アクティ
ブマトリクス型駆動を採用した透過型液晶表示装置に適
用することも可能である。
【００４３】
【発明の効果】以上のように、本発明の製造方法によれ
ば、複数の画素電極およびＴＦＴと、前記画素電極間の
間隙に対応する領域に配置されたソース線と、前記ソー
ス線と交差するように配置されたゲート線とを備えた基
板を作製した後、前記画素電極間に短絡部分が存在する
場合は、前記短絡部分をレーザ照射により除去する工程
を含み、前記レーザー照射前の前記基板において、前記
ゲート線と交差する部分における前記ソース線幅をｄS0
とし、前記交差部分以外における前記ソース線幅をｄS
としたとき、ｄS0＜ｄSなる関係が成立するため、ソー
ス線−ゲート線間の短絡および寄生容量の増大が抑制し
ながら、レーザ照射によるソース線の断線を抑制するこ
とが可能である。
ば、複数の画素電極およびＴＦＴと、前記画素電極間の
間隙に対応する領域に配置されたソース線と、前記ソー
ス線と交差するように配置されたゲート線とを備えた基
板を作製した後、前記画素電極間に短絡部分が存在する
場合は、前記短絡部分をレーザ照射により除去する工程
を含み、前記レーザー照射前の前記基板において、前記
ゲート線と交差する部分における前記ソース線幅をｄS0
とし、前記交差部分以外における前記ソース線幅をｄS
としたとき、ｄS0＜ｄSなる関係が成立するため、ソー
ス線−ゲート線間の短絡および寄生容量の増大が抑制し
ながら、レーザ照射によるソース線の断線を抑制するこ
とが可能である。
【図１】 本発明の製造方法により得られるＴＦＴアレ
イ基板の一例を示す平面図
イ基板の一例を示す平面図
【図２】 図１に示すＴＦＴアレイ基板の断面図
【図３】 本発明の液晶表示装置の一例を示す断面図
【図４】 従来のＴＦＴアレイ基板を示す平面図
１００、３００ 欠落部 １０１ 基板 １０２、３０２ ゲート線 １０３ 絶縁層 １０４、３０４ 半導体層 １０５、３０５ ソース線 １０６、３０６ ドレイン電極 １０７ 層間絶縁層 １０８、３０８ 画素電極 １１０ ＴＦＴアレイ基板 ２０１ 基板 ２０２ カラーフィルタ ２０３ 透明電極 ２０４ 位相差板 ２０５ 偏光板 ２０６ 液晶 ２１０ 対向基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩井 義夫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 水野 浩明 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H092 HA05 JA26 JA29 JA38 JA42 JA44 JA46 JA47 JB13 JB23 JB32 JB33 JB38 JB56 JB63 JB69 JB72 JB73 KA04 KA05 KA12 KA16 KA18 KB25 MA05 MA07 MA13 MA17 MA27 MA35 MA37 MA41 MA47 NA25 NA27 NA28 NA29 PA06 PA07 QA07 5C094 AA32 AA42 AA43 BA03 BA43 CA19 EA03 EA04 EA07 FA01 GB01 5F110 AA02 AA27 CC07 EE03 EE44 FF02 FF29 GG02 GG13 GG15 GG44 HK03 HK33 HL02 HL03 HL06 HL23 NN02 NN27 NN72
Claims (8)
- 【請求項１】 複数の画素電極と、前記画素電極の各々
に対応させて配置された複数の薄膜トランジスタと、前
記画素電極間の間隙に対応する領域に配置されたソース
線と、前記ソース線と交差するように配置されたゲート
線とを備えた基板を作製した後、前記画素電極間に短絡
部分が存在する場合は、前記短絡部分をレーザ照射によ
り除去する工程を含む薄膜トランジスタアレイ基板の製
造方法であって、前記レーザー照射前の前記基板におい
て、前記ゲート線と交差する部分における前記ソース線
幅をｄS0とし、前記交差部分以外における前記ソース線
幅をｄSとしたとき、ｄS0＜ｄSなる関係が成立すること
を特徴とする薄膜トランジスタアレイ基板の製造方法。 - 【請求項２】 前記レーザー照射前の前記基板におい
て、前記レーザ照射によって除去される前記短絡部分の
最小幅をｄLとしたとき、ｄS＞ｄLなる関係が成立する
請求項１に記載の薄膜トランジスタアレイ基板の製造方
法。 - 【請求項３】 前記レーザー照射前の前記基板におい
て、ｄS≧（ｄS0＋ｄL）なる関係が成立する請求項２に
記載の薄膜トランジスタアレイ基板の製造方法。 - 【請求項４】 前記レーザー照射前の前記基板におい
て、前記レーザ照射によって除去される前記短絡部分の
最小幅をｄLとしたとき、ｄS＜（ｄS0＋２×ｄL）なる
関係が成立する請求項１〜３のいずれかに記載の薄膜ト
ランジスタアレイ基板の製造方法。 - 【請求項５】 前記ｄS0が、４〜８μｍである請求項１
〜４のいずれかに記載の薄膜トランジスタアレイ基板の
製造方法。 - 【請求項６】 前記ｄSが、７〜２２μｍである請求項
１〜５のいずれかに記載の薄膜トランジスタアレイ基板
の製造方法。 - 【請求項７】 請求項１〜６のいずれかに記載の製造方
法によって得られる薄膜トランジスタアレイ基板。 - 【請求項８】 請求項７に記載の薄膜トランジスタアレ
イ基板と、これと対向するように配置された対向基板
と、前記両基板間に挟持された液晶とを含む液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000116700A JP2001305575A (ja) | 2000-04-18 | 2000-04-18 | 薄膜トランジスタアレイ基板の製造方法、薄膜トランジスタアレイ基板および液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000116700A JP2001305575A (ja) | 2000-04-18 | 2000-04-18 | 薄膜トランジスタアレイ基板の製造方法、薄膜トランジスタアレイ基板および液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001305575A true JP2001305575A (ja) | 2001-10-31 |
Family
ID=18628131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000116700A Pending JP2001305575A (ja) | 2000-04-18 | 2000-04-18 | 薄膜トランジスタアレイ基板の製造方法、薄膜トランジスタアレイ基板および液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001305575A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100516250B1 (ko) * | 2002-01-07 | 2005-09-20 | 세이코 엡슨 가부시키가이샤 | 전기 광학 장치 및 전자 기기 |
| US7507590B2 (en) | 2005-02-10 | 2009-03-24 | Toshiba Matsushita Display Technology Co., Ltd. | Method of manufacturing array substrate and method of manufacturing organic EL display device |
| US7557373B2 (en) | 2004-03-30 | 2009-07-07 | Toshiba Matsushita Display Technology Co., Ltd. | Thin-film transistor substrate including pixel regions where gate electrode lines are arrayed on an insulating substrate, and display therewith |
| US8094256B2 (en) * | 2005-11-24 | 2012-01-10 | Sharp Kabushiki Kaisha | Active matrix substrate, a liquid crystal panel, a display device, a television receiver, and methods of correcting and producing the substrate and panel |
-
2000
- 2000-04-18 JP JP2000116700A patent/JP2001305575A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100516250B1 (ko) * | 2002-01-07 | 2005-09-20 | 세이코 엡슨 가부시키가이샤 | 전기 광학 장치 및 전자 기기 |
| US7557373B2 (en) | 2004-03-30 | 2009-07-07 | Toshiba Matsushita Display Technology Co., Ltd. | Thin-film transistor substrate including pixel regions where gate electrode lines are arrayed on an insulating substrate, and display therewith |
| US7507590B2 (en) | 2005-02-10 | 2009-03-24 | Toshiba Matsushita Display Technology Co., Ltd. | Method of manufacturing array substrate and method of manufacturing organic EL display device |
| US8094256B2 (en) * | 2005-11-24 | 2012-01-10 | Sharp Kabushiki Kaisha | Active matrix substrate, a liquid crystal panel, a display device, a television receiver, and methods of correcting and producing the substrate and panel |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11698555B2 (en) | Display device | |
| KR101225440B1 (ko) | 액정 표시 장치 및 그 제조 방법 | |
| KR101201017B1 (ko) | 액정 표시 장치 및 그 제조 방법 | |
| US8300166B2 (en) | Display panel and method of manufacturing the same | |
| KR20060136287A (ko) | 액정 표시 장치 및 그 제조 방법 | |
| JP2001059976A (ja) | 液晶表示装置及びその製造方法 | |
| KR20010025955A (ko) | 반사투과 복합형 박막트랜지스터 액정표시장치 | |
| JP2002174821A (ja) | 液晶表示装置 | |
| JP2002365665A (ja) | アクティブマトリクス型液晶表示装置及びその製造方法 | |
| US20070188682A1 (en) | Method for manufacturing a display device | |
| TW200407643A (en) | Substrate for liquid crystal display and liquid crystal display having the same | |
| US8294862B2 (en) | Liquid crystal display device and method of fabricating the same | |
| JP2001305575A (ja) | 薄膜トランジスタアレイ基板の製造方法、薄膜トランジスタアレイ基板および液晶表示装置 | |
| JPH028821A (ja) | アクティブマトリックス基板 | |
| JPH05297404A (ja) | アクティブマトリクス基板 | |
| KR100525442B1 (ko) | 액정표시소자 및 그의 제조방법 | |
| JP2677714B2 (ja) | アクティブマトリクス基板およびその製造方法 | |
| KR100614322B1 (ko) | 액정표시장치 및 그 제조방법 | |
| JP2690404B2 (ja) | アクティブマトリクス基板 | |
| JP2007086197A (ja) | アクティブマトリクス基板の製造方法、その製造方法により製造されたアクティブマトリクス基板を備えた表示装置 | |
| KR20040031513A (ko) | 로딩이펙트 방지를 위한 박막트랜지스터 어레이 기판 및그 제조방법 | |
| JP2760458B2 (ja) | アクティブマトリクス基板 | |
| JPH021947A (ja) | 薄膜トランジスタの製造方法 | |
| JP2005099855A (ja) | アクティブマトリクス型液晶表示装置 | |
| KR20140094154A (ko) | 메모리 다이나믹 듀얼모드 액정표시장치와 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040122 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040319 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040507 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040604 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040709 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040730 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20061109 |