JPH05297404A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
- Publication number
- JPH05297404A JPH05297404A JP9817192A JP9817192A JPH05297404A JP H05297404 A JPH05297404 A JP H05297404A JP 9817192 A JP9817192 A JP 9817192A JP 9817192 A JP9817192 A JP 9817192A JP H05297404 A JPH05297404 A JP H05297404A
- Authority
- JP
- Japan
- Prior art keywords
- conductive film
- signal line
- active matrix
- line
- matrix substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【目的】信号線の断線による欠陥の発生をを防止する。
【構成】信号線２０の下方には、走査線１０との交差部
分を除いて、絶縁膜を介して導電膜２１が積層されてお
り、導電膜片２１と信号線２０とがスルーホール２２に
よって電気的に接続されている。
分を除いて、絶縁膜を介して導電膜２１が積層されてお
り、導電膜片２１と信号線２０とがスルーホール２２に
よって電気的に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は表示用の絵素電極をマト
リクス状に配列して高密度表示を行う表示装置用のアク
ティブマトリクス基板の構造に関し、さらに詳しくは、
表示用絵素電極にスイッチング素子を介して駆動信号を
印加することにより表示を実行するアクティブマトリク
ス基板に関する。
リクス状に配列して高密度表示を行う表示装置用のアク
ティブマトリクス基板の構造に関し、さらに詳しくは、
表示用絵素電極にスイッチング素子を介して駆動信号を
印加することにより表示を実行するアクティブマトリク
ス基板に関する。
【０００２】
【従来の技術】液晶表示装置、ＥＬ表示装置、プラズマ
表示装置に於いては、マトリクス状に配列された表示絵
素を選択して光変調することにより、画面上に表示パタ
ーンを形成している。表示絵素を選択して光変調する場
合の方式としては、各絵素が独立した絵素電極によって
それぞれ光変調されるように配列して、各絵素電極のそ
れぞれにスイッチング素子を接続したアクティブマトリ
クス駆動方式が、高コントラストの表示が可能であるた
めに、液晶テレビジョン、ワードプロセッサやコンピュ
ータの端末表示等に実用化されている。絵素電極を選択
駆動するスイッチング素子としては、ＴＦＴ（Thin Fi
lm Transistor）素子、ＭＩＭ（金属−絶縁膜−金属）
素子、ＭＯＳトランジスタ素子、ダイオード、バリスタ
等が一般に用いられている。アクティブマトリクス基板
における各絵素電極は、液晶、ＥＬ発光層あるいはプラ
ズマ発光体等の表示媒体を挟んで対向電極が対向配置さ
れており、各絵素電極に印加される電圧をスイッチング
することにより、その間に介在する表示媒体が光学的に
変調されて、その光学的変調が表示パターンとして視認
される。
表示装置に於いては、マトリクス状に配列された表示絵
素を選択して光変調することにより、画面上に表示パタ
ーンを形成している。表示絵素を選択して光変調する場
合の方式としては、各絵素が独立した絵素電極によって
それぞれ光変調されるように配列して、各絵素電極のそ
れぞれにスイッチング素子を接続したアクティブマトリ
クス駆動方式が、高コントラストの表示が可能であるた
めに、液晶テレビジョン、ワードプロセッサやコンピュ
ータの端末表示等に実用化されている。絵素電極を選択
駆動するスイッチング素子としては、ＴＦＴ（Thin Fi
lm Transistor）素子、ＭＩＭ（金属−絶縁膜−金属）
素子、ＭＯＳトランジスタ素子、ダイオード、バリスタ
等が一般に用いられている。アクティブマトリクス基板
における各絵素電極は、液晶、ＥＬ発光層あるいはプラ
ズマ発光体等の表示媒体を挟んで対向電極が対向配置さ
れており、各絵素電極に印加される電圧をスイッチング
することにより、その間に介在する表示媒体が光学的に
変調されて、その光学的変調が表示パターンとして視認
される。
【０００３】図７は、従来のアクティブマトリクス基板
の一例を示す。また、図８は図７のＥ−Ｅ線に於ける矢
視断面図を示す。図に示すように、この従来例のアクテ
ィブマトリクス基板５０は、絶縁性基板であるガラス基
板５２上に、複数の走査線（ゲートバスライン）６０と
複数の信号線（ソースバスライン）７０とがゲート絶縁
膜６２（図８参照）を介して格子状になるように相互に
直交して設けられている。各走査線６０及び各信号線７
０によって囲まれた矩形状のそれぞれの領域内には、絵
素電極９０が配置されている。各領域内の隅部には、ス
イッチング素子としてのＴＦＴ８０がそれぞれ設けられ
ている。そして、ＴＦＴ８０は、該ＴＦＴ８０が配設さ
れた領域内の各絵素電極９０と、各絵素電極９０に近接
する１本の走査線６０及び１本の信号線７０とにそれぞ
れ電気的に接続されている。走査線６０からは、絵素電
極９０に向けて枝線６１が分岐しており、この枝線６１
の先端部寄りの位置がスイッチング素子としてのＴＦＴ
８０におけるゲート電極とされる。
の一例を示す。また、図８は図７のＥ−Ｅ線に於ける矢
視断面図を示す。図に示すように、この従来例のアクテ
ィブマトリクス基板５０は、絶縁性基板であるガラス基
板５２上に、複数の走査線（ゲートバスライン）６０と
複数の信号線（ソースバスライン）７０とがゲート絶縁
膜６２（図８参照）を介して格子状になるように相互に
直交して設けられている。各走査線６０及び各信号線７
０によって囲まれた矩形状のそれぞれの領域内には、絵
素電極９０が配置されている。各領域内の隅部には、ス
イッチング素子としてのＴＦＴ８０がそれぞれ設けられ
ている。そして、ＴＦＴ８０は、該ＴＦＴ８０が配設さ
れた領域内の各絵素電極９０と、各絵素電極９０に近接
する１本の走査線６０及び１本の信号線７０とにそれぞ
れ電気的に接続されている。走査線６０からは、絵素電
極９０に向けて枝線６１が分岐しており、この枝線６１
の先端部寄りの位置がスイッチング素子としてのＴＦＴ
８０におけるゲート電極とされる。
【０００４】信号線７０は、下層７１と該下層７１とは
異なる材料であって絵素電極９０と同様の導電膜によっ
て形成された上層７３との２層構造になっている。
異なる材料であって絵素電極９０と同様の導電膜によっ
て形成された上層７３との２層構造になっている。
【０００５】このようなアクティブマトリクス基板５０
では、信号線７０における下層７１をパターニングした
後に、絵素電極９０を形成する導電体膜を走査線６０、
信号線７０の下層７１上にも残してパターニングするこ
とにより上層７３が形成される。
では、信号線７０における下層７１をパターニングした
後に、絵素電極９０を形成する導電体膜を走査線６０、
信号線７０の下層７１上にも残してパターニングするこ
とにより上層７３が形成される。
【０００６】信号線７０における下層７１は、アクティ
ブマトリクス基板の製造過程において、何等かの原因に
よって断線するおそれがある。しかし、このように、信
号線７０を２層構造とすることによって、下層７１が断
線した場合にも、その上に導電体膜の上層７３が形成さ
れているために、信号線７０としては電気的に分断する
おそれがなく、信号線として機能し得る。信号線が一層
構造の場合には、絵素電極に信号を供給する信号線が製
造過程において何等かの原因によって断線した場合、そ
の断線部分より先には、本来与えられるべき信号が入力
されず、結果として表示装置上において線欠陥として認
識される。このような線欠陥は、表示装置としての品位
を著しく損ない、製品歩止まりの観点からみて大きな問
題となる。しかし、上述のように、信号線７０を２層構
造とすることにより、信号線７０の断線が防止される。
ブマトリクス基板の製造過程において、何等かの原因に
よって断線するおそれがある。しかし、このように、信
号線７０を２層構造とすることによって、下層７１が断
線した場合にも、その上に導電体膜の上層７３が形成さ
れているために、信号線７０としては電気的に分断する
おそれがなく、信号線として機能し得る。信号線が一層
構造の場合には、絵素電極に信号を供給する信号線が製
造過程において何等かの原因によって断線した場合、そ
の断線部分より先には、本来与えられるべき信号が入力
されず、結果として表示装置上において線欠陥として認
識される。このような線欠陥は、表示装置としての品位
を著しく損ない、製品歩止まりの観点からみて大きな問
題となる。しかし、上述のように、信号線７０を２層構
造とすることにより、信号線７０の断線が防止される。
【０００７】
【発明が解決しようとする課題】このようなアクティブ
マトリクス基板では、信号線７０の上層７３として、絵
素電極９０を構成する透明導電材料（ＩＴＯやＳｎＯ2
等）が使用されている。このような透明導電材料は、通
常、極端に低抵抗ではないために、走査線６０および信
号線７０の断線対策としては有用である。しかし、表示
装置を大型化するために、絶縁性基板５２が大型化する
と、走査線６０および信号線７０も長くなるために、信
号の遅延が問題になる。信号の遅延は、走査線６０およ
び信号線７０の抵抗と容量に依存するため、走査線６０
および信号線７０の材料としては、より低抵抗なものが
望まれる。
マトリクス基板では、信号線７０の上層７３として、絵
素電極９０を構成する透明導電材料（ＩＴＯやＳｎＯ2
等）が使用されている。このような透明導電材料は、通
常、極端に低抵抗ではないために、走査線６０および信
号線７０の断線対策としては有用である。しかし、表示
装置を大型化するために、絶縁性基板５２が大型化する
と、走査線６０および信号線７０も長くなるために、信
号の遅延が問題になる。信号の遅延は、走査線６０およ
び信号線７０の抵抗と容量に依存するため、走査線６０
および信号線７０の材料としては、より低抵抗なものが
望まれる。
【０００８】本発明は、上記従来技術の問題点を解決す
るものであり、その目的は、信号線の断線による欠陥を
防止する効果を更に高めるとともに、走査線、信号線の
抵抗を下げることにより、より高品位のアクティブマト
リクス基板を提供することにある。
るものであり、その目的は、信号線の断線による欠陥を
防止する効果を更に高めるとともに、走査線、信号線の
抵抗を下げることにより、より高品位のアクティブマト
リクス基板を提供することにある。
【０００９】
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、絶縁性基板と、該絶縁性基板上に格子状
になるように相互に直交して設けられた複数の走査線及
び複数の信号線と、各走査線及び各信号線によって囲ま
れた領域内にそれぞれ配置された絵素電極と、各絵素電
極と、各絵素電極に近接する１本の走査線及び１本の信
号線とに、それぞれ電気的に接続されたスイッチング素
子と、少なくとも一層の絶縁膜を介して、該走査線との
交差部分を除いて該信号線の下方に積層されており、該
絶縁膜に形成されたスルーホールを通して電気的に接続
された導電膜と、を具備してなり、そのことにより上記
目的は達成される。
リクス基板は、絶縁性基板と、該絶縁性基板上に格子状
になるように相互に直交して設けられた複数の走査線及
び複数の信号線と、各走査線及び各信号線によって囲ま
れた領域内にそれぞれ配置された絵素電極と、各絵素電
極と、各絵素電極に近接する１本の走査線及び１本の信
号線とに、それぞれ電気的に接続されたスイッチング素
子と、少なくとも一層の絶縁膜を介して、該走査線との
交差部分を除いて該信号線の下方に積層されており、該
絶縁膜に形成されたスルーホールを通して電気的に接続
された導電膜と、を具備してなり、そのことにより上記
目的は達成される。
【００１０】好ましくは、前記導電膜は、前記走査線と
同様の材料によって形成されている。
同様の材料によって形成されている。
【００１１】好ましくは、前記信号線は、透明導電膜に
よって形成されている。
よって形成されている。
【００１２】
【作用】本発明のアクティブマトリクス基板では、信号
線が何等かの原因で断線した場合にも、その信号線によ
って伝達される信号は、該信号線の下方に絶縁膜を介し
て積層された導電膜に、絶縁膜に形成されたスルーホー
ルを通して、伝達されるために、信号線の断線による線
欠陥が発生するおそれがない。導電膜として低抵抗な材
料を選択することにより、信号線の抵抗を下げることが
可能になる。
線が何等かの原因で断線した場合にも、その信号線によ
って伝達される信号は、該信号線の下方に絶縁膜を介し
て積層された導電膜に、絶縁膜に形成されたスルーホー
ルを通して、伝達されるために、信号線の断線による線
欠陥が発生するおそれがない。導電膜として低抵抗な材
料を選択することにより、信号線の抵抗を下げることが
可能になる。
【００１３】
【実施例】以下、本発明の実施例について説明する。本
発明アクティブマトリクス基板は図１に示すように、絶
縁性基板であるガラス基板２上に、複数の走査線（ゲー
トバスライン）１０及び複数の信号線（ソースバスライ
ン）２０が格子状になるように相互に直交して設けられ
ている。各走査線１０及び各信号線２０によって囲まれ
た矩形状のそれぞれの領域内には、絵素電極４０が配置
されている。各絵素電極４０が配置された領域内の隅部
には、走査線１０から絵素電極４０に向けて延出する枝
線１１が分岐されており、該枝線１１の先端部寄りの部
分が各ＴＦＴ３０のゲート電極になるように、各領域の
隅部にスイッチング素子としてのＴＦＴ３０が形成され
ている。そして、各ＴＦＴ３０は、該ＴＦＴ３０が形成
された領域内の各絵素電極４０、および各絵素電極４０
に近接する信号線２０にもそれぞれ電気的に接続されて
いる。
発明アクティブマトリクス基板は図１に示すように、絶
縁性基板であるガラス基板２上に、複数の走査線（ゲー
トバスライン）１０及び複数の信号線（ソースバスライ
ン）２０が格子状になるように相互に直交して設けられ
ている。各走査線１０及び各信号線２０によって囲まれ
た矩形状のそれぞれの領域内には、絵素電極４０が配置
されている。各絵素電極４０が配置された領域内の隅部
には、走査線１０から絵素電極４０に向けて延出する枝
線１１が分岐されており、該枝線１１の先端部寄りの部
分が各ＴＦＴ３０のゲート電極になるように、各領域の
隅部にスイッチング素子としてのＴＦＴ３０が形成され
ている。そして、各ＴＦＴ３０は、該ＴＦＴ３０が形成
された領域内の各絵素電極４０、および各絵素電極４０
に近接する信号線２０にもそれぞれ電気的に接続されて
いる。
【００１４】信号線２０の下には、図に示すように走査
線１０と交差する部分を除いて、導電膜２１が、ゲート
絶縁膜１２を挟んで該信号線２０と積層状態となるよう
に設けられている。そして、該導電膜２１は、絵素電極
４０が配置された矩形状の領域におけるＴＦＴ３０配設
位置の近傍部と、その領域におけるＴＦＴ３０が配設さ
れた隅部とは異なる信号線２０に沿った隅部近傍部とに
おいて、該導電膜２１上のゲート絶縁膜１２の一部がエ
ッチングによって除去されて、２つのスルーホール２２
が形成されており、導電膜２１上に積層される信号線２
０とは各スルーホール２２を通して電気的に接続されて
いる。このような構成のアクティブマトリクス基板で
は、信号線２０の断線を救うことが可能になると共に、
信号線２０の全体の抵抗を下げることが可能になる。
線１０と交差する部分を除いて、導電膜２１が、ゲート
絶縁膜１２を挟んで該信号線２０と積層状態となるよう
に設けられている。そして、該導電膜２１は、絵素電極
４０が配置された矩形状の領域におけるＴＦＴ３０配設
位置の近傍部と、その領域におけるＴＦＴ３０が配設さ
れた隅部とは異なる信号線２０に沿った隅部近傍部とに
おいて、該導電膜２１上のゲート絶縁膜１２の一部がエ
ッチングによって除去されて、２つのスルーホール２２
が形成されており、導電膜２１上に積層される信号線２
０とは各スルーホール２２を通して電気的に接続されて
いる。このような構成のアクティブマトリクス基板で
は、信号線２０の断線を救うことが可能になると共に、
信号線２０の全体の抵抗を下げることが可能になる。
【００１５】このような構成のアクティブマトリクス基
板の製作手順について説明する。まず、絶縁性基板であ
るガラス基板２上に走査線１０を形成する。ガラス基板
２の表面には、ベースコート膜としてＴａ2Ｏ5等の絶縁
膜を形成してもよい。次いで、ガラス基板２上に、比較
的低抵抗な導電材料であるＡｌをスパッタリング法を用
いて帯状に積層し、これをパターニングして導電膜２１
を形成した。導電膜２１としては、Ａｌに替えて、Ｍ
ｏ、Ｔａ等の低抵抗導電材料を使用してもよい。その後
に、Ｔａを同様にスパッタリング法を用いて積層して、
パターニングすることによって走査線１０を形成する。
さらに、プラズマＣＶＤ法を用いてＳｉＮｘ膜を３００
ｎｍ程積層し、ゲート絶縁膜１２を形成する。なお、走
査線１０を陽極酸化することによって、絶縁性をより高
めるようにしてもよい。
板の製作手順について説明する。まず、絶縁性基板であ
るガラス基板２上に走査線１０を形成する。ガラス基板
２の表面には、ベースコート膜としてＴａ2Ｏ5等の絶縁
膜を形成してもよい。次いで、ガラス基板２上に、比較
的低抵抗な導電材料であるＡｌをスパッタリング法を用
いて帯状に積層し、これをパターニングして導電膜２１
を形成した。導電膜２１としては、Ａｌに替えて、Ｍ
ｏ、Ｔａ等の低抵抗導電材料を使用してもよい。その後
に、Ｔａを同様にスパッタリング法を用いて積層して、
パターニングすることによって走査線１０を形成する。
さらに、プラズマＣＶＤ法を用いてＳｉＮｘ膜を３００
ｎｍ程積層し、ゲート絶縁膜１２を形成する。なお、走
査線１０を陽極酸化することによって、絶縁性をより高
めるようにしてもよい。
【００１６】続いて、図３に示すように、半導体層４
１、エッチングストッパー層４２をゲート絶縁膜１２上
に連続して、プラズマＣＶＤ法を用いて積層する。半導
体層４１は真性半導体アモルファスシリコン（以下では
ａ−Ｓｉと称する）、エッチングストッパ層４２はゲー
ト絶縁膜１２と同じＳｉＮｘである。膜厚はそれぞれ半
導体層４１は６０ｎｍ、エッチングストッパ層４２は２
００ｎｍとした。ＳｉＮｘであるエッチングストッパ層
４２は、パターニングによって所定形状とされている。
１、エッチングストッパー層４２をゲート絶縁膜１２上
に連続して、プラズマＣＶＤ法を用いて積層する。半導
体層４１は真性半導体アモルファスシリコン（以下では
ａ−Ｓｉと称する）、エッチングストッパ層４２はゲー
ト絶縁膜１２と同じＳｉＮｘである。膜厚はそれぞれ半
導体層４１は６０ｎｍ、エッチングストッパ層４２は２
００ｎｍとした。ＳｉＮｘであるエッチングストッパ層
４２は、パターニングによって所定形状とされている。
【００１７】次に、図２に示すように、導電膜２１上に
積層されたゲート絶縁膜１２に、信号線２０と導電膜２
１とを電気的に接続するためのスルホール２２を、パタ
ーニング工程、およびエッチング工程を経て形成する。
続いて、図３に示すように、リンを添加したｎ+型アモ
ルファスシリコン層（以下、ａ−Ｓｉｎ+と称する）を
８０ｎｍの厚みでプラズマＣＶＤ法で積層して、パター
ニングすることにより、コンタクト層４３および４４を
形成する。次に、このガラス基板２上の全面にソース導
電体としてＴｉをスパッタリング法によって形成して、
パターニングすることによって信号線２０、ソース電極
３１、およびドレイン電極３２を形成した。信号線２０
は、スルーホール２２を介して導電膜２１と電気的に接
続されている。ソース電極３１またはドレイン電極３２
は、半導体層４１とは、コンタクト層４３および４４に
よって、オーミックコンタクトが良好になっている。な
お、Ｔｉに替えて、Ａｌ、Ｃｒ、Ｍｏ等の金属層を使用
してもよい。
積層されたゲート絶縁膜１２に、信号線２０と導電膜２
１とを電気的に接続するためのスルホール２２を、パタ
ーニング工程、およびエッチング工程を経て形成する。
続いて、図３に示すように、リンを添加したｎ+型アモ
ルファスシリコン層（以下、ａ−Ｓｉｎ+と称する）を
８０ｎｍの厚みでプラズマＣＶＤ法で積層して、パター
ニングすることにより、コンタクト層４３および４４を
形成する。次に、このガラス基板２上の全面にソース導
電体としてＴｉをスパッタリング法によって形成して、
パターニングすることによって信号線２０、ソース電極
３１、およびドレイン電極３２を形成した。信号線２０
は、スルーホール２２を介して導電膜２１と電気的に接
続されている。ソース電極３１またはドレイン電極３２
は、半導体層４１とは、コンタクト層４３および４４に
よって、オーミックコンタクトが良好になっている。な
お、Ｔｉに替えて、Ａｌ、Ｃｒ、Ｍｏ等の金属層を使用
してもよい。
【００１８】次に、絵素電極４０及び付加容量電極とな
るＩＴＯをスパッタリング法により積層し、これをパタ
ーニングすることにより絵素電極４０を形成する。この
とき、従来のアクティブマトリクス基板のように、信号
線２０上にも、ＩＴＯを積層状態で形成してもよい。そ
して、ガラス基板２の前面に、保護膜層４５および配向
膜層４６がそれぞれ積層される。これにより、本発明の
アクティブマトリクス基板が形成される。
るＩＴＯをスパッタリング法により積層し、これをパタ
ーニングすることにより絵素電極４０を形成する。この
とき、従来のアクティブマトリクス基板のように、信号
線２０上にも、ＩＴＯを積層状態で形成してもよい。そ
して、ガラス基板２の前面に、保護膜層４５および配向
膜層４６がそれぞれ積層される。これにより、本発明の
アクティブマトリクス基板が形成される。
【００１９】なお、上記実施例では、導電膜２１を走査
線１０と、異なる材料によって形成したが、図４および
図５に示すように、ガラス基板２上に走査線１０と同様
の材料によって導電膜２１を形成するようにしてもよ
い。この場合には、走査線１０の形成時に、同時に導電
膜２１を形成されるために、前記実施例のように、前記
実施例のように、導電膜２１を形成するために、導電膜
２１の材料を積層するための工程が不要になる。
線１０と、異なる材料によって形成したが、図４および
図５に示すように、ガラス基板２上に走査線１０と同様
の材料によって導電膜２１を形成するようにしてもよ
い。この場合には、走査線１０の形成時に、同時に導電
膜２１を形成されるために、前記実施例のように、前記
実施例のように、導電膜２１を形成するために、導電膜
２１の材料を積層するための工程が不要になる。
【００２０】さらに、導電膜２１を走査線１０と同様の
材料によって形成するとともに、信号線２０として、絵
素電極４０と同様の材料によって形成してもよい。この
場合には、信号線２０の形成も容易になる。
材料によって形成するとともに、信号線２０として、絵
素電極４０と同様の材料によって形成してもよい。この
場合には、信号線２０の形成も容易になる。
【００２１】また、図４に示すように、各絵素電極４０
の側方に位置する各導電膜２１上のゲート絶縁膜１２
を、各導電膜２１のほぼ全長にわたってエッチングする
ことにより、各導電膜２１のほぼ全長にわたりスルーホ
ール２２を形成して、該スルーホール２２を通して導電
膜２１と信号線２０とを接続してもよい。
の側方に位置する各導電膜２１上のゲート絶縁膜１２
を、各導電膜２１のほぼ全長にわたってエッチングする
ことにより、各導電膜２１のほぼ全長にわたりスルーホ
ール２２を形成して、該スルーホール２２を通して導電
膜２１と信号線２０とを接続してもよい。
【００２２】さらに、図５および図６に示すように、ガ
ラス基板２上の導電膜２１をその上方に積層される信号
線２０よりも大きな幅寸法を有するように形成してもよ
い。
ラス基板２上の導電膜２１をその上方に積層される信号
線２０よりも大きな幅寸法を有するように形成してもよ
い。
【００２３】
【発明の効果】本発明のアクティブマトリクス基板によ
れば、信号線に絶縁膜を介して積層された導電膜が、絶
縁膜に形成されたスルーホールを介して電気的に接続さ
れているめに、信号線が何等かの原因で断線した場合に
も、信号線の信号が導電膜を通って断線部以降にも伝わ
る。その結果、信号線の断線が救われる。この導電膜に
低抵抗な材料を採用することにより、信号線の電気抵抗
を下げることが可能になる。これにより、高品位なアク
ティブマトリクス基板を高歩止まりで得ることができ
る。また、この導電膜を走査線と同じ材料で同時に形成
することによって、成膜プロセスを増やすことなく上記
の目的が達成される。
れば、信号線に絶縁膜を介して積層された導電膜が、絶
縁膜に形成されたスルーホールを介して電気的に接続さ
れているめに、信号線が何等かの原因で断線した場合に
も、信号線の信号が導電膜を通って断線部以降にも伝わ
る。その結果、信号線の断線が救われる。この導電膜に
低抵抗な材料を採用することにより、信号線の電気抵抗
を下げることが可能になる。これにより、高品位なアク
ティブマトリクス基板を高歩止まりで得ることができ
る。また、この導電膜を走査線と同じ材料で同時に形成
することによって、成膜プロセスを増やすことなく上記
の目的が達成される。
【図１】本発明アクティブマトリクス基板の一実施例を
示す平面図。
示す平面図。
【図２】図１のＡ−Ａ線に於ける矢視断面図。
【図３】図１のＦ−Ｆ線に於ける矢視断面図。
【図４】本発明アクティブマトリクス基板の実施例２を
示す平面図。
示す平面図。
【図５】本発明アクティブマトリクス基板の実施例３を
示す平面図。
示す平面図。
【図６】図５のＤ−Ｄ線に於ける矢視断面図。
【図７】従来のアクティブマトリクス基板の一例を示す
平面図。
平面図。
【図８】図７のＥ−Ｅ線に於ける矢視断面図。
１ アクティブマトリクス基板 ２ ガラス基板 １０ 走査線 １１ ゲート電極 １２ ゲート絶縁膜 ２０ 信号線 ２１ 導電膜 ２２ スルーホール ３０ ＴＦＴ ３１ ソース電極 ３２ ドレイン電極 ４０ 絵素電極 ４１ 半導体層 ４２ エッチングストッパ層 ４３、４４ コンタクト層 ４５ 保護膜層 ４６ 配向膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伴 厚志 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 中沢 清 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 梶谷 優 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (3)
- 【請求項１】 絶縁性基板と、 該絶縁性基板上に格子状になるように相互に直交して設
けられた複数の走査線及び複数の信号線と、 各走査線及び各信号線によって囲まれた領域内にそれぞ
れ配置された絵素電極と、 各絵素電極と、各絵素電極に近接する１本の走査線及び
１本の信号線とに、それぞれ電気的に接続されたスイッ
チング素子と、 少なくとも一層の絶縁膜を介して、該走査線との交差部
分を除いて該信号線の下方に積層されており、該絶縁膜
に形成されたスルーホールを通して電気的に接続された
導電膜と、 を具備するアクティブマトリクス基板。 - 【請求項２】 前記導電膜は、前記走査線と同様の材料
によって形成されている請求項１に記載のアクティブマ
トリクス基板。 - 【請求項３】 前記信号線は、透明導電膜によって形成
されている請求項１に記載のアクティブマトリクス基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9817192A JP2800958B2 (ja) | 1992-04-17 | 1992-04-17 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9817192A JP2800958B2 (ja) | 1992-04-17 | 1992-04-17 | アクティブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05297404A true JPH05297404A (ja) | 1993-11-12 |
| JP2800958B2 JP2800958B2 (ja) | 1998-09-21 |
Family
ID=14212606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9817192A Expired - Lifetime JP2800958B2 (ja) | 1992-04-17 | 1992-04-17 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800958B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11194369A (ja) * | 1997-10-18 | 1999-07-21 | Samsung Electron Co Ltd | 液晶表示装置及びその製造方法 |
| JP2001249360A (ja) * | 2000-03-07 | 2001-09-14 | Fujitsu Ltd | 静電破壊防止構造 |
| KR20020064022A (ko) * | 2001-01-31 | 2002-08-07 | 삼성전자 주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
| KR100488936B1 (ko) * | 1997-12-29 | 2005-08-31 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자 |
| KR100488927B1 (ko) * | 1997-12-08 | 2005-10-14 | 비오이 하이디스 테크놀로지 주식회사 | 스테거드타입박막트렌지스터액정표시소자및그의제조방법 |
| KR100529574B1 (ko) * | 1998-07-23 | 2006-03-14 | 삼성전자주식회사 | 평면 구동 방식의 액정 표시 장치 및 그 제조방법 |
| WO2008004348A1 (en) * | 2006-07-05 | 2008-01-10 | Sharp Kabushiki Kaisha | El display device |
| WO2014155458A1 (ja) * | 2013-03-29 | 2014-10-02 | パナソニック液晶ディスプレイ株式会社 | 表示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134342A (ja) * | 1987-11-19 | 1989-05-26 | Sharp Corp | アクティブマトリクス基板 |
| JPH03122620A (ja) * | 1989-10-05 | 1991-05-24 | Sharp Corp | 表示電極基板 |
-
1992
- 1992-04-17 JP JP9817192A patent/JP2800958B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134342A (ja) * | 1987-11-19 | 1989-05-26 | Sharp Corp | アクティブマトリクス基板 |
| JPH03122620A (ja) * | 1989-10-05 | 1991-05-24 | Sharp Corp | 表示電極基板 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11194369A (ja) * | 1997-10-18 | 1999-07-21 | Samsung Electron Co Ltd | 液晶表示装置及びその製造方法 |
| JP4643774B2 (ja) * | 1997-10-18 | 2011-03-02 | 三星電子株式会社 | 液晶表示装置及びその製造方法 |
| KR100488927B1 (ko) * | 1997-12-08 | 2005-10-14 | 비오이 하이디스 테크놀로지 주식회사 | 스테거드타입박막트렌지스터액정표시소자및그의제조방법 |
| KR100488936B1 (ko) * | 1997-12-29 | 2005-08-31 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자 |
| KR100529574B1 (ko) * | 1998-07-23 | 2006-03-14 | 삼성전자주식회사 | 평면 구동 방식의 액정 표시 장치 및 그 제조방법 |
| JP2001249360A (ja) * | 2000-03-07 | 2001-09-14 | Fujitsu Ltd | 静電破壊防止構造 |
| KR20020064022A (ko) * | 2001-01-31 | 2002-08-07 | 삼성전자 주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
| WO2008004348A1 (en) * | 2006-07-05 | 2008-01-10 | Sharp Kabushiki Kaisha | El display device |
| US8149188B2 (en) | 2006-07-05 | 2012-04-03 | Sharp Kabushiki Kaisha | EL display device |
| WO2014155458A1 (ja) * | 2013-03-29 | 2014-10-02 | パナソニック液晶ディスプレイ株式会社 | 表示装置 |
| US9960191B2 (en) | 2013-03-29 | 2018-05-01 | Panasonic Liquid Crystal Display Co., Ltd. | Display device |
| US10128277B2 (en) | 2013-03-29 | 2018-11-13 | Panasonic Liquid Crystal Display Co., Ltd. | Display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2800958B2 (ja) | 1998-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100247628B1 (ko) | 액정 표시 소자 및 그 제조방법 | |
| KR101152528B1 (ko) | 누설전류를 줄일 수 있는 액정표시소자 및 그 제조방법 | |
| US6208390B1 (en) | Electrode substrate resistant to wire breakage for an active matrix display device | |
| US5604358A (en) | Device of thin film transistor liquid crystal display | |
| JP2002116712A (ja) | 表示装置および表示装置の製造方法 | |
| JP2800958B2 (ja) | アクティブマトリクス基板 | |
| EP0488802B1 (en) | An active matrix display device | |
| US5929949A (en) | Liquid crystal displays including light shading films that are electrically connected to pixel electrodes, and methods of manufacturing the same | |
| KR100303440B1 (ko) | 평면구동방식의액정표시장치 | |
| JPH10268356A (ja) | 液晶表示装置 | |
| JP2669956B2 (ja) | アクティブマトリクス基板 | |
| US5994155A (en) | Method of fabricating a thin film transistor liquid crystal display | |
| JPH0820643B2 (ja) | アクティブマトリクス表示装置 | |
| JP2677714B2 (ja) | アクティブマトリクス基板およびその製造方法 | |
| JP2690404B2 (ja) | アクティブマトリクス基板 | |
| JP3418684B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| JP2669512B2 (ja) | アクティブマトリクス基板 | |
| JPH04264527A (ja) | アクティブマトリクス基板 | |
| JPH0750278B2 (ja) | 液晶表示装置 | |
| KR20040048118A (ko) | 액정표시장치의 화소구조 | |
| JP2895698B2 (ja) | アクティブマトリクス基板 | |
| KR100710151B1 (ko) | Ｔｆｔ 액정패널 | |
| JP2768590B2 (ja) | アクティブマトリクス基板 | |
| JP2760458B2 (ja) | アクティブマトリクス基板 | |
| JP2001305575A (ja) | 薄膜トランジスタアレイ基板の製造方法、薄膜トランジスタアレイ基板および液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980625 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070710 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080710 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080710 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090710 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100710 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110710 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110710 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120710 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120710 Year of fee payment: 14 |