JP2669956B2 - アクティブマトリクス基板 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば液晶表示装置な
どに用いられるアクティブマトリクス基板に関し、具体
的には対向電極が形成された対向基板に対して対向配設
され、この対向基板との間に液晶などの表示媒体を介装
した状態で使用されるアクティブマトリクス基板に関す
るものである。

【０００２】

【従来の技術】従来より、上述した液晶表示装置やＥＬ
（エレクトロルミネセント）表示装置、プラズマ表示装
置等においては、マトリクス状に配列された表示絵素を
選択使用することにより画面上に表示パターンを形成し
ている。表示絵素の選択方法としては、個々独立させた
絵素電極のそれぞれに対しスイッチング素子を連結して
表示駆動するアクティブマトリクス駆動方式が知られて
いる。この方式は高コントラストの表示が可能であり、
液晶テレビジョン、ワードプロセッサあるいはコンピュ
ータなどに実用化されている。

【０００３】一方、絵素電極を選択駆動するスイッチン
グ素子としては、ＴＦＴ（薄膜トランジスタ）素子、Ｍ
ＩＭ（金属−絶縁膜−金属）素子、ＭＯＳトランジスタ
素子、ダイオード、バリスタ等が一般に用いられてお
り、このようなスイッチング素子を介して、絵素電極と
これに対向する対向電極間に介在させた液晶、ＥＬ発光
層あるいはプラズマ発光体などの表示媒体の光学的変調
を行う。この変調により、画面上に表示パターンが視認
可能に表示される。

【０００４】図７にスイッチング素子として逆スタガ構
造のａ−Ｓｉ形（アモルファスシリコン形）ＴＦＴを用
いた従来のアクティブマトリクス基板の平面図を示す。
このアクティブマトリクス基板は、ベースとなるガラス
等の絶縁性基板１の上に多数のゲートバスライン２１…
が横方向にほぼ平行に形成され、このゲートバスライン
２１…と直角に交差させて多数のソースバスライン２２
…が縦方向にほぼ平行に形成されている。２本のゲート
バスライン２１、２１と２本のソースバスライン２２、
２２で囲まれた矩形状をした領域内には絵素電極４０が
それぞれ形成され、各絵素電極４０には２つのＴＦＴ１
３１ａ、１３１ｂが接続されている。この接続は、ＴＦ
Ｔ１３１ａ、１３１ｂそれぞれに備わったドレイン電極
１３３ａ、１３３ｂを絵素電極４０の端部の下に積層形
成することにより行われる。

【０００５】また、各ＴＦＴ１３１ａ、１３１ｂは、上
記ドレイン電極１３３ａ、１３３ｂの他にソース電極と
ゲート電極とをそれぞれ備える。一方のＴＦＴ１３１ａ
側のソース電極はソースバスライン２２から分岐してな
るソースバス支線２２ａからなり、そのＴＦＴ１３１ａ
のゲート電極はゲートバスライン２１の途中の一部から
なる。他方のＴＦＴ１３１ｂ側のソース電極は、上記ソ
ースバス支線２２ａの先端側に更に設けたソースバス支
線２２ｂからなり、そのＴＦＴ１３１ｂのゲート電極は
ゲートバスライン２１の途中の一部からなる。つまり、
各ＴＦＴ１３１ａ、１３１ｂのソース電極とゲート電極
は、該当する絵素電極を囲む領域を構成する２本のゲー
トバスライン２１、２１の一方と、２本のソースバスラ
イン２２、２２の一方とそれぞれ接続されている。

【０００６】なお、ＴＦＴを使用したアクティブマトリ
クス基板としては、上述した構成の他に図８に示す構成
のものも知られている。このアクティブマトリクス基板
は、ゲートバスライン２１から分岐させたゲートバス支
線２１ａを有し、そのゲートバス支線２１ａの先端部を
２つのＴＦＴ１３１ａ、１３１ｂのゲート電極となして
ある。ソースバスライン２２には２つの突出部２２ｃ、
２２ｄが形成され、その突出部２２ｃ、２２ｄをＴＦＴ
１３１ａ、１３１ｂのソース電極となしている。更に、
ＴＦＴ１３１ａ、１３１ｂのドレイン電極は、絵素電極
４０の端部の下に積層した状態で形成されている。

【０００７】

【発明が解決しようとする課題】ところで、前記ドレイ
ン電極１３３ａ、１３３ｂと絵素電極４０との接続部
は、上述したようにドレイン電極１３３ａ、１３３ｂを
絵素電極４０が上から覆うように形成している（図３
（ｂ）参照）。しかし、上側の絵素電極４０は、下側の
ドレイン電極１３３ａ、１３３ｂの端と重なる断差部
で、図９（ｂ）に示すように被覆状態が悪化して膜厚が
薄くなることがある。なお、被覆状態が良好な場合を図
９（ａ）に示す。

【０００８】前者の被覆状態は、ドレイン電極１３３
ａ、１３３ｂの端面のテーパー角度が大きいときや、ド
レイン電極１３３ａ、１３３ｂの端部の形状が滑らかで
なく、荒れているときなどに起こり易い。そして、この
ような状態になると、前記断差部で抵抗値が高くなった
り、場合によっては導通が取れなくなることもある。

【０００９】また、後工程であるフォトリソ工程を実施
する際、絵素電極４０の上にこれとほぼ同様のパターン
で形成したフォトレジスト膜を貼着するが、図３（ｂ）
に示すように絵素電極４０のＬ状に窪んだ部分ｄ、ｅ、
ｆ、ｇにおいては、通常フォトレジスト膜の密着性が他
の部分よりも劣ることから、矢印方向からエッチング液
が絵素電極４０の下側に染み込むことがある。このよう
になると、断差部における絵素電極４０やドレイン電極
１３３ａ、１３３ｂが腐食される。そして、ハッチング
にて示す箇所全体が侵されると、ＴＦＴ１３１ａ、１３
１ｂが絵素電極４０から電気的に離隔されて導通不良が
起こることになる。

【００１０】上記導通不良が起こると、絵素電極４０に
電荷を充電すべきＴＦＴ１３１ａ、１３１ｂからの電流
の供給が受けられないので、絵素電極４０には表示に必
要な電圧が印加されず、よって対向電極との間にある液
晶に電圧がかからなくなる。これは、表示装置として見
た場合に点欠陥として認識され、製造歩留りの点で大き
な問題となる。

【００１１】ところで、１つの絵素電極に対してスイッ
チング素子を２つ設けるのは、一方のスイッチング素子
が絵素電極との間で導通不良となっても、もう一つスイ
ッチング素子が残っており、１つの絵素電極に対して１
つだけスイッチング素子を設ける場合よりも絵素欠陥と
なる確率を低くさせることが可能なためである。

【００１２】しかし、１つの絵素電極に対してスイッチ
ング素子を２つ設けたとしても、異物の混入やレジスト
工程でのパターン不良などで片方のスイッチング素子が
不良となる場合には有効ではあっても、上述したように
絵素電極の堆積条件やエッチング条件などでスイッチン
グ素子が不良となる場合には、その不良条件が広範囲に
及ぶので効果が余りないものとなる。即ち、２つのスイ
ッチング素子は近接させて設けられ、両者の製造状態は
酷似している筈である。よって、一方のスイッチング素
子だけが導通不良となり、他方のスイッチング素子は異
状がない、という状況となることは希である。このた
め、スイッチング素子をせっかく２個設けても、絵素欠
陥の発生を防止することができないでいた。このこと
は、１つの絵素電極にスイッチング素子を３以上設けた
場合も同様である。

【００１３】また、不良条件が広範囲にわたって起こる
と、多数の絵素電極において導通不良が発生しやすくな
り、点欠陥どころではなく群状の点欠陥が発生すること
となり、製造歩留りの観点から致命的となる。

【００１４】本発明はこのような従来技術の問題点を解
決するものであり、１つの絵素電極に対して複数設けら
れたスイッチング素子と絵素電極との間の導通不良の発
生を抑制して、点欠陥となる確率を低くでき、これによ
り製造歩留りを向上させることが可能であるアクティブ
マトリクス基板を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明のアクティブマト
リクス基板は、絶縁性基板上に信号線及び走査線が格子
状に配線され、信号線と走査線とで囲まれた領域それぞ
れに絵素電極が配設され、各絵素電極毎に複数のスイッ
チング素子が接続されたアクティブマトリクス基板にお
いて、各絵素電極毎に設けられた複数のスイッチング素
子の各々の相互に離隔したドレイン電極が、その間に設
けた連結部を介して相互に連結されており、該連結部の
上に該絵素電極が配設され、該ドレイン電極との接続に
際して生じる絵素電極の断差が該連結部の端に沿って形
成されており、そのことにより上記目的が達成される。

【００１６】

【作用】本発明にあっては、複数のスイッチング素子と
絵素電極とを接続すべく各スイッチング素子に設けられ
た電極が、該絵素電極の下に形成されていると共に、絵
素電極の下に形成した連結部を介して相互に連結されて
いるので、その電極と絵素電極とが重なる面積が大きく
なり、絵素電極の断差部が長くなる。これにより絵素電
極の被覆状態が悪化していても、或は断差部が腐食によ
り侵されることがあっても、導通不良となる確率が低く
なる。

【００１７】

【実施例】本発明の実施例について以下に説明する。

【００１８】図１及び図２は本実施例のアクティブマト
リクス基板を示す。図２においては、アクティブマトリ
クス基板と共に、液晶表示装置の構成に必要な液晶層１
８及び対向基板２も併せて示している。このアクティブ
マトリクス基板は、スイッチング素子としてａ−Ｓｉ形
ＴＦＴを用いており、絶縁性基板１上には走査線として
機能する多数のゲートバスライン２１、２１…および信
号線として機能する多数のソースバスライン２２、２２
…が縦横に配線され、両バスライン２１、２２で囲まれ
る矩形状の領域それぞれに絵素電極４０がマトリクス状
に配設される。ゲートバスライン２１には、その途中の
多数箇所を広幅となした部分の上にそれぞれ２つのＴＦ
Ｔ３１ａ、３１ｂが形成される。このＴＦＴ３１ａ、３
１ｂが形成されるゲートバスライン２１の広幅部分がゲ
ート電極２１ａを構成する。

【００１９】上記ＴＦＴ３１ａ、３１ｂはスイッチング
素子として機能し、絵素電極４０の下に形成した１体構
造のドレイン電極３３を介して絵素電極４０と接続され
る。この一体構造のドレイン電極３３は、図１に破線に
て示すように２つのドレイン電極３３ａ、３３ｂと、そ
の間に設けられた連結部３３ｃとからなる。ドレイン電
極３３ａ、３３ｂはそれぞれＴＦＴ３１ａ、３１ｂのド
レイン電極を構成するものであり、図７に示した従来の
ドレイン電極１３１ａ、１３１ｂと同じ大きさに形成さ
れ、一方のドレイン電極３３ａが連結部３３ｃにより他
方のドレイン電極３３ｂと連結されている。

【００２０】ソースバスライン２２のＴＦＴ３１の近傍
部分には、ソースバス支線２２ａが突出形成され、この
ソースバス支線２２ａの先端部はＴＦＴ３１ａのソース
電極３２ａ（図２参照）を構成する。更に、ソースバス
支線２２ａの先端側には、もう一つソースバス支線２２
ｂが形成され、このソースバス支線２２ｂの先端部はＴ
ＦＴ３１ｂのソース電極３２ｂを構成する。

【００２１】以下、各部の詳細を製造手順に従って説明
する。図２に示すように、まず透明絶縁性基板１上にゲ
ートバスライン２１を作製する。この作製は、一般にＴ
ａ、Ｔｉ、Ａｌ、Ｃｒ等の単層又は多層の導電性金属を
スパッタリング法により透明絶縁性基板１上に堆積し、
その後にパターニングして作製される。本実施例では透
明絶縁性基板１としてガラス基板１を用い、ゲートバス
ライン２１としてＴａを使用した。なお、ゲートバスラ
イン２１の下にベースコート膜としてＴａ₂Ｏ₅等の絶縁
膜を形成することにしてもよい。

【００２２】次いで、ゲートバスライン２１上にゲート
絶縁膜１３を積層する。本実施例では、プラズマＣＶＤ
法によりＳｉＮ_x膜を３０００オングストローム堆積し
てゲート絶縁膜１３とした。なお、ゲート絶縁膜１３を
形成する前に、ゲートバスライン２１を陽極酸化して、
Ｔａ₂Ｏ₅からなる酸化膜１２を形成し、絶縁性を高める
構造となしてもよい。

【００２３】次いで、プラズマＣＶＤ法により半導体層
１４及びエッチングストッパ層１５をゲート絶縁膜１３
の上に連続して形成する。半導体層１４はアモルファス
シリコン（ａ−Ｓｉ）層で形成され、エッチングストッ
パ層１５はＳｉＮ_x層で構成される。それぞれの膜厚は
３００オングストローム、２０００オングストロームと
する。そして、エッチングストッパ層１５をパターニン
グし、その後、リンを添加したｎ⁺型ａ−Ｓｉ層１６を
プラズマＣＶＤ法で８００オングストロームの厚みで積
層する。このｎ⁺型ａ−Ｓｉ層１６は半導体層１４と、
その後に積層されるソース電極３２ａ、３２ｂ及び一体
構造のドレイン電極３３とのオーミックコンタクトを良
好にするために形成される。

【００２４】次いで、ｎ⁺型ａ−Ｓｉ層１６をパターニ
ングし、その後、ソース金属をスパッタリング法により
積層する。ソース金属としては、一般に、Ｔｉ、Ａｌ、
Ｍｏ、Ｃｒ等が用いられるが、本実施例ではＴｉを使用
した。そして、Ｔｉ金属層をパターニングし、ソース電
極３２ａ、３２ｂ及び一体構造のドレイン電極３３を得
る。このとき、一体構造のドレイン電極３３は、上述し
たように２つのドレイン電極３３ａ、３３ｂが連結部３
３ｃを介して連結された状態、つまり１つの島の状態に
作製しておく。なお、ソース電極３２ａ、３２ｂはソー
スバスライン２２と一体的に形成される。上記ゲート電
極２１ａ、ソース電極３２ａ及びドレイン電極３３ａ等
により、図２に示す構造のａ−Ｓｉ形ＴＦＴ３１ａが作
製される。ゲート電極２１ａ、ソース電極３２ｂ及びド
レイン電極３３ｂ等によりＴＦＴ３１ｂが作製される。

【００２５】次に、絵素電極４０及びソースバスライン
２２の２層目となる透明導電性物質を積層する。本実施
例では透明導電性物質として、ＩＴＯ（Indium tin o
xide）をスパッタリング法により積層する。これをパタ
ーニングして絵素電極４０を得る。該絵素電極４０は上
記のようにゲートバスライン２１とソースバスライン２
２で囲まれた矩形状の領域に積層形成され、図１に示す
ように、その端部はＴＦＴ３１ａ、３１ｂに共通して設
けた一体構造のドレイン電極３３の全体を覆う状態でそ
の上に積層される。これにより、絵素電極４０と２つの
ＴＦＴ３１ａ、３１ｂとが一体構造のドレイン電極３３
を介して導通状態となる。

【００２６】絵素電極４０を形成したガラス基板１上の
全面には、ＳｉＮ_xからなる保護膜１７が堆積される。
該保護膜１７は、絵素電極４０の中央部で除去した窓あ
き形状をしてもよい。保護膜１７上には配向膜１９が形
成される。この配向膜１９についても、その中央部を除
去した窓あき形状にしてもよい。

【００２７】そして、以上のように構成されたアクティ
ブマトリクス基板の上に、対向電極３及び配向膜９が形
成された対向基板２を対向配置し、アクティブマトリク
ス基板と対向基板２との間に液晶層１８を設けることに
より、液晶表示装置を構成することが可能となる。

【００２８】したがって、このような構造のアクティブ
マトリクス基板においては、図３（ａ）に示すように、
一体構造のドレイン電極３３が従来と同じ大きさの２つ
のドレイン電極３３ａ、３３ｂを連結部３３ｃにより連
結して形成されているので、その上に積層形成される絵
素電極４０と一体構造のドレイン電極３３とが重なる面
積が大きくなる。これにより、当然のことながら一体構
造のドレイン電極３３の端部上に位置する絵素電極４０
の断差部の全長が長くなる。このため、断差部において
一体構造のドレイン電極３３と絵素電極４０との導通状
態の悪い部分が有っても、その悪い部分は長い断差部の
全体に対しては僅かな部分であり、導通不良となる確率
は極めて小さくなる。

【００２９】また、後工程であるエッチング工程におい
て、絵素電極４０の形成パターンでフォトレジスト膜を
貼り着した後エッチングを行うと、絵素電極４０がＬ状
に窪んでいる部分ｄ、ｅ、ｆ、ｇに矢印方向からエッチ
ング液が染み込んでくるが、導通不良となる確率はきわ
めて小さい。即ち、本実施例の場合には導通不良が問題
となるハッチングにて示す断差部の長さが、図３（ｂ）
に示した従来例の場合よりも非常に長いので、その断差
部の全てを侵してしまうほど染み込んでくる可能性が低
いからである。

【００３０】図４は本発明の他の実施例を示す平面図で
ある。この例においては、ゲートバスライン２１から分
岐したゲートバス支線２１ａの先端部に２つのＴＦＴ３
１ａ、３１ｂを設けていることが上記実施例とは異なる
が、電気的な接続などは同じである。この実施例におい
ても、一体構造のドレイン電極３３が２つのドレイン電
極３３ａ、３３ｂを連結部３３ｃにより連結した状態に
形成されているので、導通不良となる確率が極めて小さ
いものとなる。従来例の図８に対応したものである。

【００３１】図５に本発明の更に他の実施例を示す平面
図である。この例では１つの絵素電極４０に３つのスイ
ッチング素子３１ａ、３１ｂ、３１ｃが設けられてお
り、一体構造のドレイン電極３３Ａとしては３つのドレ
イン電極３３Ａ−ａ、３３Ａ−ｂ、３３Ａ−ｃが２つの
連結部３３Ａ−ｄ、３３Ａ−ｅを介して連結された状態
に形成されている。ドレイン電極３３Ａ−ａ、３３Ａ−
ｂ、３３Ａ−ｃは、それぞれスイッチング素子３１ａ、
３１ｂ、３１ｃに対応するドレイン電極であり、従来と
同じ大きさで形成されている。２つの連結部３３Ａ−
ｄ、３３Ａ−ｅは絵素電極４０の下に設けられている。
また、スイッチング素子３１ｃのソース電極は、ソース
バス支線２２ｂの先端に更に突出形成したソースバス支
線２２ｃにて形成される。

【００３２】図６は、上述した１つの絵素電極４０に３
つのスイッチング素子３１ａ、３１ｂ、３１ｃを設ける
場合についての本発明の別の態様例であり、図４の場合
よりもスイッチング素子を１つ増設した状態を示す。こ
の例は、スイッチング素子３１ａ、３１ｂ、３１ｃをゲ
ートバスライン２１から分岐したゲートバス支線２１ａ
に設けており、ソース電極としてはソースバスライン２
２からの突出部２２ｄ、２２ｅ、２２ｆにて構成されて
いる。

【００３３】なお、上記説明では１つの絵素電極に２乃
至３のスイッチング素子を設ける場合を示しているが、
本発明は１つの絵素電極にスイッチング素子を４以上設
ける場合についても同様に適用可能であり、同様の効果
が得られる。

【００３４】また、上記実施例ではスイッチング素子と
してａ−Ｓｉ形ＴＦＴを用いた場合について説明してい
るが、本発明はこれに限らず、他の構成のスイッチング
素子を用いる場合にも同様に適用できることは勿論であ
る。

【００３５】更に、本発明は、画像品位の向上を図るべ
く、スイッチング素子から送られる電圧信号を蓄積する
ための付加容量電極を備えた構成のものにも、同様にし
て適用できることは勿論である。

【００３６】

【発明の効果】以上説明したように本発明においては、
複数のスイッチング素子と絵素電極とを接続すべく各ス
イッチング素子に設けられた電極が、該絵素電極の下に
形成されていると共に、絵素電極の下に形成した連結部
を介して相互に連結されていることにより、該電極と絵
素電極とが重なる面積が大きくなり、絵素電極の断差部
が長くなる。これにより、絵素電極の被覆状態が悪化し
ていても、或は断差部が腐食により侵されることがあっ
ても導通不良となる確率を低くすることができ、点欠陥
の発生を抑制させ得、製造歩留りを向上させることが可
能となる。

【図面の簡単な説明】

【図１】本実施例のアクティブマトリクス基板を示す平
面図である。

【図２】図１のアクティブマトリクス基板の断面図であ
る。

【図３】（ａ）は本発明の要部であるドレイン電極部分
を示す平面図、（ｂ）は従来例のドレイン電極部分を示
す平面図である。

【図４】本発明の他の実施例を示す平面図である。

【図５】本発明の更に他の実施例を示す平面図である。

【図６】本発明の更に他の実施例を示す平面図である。

【図７】従来のアクティブマトリクス基板を示す平面図
である。

【図８】従来の他のアクティブマトリクス基板を示す平
面図である。

【図９】共にドレイン電極の端部とその上の絵素電極部
分を示し、（ａ）は絵素電極の形成が良好な場合、
（ｂ）は不良の場合を示す断面図である。

【符号の説明】

１ 絶縁性基板 ２１ ゲート電極配線 ２１ａ ゲート電極 ２２ ソースバスライン ３１ａ ＴＦＴ ３１ｂ ＴＦＴ ３１ｃ ＴＦＴ ３２ａ ソース電極 ３２ｂ ソース電極 ３３ 一体構造のドレイン電極 ３３ａ ドレイン電極 ３３ｂ ドレイン電極 ３３ｃ ドレイン電極 ３３Ａ 一体構造のドレイン電極 ３３Ａ−ａ ドレイン電極 ３３Ａ−ｂ ドレイン電極 ３３Ａ−ｃ ドレイン電極 ３３Ａ−ｄ 連結部 ３３Ａ−ｅ 連結部 ４０ 絵素電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 今矢 明彦 大阪市阿倍野区長池町22番22号 シャー プ株式会社内 (72)発明者 加藤 博章 大阪市阿倍野区長池町22番22号 シャー プ株式会社内 (56)参考文献 特開 昭63−263743（ＪＰ，Ａ) 特開 平２−234129（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】絶縁性基板上に信号線及び走査線が格子状
   に配線され、信号線と走査線とで囲まれた領域それぞれ
   に絵素電極が配設され、各絵素電極毎に複数のスイッチ
   ング素子が接続されたアクティブマトリクス基板におい
   て、各絵素電極毎に設けられた複数のスイッチング素子の各
   々の相互に離隔したドレイン電極が、その間に設けた連
   結部を介して相互に連結されており、該連結部の上に該
   絵素電極が配設され、該ドレイン電極との接続に際して
   生じる絵素電極の断差が該連結部の端に沿って形成され
   ている アクティブマトリクス基板。