JP2711020B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JP2711020B2 JP2711020B2 JP33615590A JP33615590A JP2711020B2 JP 2711020 B2 JP2711020 B2 JP 2711020B2 JP 33615590 A JP33615590 A JP 33615590A JP 33615590 A JP33615590 A JP 33615590A JP 2711020 B2 JP2711020 B2 JP 2711020B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、薄膜トランジスタアレイ基板（以下、TF
Tと称す。）を用いた液晶表示装置に関し、特にTFTアレ
イ基板に設けられる電荷保持容量の短絡による画素欠陥
の発生を低減するようにした液晶表示装置に関するもの
である。
Tと称す。）を用いた液晶表示装置に関し、特にTFTアレ
イ基板に設けられる電荷保持容量の短絡による画素欠陥
の発生を低減するようにした液晶表示装置に関するもの
である。
［従来の技術］ 液晶表示装置は、通常２枚の対向する基板の間に液晶
等の表示材料を挟持させ、この表示材料に電圧を印加さ
せてその配列を変化させることにより透過光を制御し、
画像等の表示を行わせるものである。この際、少なくと
も一方の基板にマトリクス状に配列した画素電極を設
け、これらの画素を選択的に動作させるために各画素ご
とに電界効果トランジスタ（FET）等の非線形特性を有
する機能素子を設けている。また、画質を向上させるた
めに各画素ごとに電荷保持容量を設けている。
等の表示材料を挟持させ、この表示材料に電圧を印加さ
せてその配列を変化させることにより透過光を制御し、
画像等の表示を行わせるものである。この際、少なくと
も一方の基板にマトリクス状に配列した画素電極を設
け、これらの画素を選択的に動作させるために各画素ご
とに電界効果トランジスタ（FET）等の非線形特性を有
する機能素子を設けている。また、画質を向上させるた
めに各画素ごとに電荷保持容量を設けている。
第22図は例えば、Proceeding of 9th INTERN ATIONA
L DISPLAY RESEARCH CONFERENCE （Japan Display ′8
9）（1989）p514-517に示されたこの種液晶表示装置に
用いられるTFTアレイ基板の一画素分を示す平面構成
図、第23図は第22図におけるＡ−Ａ断面図、第14図は第
22図における等価回路図である。
L DISPLAY RESEARCH CONFERENCE （Japan Display ′8
9）（1989）p514-517に示されたこの種液晶表示装置に
用いられるTFTアレイ基板の一画素分を示す平面構成
図、第23図は第22図におけるＡ−Ａ断面図、第14図は第
22図における等価回路図である。
図において、１はソース電極線、２はゲート電極線、
３は共通電極線、４はゲート絶縁膜、５は水素化アモル
ファスシリコンｉ層、７は水素化アモルファスシリコン
n+層、８はドレイン電極、９は画素電極、10は保護膜、
14は支持体となる透明絶縁基板で、TFTアレイ基板はこ
れらの要素によって構成される。、18は共通電極３と画
素電極９とをゲート絶縁膜４を介して積層配置すること
によって形成された電荷保持容量、35は液晶、38は透明
絶縁基板14とともに液晶35を挟持する透明な対向電極を
示している。
３は共通電極線、４はゲート絶縁膜、５は水素化アモル
ファスシリコンｉ層、７は水素化アモルファスシリコン
n+層、８はドレイン電極、９は画素電極、10は保護膜、
14は支持体となる透明絶縁基板で、TFTアレイ基板はこ
れらの要素によって構成される。、18は共通電極３と画
素電極９とをゲート絶縁膜４を介して積層配置すること
によって形成された電荷保持容量、35は液晶、38は透明
絶縁基板14とともに液晶35を挟持する透明な対向電極を
示している。
このようなTFTアレイ基板は、次のような工程によっ
て製造される。
て製造される。
まず、透明絶縁基板14上にMoTaでゲート電極線２、共
通電極線３を形成し、その後、ゲート電極線２、共通電
極線３の表面を陽極酸化する。次に、ゲート絶縁膜４、
水素化アモルファスシリコンｉ層５、水素化アモルファ
スシリコンn+層７を形成してパターン加工した後、画素
電極９を形成する。そして、ソース電極線ｌおよびドレ
イン電極８を形成してTFTを完成する。このTFTと画素電
極９とによりTFTアレイが構成される。このとき、共通
電極線３と画素電極９とをゲート絶縁膜４を介在させて
オーバーラップさせることにより、電荷保持容量18が形
成されることになる。
通電極線３を形成し、その後、ゲート電極線２、共通電
極線３の表面を陽極酸化する。次に、ゲート絶縁膜４、
水素化アモルファスシリコンｉ層５、水素化アモルファ
スシリコンn+層７を形成してパターン加工した後、画素
電極９を形成する。そして、ソース電極線ｌおよびドレ
イン電極８を形成してTFTを完成する。このTFTと画素電
極９とによりTFTアレイが構成される。このとき、共通
電極線３と画素電極９とをゲート絶縁膜４を介在させて
オーバーラップさせることにより、電荷保持容量18が形
成されることになる。
このようにして構成されたTFTアレイ基板に、カラー
フィルタや透明導電膜を有する対向電極基板をこれらの
間に液晶等を挟持させて対向配置させることにより、液
晶表示装置が構成される。
フィルタや透明導電膜を有する対向電極基板をこれらの
間に液晶等を挟持させて対向配置させることにより、液
晶表示装置が構成される。
［発明が解決しようとする問題点］ 以上のような従来の液晶表示装置においては、共通電
極線３と画素電極９とが直接オーバーラップして構成さ
れているため、異物等により共通電極線３とドレイン電
極８とが短絡する欠陥が生じ易く、このような短絡欠陥
が生ずると、TFTによる画素電極９の電圧制御が困難と
なって表示装置としての歩留まりが低下することになっ
ていた。また、次段の画素電極用ゲート電極と画素電極
との間に電荷保持容量を形成する場合にも上記と同様の
欠陥を生ずるものであった。
極線３と画素電極９とが直接オーバーラップして構成さ
れているため、異物等により共通電極線３とドレイン電
極８とが短絡する欠陥が生じ易く、このような短絡欠陥
が生ずると、TFTによる画素電極９の電圧制御が困難と
なって表示装置としての歩留まりが低下することになっ
ていた。また、次段の画素電極用ゲート電極と画素電極
との間に電荷保持容量を形成する場合にも上記と同様の
欠陥を生ずるものであった。
この発明は、上記のような従来の欠点を解消すするた
めなされたもので、電荷保持容量の短絡による画素欠陥
の発生確立を低減することが可能な液晶表示装置を提供
するものである。
めなされたもので、電荷保持容量の短絡による画素欠陥
の発生確立を低減することが可能な液晶表示装置を提供
するものである。
［問題を解決するための手段］ この発明に係る液晶表示装置は、共通電極線および画
素電極を並設し、これらの電極と誘電体を介在させて浮
遊電極を対向配置させ、該浮遊電極と共通電極線および
画素電極との間に複数の容量からなる電荷保持容量を形
成するようにしたものである。
素電極を並設し、これらの電極と誘電体を介在させて浮
遊電極を対向配置させ、該浮遊電極と共通電極線および
画素電極との間に複数の容量からなる電荷保持容量を形
成するようにしたものである。
また、第２の発明に係る液晶表示装置は、共通電極
線、ゲート電極線および画素電極を並設し、これらの電
極と誘電体を介在させて浮遊電極を対向配置させ、該浮
遊電極と共通電極線、ゲート電極線および画素電極との
間に複数の容量からなる電荷保持容量を形成するように
したものである。
線、ゲート電極線および画素電極を並設し、これらの電
極と誘電体を介在させて浮遊電極を対向配置させ、該浮
遊電極と共通電極線、ゲート電極線および画素電極との
間に複数の容量からなる電荷保持容量を形成するように
したものである。
［作用］ この発明の液晶表示装置によれば、共通電極線あるい
はゲート電極線と画素電極とが並設されているため、一
方の容量が短絡しても共通電極線あるいはゲート電極線
と画素電極とが直接短絡することがなく、画素欠陥の発
生確率を低減させることができる。
はゲート電極線と画素電極とが並設されているため、一
方の容量が短絡しても共通電極線あるいはゲート電極線
と画素電極とが直接短絡することがなく、画素欠陥の発
生確率を低減させることができる。
［実施例］ 以下、この発明を一実施例である図について説明す
る。
る。
第１図はこの発明の一実施例であるTFTアレイ基板の
１画素分を示す平面構成図、第２図は第１図におけるＡ
−Ａ断面図、第３図は第１図における回路構成図であ
る。図において、１はソース電極線、２はゲート電極
線、３は共通電極線、４はゲート絶縁膜、５は半導体ｉ
層、６は上部絶縁膜、７は半導体n+層、８はドレイン電
極、９は画素電極、10は保護膜、12は浮遊電極、13は誘
電体膜、14は透明絶縁基板、15はTFT、16はゲート・ド
レイン間寄生容量、21は電荷保持容量（１）、22は電荷
保持容量（２）である。
１画素分を示す平面構成図、第２図は第１図におけるＡ
−Ａ断面図、第３図は第１図における回路構成図であ
る。図において、１はソース電極線、２はゲート電極
線、３は共通電極線、４はゲート絶縁膜、５は半導体ｉ
層、６は上部絶縁膜、７は半導体n+層、８はドレイン電
極、９は画素電極、10は保護膜、12は浮遊電極、13は誘
電体膜、14は透明絶縁基板、15はTFT、16はゲート・ド
レイン間寄生容量、21は電荷保持容量（１）、22は電荷
保持容量（２）である。
このようなTFTアレイ基板は、次の工程によって製造
される。
される。
まず、ガラス等の透明絶縁基板14上にITO等の透明導
電膜をEB蒸着法で形成する。次に、ホトエッチング等の
方法で上記透明導電膜の不要部分を除去し、アイランド
状に浮遊電極12を形成する。その後、プラズマCVD法や
スパッタ法等で窒化シリコン、酸化シリコン、酸化タン
タルあるいはこれらのいずれか２層以上からなる誘電体
膜13を形成し、次に、スパッタ法等によりITO等の透明
導電薄膜を形成する。その後、ホトエッチング等で不要
な部分を除去して画素電極９を形成する。このとき、画
素電極９が誘電体13を介在させて浮遊電極12の上方に位
置するようにオーバーラップさせ、これらによって電荷
保持容量（１）21を形成する。
電膜をEB蒸着法で形成する。次に、ホトエッチング等の
方法で上記透明導電膜の不要部分を除去し、アイランド
状に浮遊電極12を形成する。その後、プラズマCVD法や
スパッタ法等で窒化シリコン、酸化シリコン、酸化タン
タルあるいはこれらのいずれか２層以上からなる誘電体
膜13を形成し、次に、スパッタ法等によりITO等の透明
導電薄膜を形成する。その後、ホトエッチング等で不要
な部分を除去して画素電極９を形成する。このとき、画
素電極９が誘電体13を介在させて浮遊電極12の上方に位
置するようにオーバーラップさせ、これらによって電荷
保持容量（１）21を形成する。
次に、スパッタ法等でCrあるいはMo等の金属を堆積
し、ホトエッチング等でゲート電極線２および共通電極
線３を形成する。このとき、共通電極線３が画素電極９
と重ならないように並置させるとともに浮遊電極12と誘
電体膜13を介在させてオーバーラップさせ、共通電極線
３、誘電体膜13および浮遊電極12とによって電荷保持容
量（２）22を形成する。
し、ホトエッチング等でゲート電極線２および共通電極
線３を形成する。このとき、共通電極線３が画素電極９
と重ならないように並置させるとともに浮遊電極12と誘
電体膜13を介在させてオーバーラップさせ、共通電極線
３、誘電体膜13および浮遊電極12とによって電荷保持容
量（２）22を形成する。
次に、窒化シリコン等のゲート絶縁膜４および水素化
アモルファスシリコンｉ層等の半導体ｉ層５および上部
絶縁膜６を連続してプラズマCVD法等により堆積する。
その後、上部絶縁膜６をパターン加工し、さらに、水素
化アモルファスシリコンn+層７をプラズマCVD法等で形
成してパターン加工を施し、画素電極９とドレイン電極
８とのコンタクトホールを形成する。その後、Al、Mo等
の導電性薄膜をスパッタ法等で堆積し、ソース電極線１
とドレイン電極８にパターン加工する。さらに、不要な
半導体n+層７および半導体ｉ層５をドライエッチングで
エッチオフし、最後に窒化シリコン膜あるいは酸化シリ
コン膜等をプラズマCVD法等で堆積し、パターン加工し
て保護膜10を形成する。
アモルファスシリコンｉ層等の半導体ｉ層５および上部
絶縁膜６を連続してプラズマCVD法等により堆積する。
その後、上部絶縁膜６をパターン加工し、さらに、水素
化アモルファスシリコンn+層７をプラズマCVD法等で形
成してパターン加工を施し、画素電極９とドレイン電極
８とのコンタクトホールを形成する。その後、Al、Mo等
の導電性薄膜をスパッタ法等で堆積し、ソース電極線１
とドレイン電極８にパターン加工する。さらに、不要な
半導体n+層７および半導体ｉ層５をドライエッチングで
エッチオフし、最後に窒化シリコン膜あるいは酸化シリ
コン膜等をプラズマCVD法等で堆積し、パターン加工し
て保護膜10を形成する。
このようにして形成されたTFTアレイ基板と、透明電
極およびカラーフィルタ等を有する対向電極基板38との
間に液晶等の表示材料35を挟持させることによって液晶
表示装置が製造される。
極およびカラーフィルタ等を有する対向電極基板38との
間に液晶等の表示材料35を挟持させることによって液晶
表示装置が製造される。
このように本実施例では、画素電極９と共通電極３と
がオーバーラップしないように並設するとともに、該画
素電極９および共通電極３と誘電体膜13を介在させて浮
遊電極12を設けるように構成したため、浮遊電極12と画
素電極９、浮遊電極９と共通電極３との間に電荷保持容
量（１）（２）を形成することができ、しかも、これら
の直列結合により画素電極９との共通電極３とを容量結
合する構成とすることができ、したがって、浮遊電極12
と画素電極９あるいは浮遊電極12と共通電極３との間の
いずれか一方で短絡欠陥が発生しても直ちに共通電極12
およびドレイン電極８間を短絡させることがなく、この
結果、電荷保持容量の短絡による画素欠陥を低減させる
ことができる。
がオーバーラップしないように並設するとともに、該画
素電極９および共通電極３と誘電体膜13を介在させて浮
遊電極12を設けるように構成したため、浮遊電極12と画
素電極９、浮遊電極９と共通電極３との間に電荷保持容
量（１）（２）を形成することができ、しかも、これら
の直列結合により画素電極９との共通電極３とを容量結
合する構成とすることができ、したがって、浮遊電極12
と画素電極９あるいは浮遊電極12と共通電極３との間の
いずれか一方で短絡欠陥が発生しても直ちに共通電極12
およびドレイン電極８間を短絡させることがなく、この
結果、電荷保持容量の短絡による画素欠陥を低減させる
ことができる。
なお、上記実施例では、浮遊電極12として透明導電膜
を用いた場合について説明したが、表示上差し支えなけ
れば金属膜等の不透明導電膜を用いてもよく、また、TF
T構成として第４図および第５図に示すように上部絶縁
膜６を用いない構造でもよい。
を用いた場合について説明したが、表示上差し支えなけ
れば金属膜等の不透明導電膜を用いてもよく、また、TF
T構成として第４図および第５図に示すように上部絶縁
膜６を用いない構造でもよい。
さらに、上記実施例では、最初に浮遊電極12を形成
し、その後、誘電体膜13、画素電極９および共通電極線
３を順次形成するように構成したが、第６図、第７図あ
るいは第８図、第９図に示すように画素電極９および共
通電極線３を形成した後、ゲート絶縁膜４を形成し、さ
らに浮遊電極12をソース電極線１およびドレイン電極線
８を形成するとき、同一材料により同時に形成すること
もできる。また、浮遊電極12を画素電極９および共通電
極線３の上下両方に形成することも可能である。
し、その後、誘電体膜13、画素電極９および共通電極線
３を順次形成するように構成したが、第６図、第７図あ
るいは第８図、第９図に示すように画素電極９および共
通電極線３を形成した後、ゲート絶縁膜４を形成し、さ
らに浮遊電極12をソース電極線１およびドレイン電極線
８を形成するとき、同一材料により同時に形成すること
もできる。また、浮遊電極12を画素電極９および共通電
極線３の上下両方に形成することも可能である。
さらに、上記実施例においては、浮遊電極12を１個と
した場合について示したが、第10図、第11図に示すよう
に複数個に分割して構成してもよい。
した場合について示したが、第10図、第11図に示すよう
に複数個に分割して構成してもよい。
次に、第２の発明を一実施例である図について説明す
る。
る。
第12図は第２の発明の一実施例によるTFTアレイ基板
の１画素分を示す平面構成図、第13図は第12図における
Ａ−Ａ断面図、第14図は第12図における回路構成図であ
る。図において、第１図〜第11図と同一符号は同一部分
を示すもので、この実施例では、浮遊電極12を次段のゲ
ート電極線2Aとも誘電体膜13を介して対向配置させ、こ
れらによって電荷保持容量（３）23を形成させたことを
特徴としている。
の１画素分を示す平面構成図、第13図は第12図における
Ａ−Ａ断面図、第14図は第12図における回路構成図であ
る。図において、第１図〜第11図と同一符号は同一部分
を示すもので、この実施例では、浮遊電極12を次段のゲ
ート電極線2Aとも誘電体膜13を介して対向配置させ、こ
れらによって電荷保持容量（３）23を形成させたことを
特徴としている。
このようなTFTアレイ基板は次のような工程によって
製造される。
製造される。
まず、ガラス等の透明絶縁基板14上にITO等の透明導
電膜をEB蒸着法で堆積し、ホトエッチング等の方法で透
明導電膜の不要部分を除去してアイランド状に浮遊電極
12を形成する。次に、プラズマCVD法やスパッタ法等で
窒化シリコン、酸化シリコン、酸化タンタルあるいはそ
れらのいずれか２層以上からなる誘電体膜13を形成す
る。
電膜をEB蒸着法で堆積し、ホトエッチング等の方法で透
明導電膜の不要部分を除去してアイランド状に浮遊電極
12を形成する。次に、プラズマCVD法やスパッタ法等で
窒化シリコン、酸化シリコン、酸化タンタルあるいはそ
れらのいずれか２層以上からなる誘電体膜13を形成す
る。
その後、スパッタ法等によりITO等の透明導電薄膜を
形成し、ホトエッチング等で画素電極９を形成する。こ
のとき、画素電極９が誘電体13を挟んで浮遊電極12と対
向するようにオーバーラップさせ、電荷保持容量（１）
21を形成する。
形成し、ホトエッチング等で画素電極９を形成する。こ
のとき、画素電極９が誘電体13を挟んで浮遊電極12と対
向するようにオーバーラップさせ、電荷保持容量（１）
21を形成する。
次に、スパッタ法等でCrあるいはMo等の金属を堆積し
た後、ホトエッチング等でゲート電極線２、共通電極線
３を形成する。このとき、浮遊電極12と共通電極線３お
よび次の画素電極用のゲート電極線2Aとが誘電体膜13を
介してオーバーラップするように配置させ、これによっ
て電荷保持容量（２）22および電荷保持容量（３）23を
形成する。
た後、ホトエッチング等でゲート電極線２、共通電極線
３を形成する。このとき、浮遊電極12と共通電極線３お
よび次の画素電極用のゲート電極線2Aとが誘電体膜13を
介してオーバーラップするように配置させ、これによっ
て電荷保持容量（２）22および電荷保持容量（３）23を
形成する。
その後、窒化シリコン等のゲート絶縁膜４および水素
化アモルファスシリコンｉ層等の半導体ｉ層５および上
部絶縁膜６を連続してプラズマCVD法等により堆積し、
上部絶縁膜６をパターン加工した後、水素化アモルファ
スシリコンn+層７をプラズマCVD法等で形成し、パター
ン加工により画素電極９とドレイン電極10とのコンタク
トホールを形成する。その後、Al、Mo等の導電性薄膜を
スパッタ法等で堆積し、ソース電極線１とドレイン電極
８にパターン加工するとともに不要な半導体n+層７およ
び半導体ｉ層５をドライエッチグでエッチオフし、最後
に窒化シリコン膜あるいは酸化シリコン膜等をプラズマ
CVD法等で堆積し、パターン加工して保護膜10を形成す
る。
化アモルファスシリコンｉ層等の半導体ｉ層５および上
部絶縁膜６を連続してプラズマCVD法等により堆積し、
上部絶縁膜６をパターン加工した後、水素化アモルファ
スシリコンn+層７をプラズマCVD法等で形成し、パター
ン加工により画素電極９とドレイン電極10とのコンタク
トホールを形成する。その後、Al、Mo等の導電性薄膜を
スパッタ法等で堆積し、ソース電極線１とドレイン電極
８にパターン加工するとともに不要な半導体n+層７およ
び半導体ｉ層５をドライエッチグでエッチオフし、最後
に窒化シリコン膜あるいは酸化シリコン膜等をプラズマ
CVD法等で堆積し、パターン加工して保護膜10を形成す
る。
このように本実施例では、画素電極９を次の画素電極
用のゲート電極2Aとオーバーラップしないように並設す
るとともに該画素電極９とゲート電極２にわたる浮遊電
極12を誘電体13を介在させて設けることにより、この浮
遊電極12と画素電極９および浮遊電極12とゲート電極2A
とによって電荷容量（１）（３）を形成し、これらの容
量結合により画素電極９とゲート電極2Aとを容量結合す
る構成としている。このため、浮遊電極12と画素電極９
あるいは浮遊電極12とゲート電極２との間のいずれか一
方で短絡欠陥が生じたとてもゲート電極２と画素電極９
との間が直ちに短絡することがなく、従って、短絡によ
る画素欠陥の発生を抑制することができる。
用のゲート電極2Aとオーバーラップしないように並設す
るとともに該画素電極９とゲート電極２にわたる浮遊電
極12を誘電体13を介在させて設けることにより、この浮
遊電極12と画素電極９および浮遊電極12とゲート電極2A
とによって電荷容量（１）（３）を形成し、これらの容
量結合により画素電極９とゲート電極2Aとを容量結合す
る構成としている。このため、浮遊電極12と画素電極９
あるいは浮遊電極12とゲート電極２との間のいずれか一
方で短絡欠陥が生じたとてもゲート電極２と画素電極９
との間が直ちに短絡することがなく、従って、短絡によ
る画素欠陥の発生を抑制することができる。
なお、上記実施例では、浮遊電極12とオーバーラップ
させるゲート電極を次の画素電極用のものとしたが、前
段の画素電極用のゲート電極にオーバーラップさせるよ
うに構成してもよい。また、浮遊電極12と共通電極３と
のオーバーラップ部を小さくして電荷保持容量（２）22
を小さなものとしたが、オーバラップ部を大きく形成し
てもよく、さらに、第15図、第16図、第17図に示すよう
に、浮遊電極12を２分割して共通電極３との電荷保持容
量を併設するように構成してもよい。また、浮遊電極12
を第18図、第19図に示すように複数個に分割して構成し
てもよい。
させるゲート電極を次の画素電極用のものとしたが、前
段の画素電極用のゲート電極にオーバーラップさせるよ
うに構成してもよい。また、浮遊電極12と共通電極３と
のオーバーラップ部を小さくして電荷保持容量（２）22
を小さなものとしたが、オーバラップ部を大きく形成し
てもよく、さらに、第15図、第16図、第17図に示すよう
に、浮遊電極12を２分割して共通電極３との電荷保持容
量を併設するように構成してもよい。また、浮遊電極12
を第18図、第19図に示すように複数個に分割して構成し
てもよい。
さらに、上記実施例では、浮遊電極12を形成した後、
誘電体膜13を形成するものについて説明したが、第20
図、第21図に示すように、浮遊電極12をソース・ドレイ
ン電極材料を用いて形成し、浮遊電極12、ゲート電極線
2A、画素電極９およびゲート絶縁膜４によって電荷保持
容量（１）22、電荷保持容量（３）23を形成することも
できる。また、浮遊電極を画素電極９およびゲート電極
線２の上下両方に形成することも可能である。
誘電体膜13を形成するものについて説明したが、第20
図、第21図に示すように、浮遊電極12をソース・ドレイ
ン電極材料を用いて形成し、浮遊電極12、ゲート電極線
2A、画素電極９およびゲート絶縁膜４によって電荷保持
容量（１）22、電荷保持容量（３）23を形成することも
できる。また、浮遊電極を画素電極９およびゲート電極
線２の上下両方に形成することも可能である。
［発明の効果］ 以上のように、この発明によれば、共通電極線と画素
電極あるいは共通電極線とゲート電極線と画素電極とを
並設するとともにこれらと誘電体を介して浮遊電極を設
けるように構成したため、共通電極線あるいはゲート電
極線と画素電極との間で発生する短絡欠陥を抑制させこ
とができる。また、電荷保持容量を複数のキャパシタで
形成しているため、そのうちのひとつが短絡しても電荷
保持容量としての機能を保たせることができるという効
果がある。
電極あるいは共通電極線とゲート電極線と画素電極とを
並設するとともにこれらと誘電体を介して浮遊電極を設
けるように構成したため、共通電極線あるいはゲート電
極線と画素電極との間で発生する短絡欠陥を抑制させこ
とができる。また、電荷保持容量を複数のキャパシタで
形成しているため、そのうちのひとつが短絡しても電荷
保持容量としての機能を保たせることができるという効
果がある。
第１図は本発明の一実施例である液晶表示装置に用いら
れるTFTアレイ基板を示す平面構成図、第２図は、第１
図におけるＡ−Ａ断面図、第３図は第１図における回路
構成図、第４図、第６図、第８図は他の実施例であるTF
Tアレイ基板を示す構成図、第５図、第７図、第９図は
各々第４図、第６図、第８図におけるＡ−Ａ断面図、第
10図、第11図は本発明の他の実施例を示す回路図および
構成図、第12図、第13図、第14図は第２の発明の実施例
であるTFTアレイ基板を示す平面構成図、Ａ−Ａ断面図
および回路図、第15図、第16図、第17図は他の実施例で
あるTFTアレイ基板を示す平面構成図、断面図および回
路図、第18図、第19図は他の実施例を示す構成図および
回路図、第20図、第21図は他の実施例を示す構成図およ
び断面図、第22図は従来の液晶表示装置におけるTFTア
レイ基板の１画素分を示す平面構成図、第23図は第22図
におけるＡ−Ａ断面図、第24図は第22図における等価回
路図である。 １……ソース電極線、２……ゲート電極線、３……共通
電極線、４……ゲート絶縁膜、５……半導体ｉ層、６…
…上部絶縁膜、７……半導体n+層、８……ドレイン電
極、９……画素電極、10……保護膜、12……浮遊電極、
13……誘電体膜、14……透明絶縁基板、15……TFT、16
……ゲート・ドレイン間寄生容量、17……遮光膜、18…
…電荷保持容量、21……電荷保持容量（１）、22……電
荷保持容量（２）、23……電荷保持容量（３）、35……
液晶、38……対向電極。 なお、図中、同一符号は同一又は相当部分を示す。
れるTFTアレイ基板を示す平面構成図、第２図は、第１
図におけるＡ−Ａ断面図、第３図は第１図における回路
構成図、第４図、第６図、第８図は他の実施例であるTF
Tアレイ基板を示す構成図、第５図、第７図、第９図は
各々第４図、第６図、第８図におけるＡ−Ａ断面図、第
10図、第11図は本発明の他の実施例を示す回路図および
構成図、第12図、第13図、第14図は第２の発明の実施例
であるTFTアレイ基板を示す平面構成図、Ａ−Ａ断面図
および回路図、第15図、第16図、第17図は他の実施例で
あるTFTアレイ基板を示す平面構成図、断面図および回
路図、第18図、第19図は他の実施例を示す構成図および
回路図、第20図、第21図は他の実施例を示す構成図およ
び断面図、第22図は従来の液晶表示装置におけるTFTア
レイ基板の１画素分を示す平面構成図、第23図は第22図
におけるＡ−Ａ断面図、第24図は第22図における等価回
路図である。 １……ソース電極線、２……ゲート電極線、３……共通
電極線、４……ゲート絶縁膜、５……半導体ｉ層、６…
…上部絶縁膜、７……半導体n+層、８……ドレイン電
極、９……画素電極、10……保護膜、12……浮遊電極、
13……誘電体膜、14……透明絶縁基板、15……TFT、16
……ゲート・ドレイン間寄生容量、17……遮光膜、18…
…電荷保持容量、21……電荷保持容量（１）、22……電
荷保持容量（２）、23……電荷保持容量（３）、35……
液晶、38……対向電極。 なお、図中、同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−32484（ＪＰ，Ａ) 特開 平２−165125（ＪＰ，Ａ) 特開 平３−96923（ＪＰ，Ａ)
Claims (1)
- 【請求項１】透明絶縁性基板上に並設された複数の共通
電極線および複数のゲート電極線、上記共通電極線およ
びゲート電極線に交差して形成された複数のソース電極
線、上記ゲート電極線とソース電極線の交差部付近に設
けられた薄膜トランジスタ、該薄膜トランジスタに接続
された画素電極からなるTFTアレイ基板と、該TFTアレイ
基板に対向して設けられた対向電極基板と、該対向電極
基板と上記TFTアレイ基板の間に挟持された液晶表示材
料とを備えた液晶表示装置において、上記共通電極線と
上記画素電極あるいは上記共通電極線と上記ゲート電極
線と上記画素電極とを並設するとともにこれらの電極と
誘電体を介して浮遊電極を設けるように構成したことを
特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33615590A JP2711020B2 (ja) | 1990-04-27 | 1990-11-29 | 液晶表示装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11430190 | 1990-04-27 | ||
| JP2-114301 | 1990-04-27 | ||
| JP33615590A JP2711020B2 (ja) | 1990-04-27 | 1990-11-29 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0427920A JPH0427920A (ja) | 1992-01-30 |
| JP2711020B2 true JP2711020B2 (ja) | 1998-02-10 |
Family
ID=26453074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33615590A Expired - Fee Related JP2711020B2 (ja) | 1990-04-27 | 1990-11-29 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2711020B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR20020054917A (ko) * | 2000-12-28 | 2002-07-08 | 주식회사 현대 디스플레이 테크놀로지 | 에프에프에스 구조의 잔상 감소를 위한 소스/드레인을이용한 캐패시터 형성방법 |
| JP2002033488A (ja) * | 2001-05-14 | 2002-01-31 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR100466393B1 (ko) * | 2001-05-30 | 2005-01-13 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자의 박막트랜지스터 |
| JP2007310334A (ja) * | 2006-05-19 | 2007-11-29 | Mikuni Denshi Kk | ハーフトーン露光法を用いた液晶表示装置の製造法 |
| CN113380144B (zh) * | 2021-06-07 | 2022-11-25 | 武汉天马微电子有限公司 | 一种显示面板及显示装置 |
-
1990
- 1990-11-29 JP JP33615590A patent/JP2711020B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0427920A (ja) | 1992-01-30 |
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