KR20020054917A - 에프에프에스 구조의 잔상 감소를 위한 소스/드레인을이용한 캐패시터 형성방법 - Google Patents

에프에프에스 구조의 잔상 감소를 위한 소스/드레인을이용한 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 FFS(Fringe Field Switching) 구조의 잔상 감소를 위한 소스/드레인을 이용한 캐패시터 형성방법에 관한 것으로, 프린지 필드 스위칭 (FFS: Fringe Field Switching) 모드 구조의 TFT LCD제조에 있어서, 유리기판상에 제 1 ITO, 게이트라인, 공통라인층을 형성하고, 상기 제 1 ITO, 게이트 라인, 공통라인층상에 절연층을 형성하여 패터닝하고, 상기 패터닝된 절연층상에 픽셀 내부에 트랩되어진 이온들을 방전시키기 위하여 캐패시터를 형성하고, 상기 캐패시터를 포함한 절연층상에 패시베이션층을 형성하여 패터닝하고, 상기 패터닝된 패시베이션 층상에 제 2 ITO를 형성한 것을 특징으로 하여 프린지 필드 모드에 있어서 크게 문제가 되는 잔상의 문제를 감소시킬 수 있는 효과가 있다.

Description

에프에프에스 구조의 잔상 감소를 위한 소스/드레인을 이용한 캐패시터 형성방법{METHOD FOR FORMING CAPACITOR FOR REDUCING IMAGE STICKING USING SOURCE/DRAIN FOR FRINGE FIELD SWITCHING STRUCTURE}
본 발명은 FFS(Fringe Field Switching)구조의 잔상 감소를 위한 소스/드레인을 이용한 캐패시터 형성방법에 관한 것으로, 보다 상세하게는 FFS 모드에서의 잔상을 제거하기 위하여 캐패시터를 소스/드레인과 동일한 재질 및 동일한 공정으로 형성하고 기존 제 2 ITO와 분리시켜 형성함으로써 잔상제거효과를 향상시킨 FFS(Fringe Field Switching)구조의 잔상 감소를 위한 소스/드레인을 이용한 캐패시터 형성방법에 관한 것이다.
본 발명은 LCD(Liquid Crystal Display)분야에 적용될 수 있는 것으로 프린지 필드 스위치(Fringe Field Switch: FFS)구조에서 잔상(image sticking)을 감소시키기 위한 방법으로 사용될 수 있다.
종래의 FFS 구조의 TFT(Thin Film Transistor) LCD에서 큰 문제로 잔상은 완전히 없앨 수가 없으며 이를 최소화 하기 위하여 많은 노력이 진행되어 왔다. 어레이(array) 공정의 패시베이션(passivation)박막의 구조 및 성질, 셀 공정의 액정 및 폴리이미드(PolyImide) 박막, 모듈 구동방법등의 많은 조정(tunning)에도 불구하고 잔상의 문제 해결에는 많은 어려움이 있다.
잔상의 원인이 되는 트랩(trap)되어진 이온들을 제거하기 위한 방법 중 어레이에서의 캐패시터들 즉 Cst, Cgs 형성방법에 대한 연구가 많이 진행되고 있으나 크게 효과를 보고 있지는 못하고 있다.
도 1 및 도 2 에 도시한 바와 같이, 종래의 FFS구조에서는 TFT가 온(ON)되어픽셀이 충전되고 스트레스를 가한 후에 픽셀이 충전된 이온들이 TFT가 오프(OFF)된 후 방전되지 못하고 트랩(trap)되어진 이온들을 방전시키기 위하여 경로가 형성되어 있지 않거나, 도 3 및 도 4에 도시한 바와 같이, 픽셀 전극을 제 2 ITO(Indium Tin Oxide)를 이용하여 게이트(gate)와 오버랩(overlap)되게 형성하여 캐패시터(capacitor)를 형성하여 트랩(trap)되어진 이온들을 방전시키기 위한 경로(Cst')를 형성시켜 놓았다.
그러나 상기한 바와 같은 구조의 트랩되어진 이온들 방전시키기위한 캐패시터는 그 방전효과가 불충분할 뿐만 아니라 캐패시터의 형성공정을 따로 진행해야 하므로 비용이 증가하는 문제점이 있었다.
본 발명의 목적은 상기한 바와 같은 종래 캐패시터 FFS(Fringe Field Switching) 구조의 캐패시터 형성방법에 있어서의 문제점을 개선하기 위해 안출한 것으로서, 캐패시터를 소스/드레인 형성공정과 동시에 형성하여 추가 공정이 필요없고 방전효과과 향상된 캐패시터를 형성할 수 있도록 된 FFS(Fringe Field Switching) 구조의 잔상 감소를 위한 소스/드레인을 이용한 캐패시터 형성방법을 제공함에 있다.
도 1 은 종래 FFS구조를 나타낸 픽셀의 평면도.
도 2 는 도 1 의 회로도.
도 3 은 종래 FFS구조의 다른 실시예를 나타낸 픽셀의 평면도.
도 4 는 도 3 의 회로도.
도 5 는 본 발명의 일실시예에 따른 FFS 구조를 나타낸 픽셀의 평면도.
도 6 은 도 5 의 회로도.
도 7 은 도 5 에 따른 FFS구조의 단면도.
도 8 은 본 발명의 다른 실시예에 따른 FFS구조의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
2 : 게이트 라인 10 : 공통라인
14 : 패시베이션(passivation) 30 : 캐패시터
32 : a-Si층 34 : n+Si층
36 : 소스/드레인 금속층
상기한 바와 같은 목적을 달성하기 위한 본 발명의 바람직한 일실시예에 따르면, 프린지 필드 스위칭 (FFS: Fringe Field Switching) 모드 구조의 TFT LCD제조에 있어서, 유리기판상에 제 1 ITO, 게이트라인, 공통라인층을 형성하고, 상기제 1 ITO, 게이트 라인, 공통라인층상에 절연층을 형성하여 패터닝하고, 상기 패터닝된 절연층상에 픽셀 내부에 트랩되어진 이온들을 방전시키기 위하여 캐패시터를 형성하고, 상기 캐패시터를 포함한 절연층상에 패시베이션층을 형성하여 패터닝하고, 상기 패터닝된 패시베이션 층상에 제 2 ITO를 형성한 것을 특징으로 하는 에프에프에스 구조의 잔상 감소를 위한 소스/드레인을 이용한 캐패시터 형성방법이 제공된다.
또한, 본 발명에 있어서, 상기 캐패시터(Cgs'+Cst')는 게이트라인 및 공통라인과는 오버랩되게 형성된 것을 특징으로 한다.
또한, 본 발명에 있어서, 상기 캐패시터(Cgs'+Cst')는 소스, 드레인 금속과 동일한 금속을 이용하여 형성한 것을 특징으로 한다.
또한, 본 발명에 있어서, 상기 캐패시터(Cgs'+Cst')는 소스, 드레인 공정과 동일한 공정 및 동일한 마스크를 이용하여 형성한 것을 특징으로 한다.
이하 본 발명에 따른 FFS(Fringe Field Switching) 구조의 잔상 감소를 위한 소스/드레인을 이용한 캐패시터 형성방법을 바람직한 실시예를 중심으로 상세히 설명한다.
도 5 는 본 발명의 일실시예에 따른 FFS 구조를 나타낸 픽셀의 평면도이고, 도 6 은 도 5 의 회로도이고, 도 7 은 도 5 에 따른 FFS구조의 단면도로서, 이에 도시한 바와 같이, 본 발명에서는 TFT LCD구동시에 발생하여 잔상에 크게 영향을 주는 스트레스(stress)후에 충전(charging)된 전하들을 방전(discharge)시키기 위한 방법으로, 스트레스(stress)후에 픽셀 내부에 충전된 전하들을 방전시켜주는 역할을 수행하는 경로(Cst')를 형성하였다. TFT 온(ON) 시에 픽셀이 충전되고 스트레스 후에 픽셀 내부에서 충전된 이온들이 트랩되게 되는데 TFT 오프(OFF)시에 이 픽셀 내부에 트랩(trap)되어진 이온들을 방전시키기 위하여 Cst'에 의해 게이트 라인(gate line)을 통하여 외부로 제거되도록 하였다.
또한 Cst'의 형성방법에 있어서 기존의 제 2 ITO(Indium Tin Oxide)(6)를 이용한 형성방법이 아닌 소스, 드레인과 동일한 금속과 동일한 공정을 이용하여 소스/드레인 형성과 동시에 Cst'를 형성하여 추가 마스크의 제작이 필요없고 단순한 공정으로 실현할 수 있는 장점이 있다.
도 5 에 도시한 바와 같이, 본 발명에서는 스트레스 후에 충전된 전하들을 감소시키기 위한 방법으로 스트레스 후에 픽셀 내부에 충전된 전하들을 방전시켜주는 경로 역할을 하는 Cgs'+Cst'(30)을 형성하여 ΔVp를 감소시키는 역할을 하여 TFT 오프시에 트랩되어진 이온들을 방전시켜 주었다. 스트레스를 가한 후에 Cgs의 영향에 의해서 픽셀 내부에 트랩되어진 이온들을 방전시키기 위하여 게이트 라인(2)와 오버랩(overlap)되게 Cgs'을 형성하였으며 Cst의 영향에 의해서 트랩되어진 이온들을 방전시키기 위한 공통라인(10)과 오버랩되게 Cst'을 형성하였다.
즉, 기존의 구조에서는 픽셀이 충전되어 픽셀 내부에 트랩되어진 이온들을 방전시키기에 많은 어려움이 있었지만 본 발명에 의해서 게이트라인과 공통라인 라인에 소스/드레인 금속으로 오버랩되어 형성된 Cgs'+Cst'에 의해서 픽셀 내부에 트랩되어진 이온들이 제거되도록 하였다.
도 5에 도시한 바와 같이, Cgs'+Cst'(30) 형성시 제 2 ITO(6)와는 분리시키고 소스, 드레인 금속을 이용하여 게이트와 공통라인 라인에 오버랩되게 Cgs'+Cst'를 형성하였다.
유리기판상에 제 1 ITO(4), 게이트 라인(2), 절연막 공정(112), 진행 후에 소스/드레인 공정 진행시 소스/드레인 메탈을 이용하여 게이트와 Com 라인에 오버랩되도록 Cgs'+Cst' 패턴(30)을 형성한다. 다음으로 패시베이션(14)형성, 비아(via)공정, 제 2 ITO(6) 형성공정을 진행한다. TFT 온(ON)시에 픽셀이 충전되어 픽셀 내부에 트랩(trap)되어진 이온들이 TFT 오프(OFF)시에 위와 같이 형성된 Cgs'+Cst'(30)에 의해 방전(discharging)된다.
도 8 은 본 발명의 다른 실시예에 따른 FFS구조의 단면도로서, 이에 도시한 바와 같이, 상기 캐패시터(30)의 구조가 a-si층(32), n+si층(34), 소스/드레인층(36)으로 형성된 구조이다.
따라서, 상기한 바와 같은 본 발명에 따른 FFS(Fringe Field Switching) 구조의 잔상 감소를 위한 소스/드레인을 이용한 캐패시터 형성방법에 의하면, 본 발명에 의해서 프린지 필드 모드에 있어서 크게 문제가 되는 잔상의 문제를 감소시킬 수 있는 효과가 있다.
또한, 소스/드레인과 동일한 금속과 동일한 형성 방법에 의하여 게이트 라인과 공통라인에 오버랩 되게 Cgs'+Cst'을 형성하여 TFT 온(ON)시에 픽셀이 충전되어 픽셀 내부에 트랩되어진 이온들을 TFT 오프(OFF)시에 Cgs'+Cst'에 의해 픽셀 내부에 트랩되어진 이온들이 제거되도록 하여 잔상 감소에 큰 효과를 가진 유용한 발명이다.
아울러 상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 프린지 필드 스위칭 (FFS: Fringe Field Switching) 모드 구조의 TFT LCD제조에 있어서,
    유리기판상에 제 1 ITO, 게이트라인, 공통라인층을 형성하고,
    상기 제 1 ITO, 게이트 라인, 공통라인층상에 절연층을 형성하여 패터닝하고,
    상기 패터닝된 절연층상에 픽셀 내부에 트랩되어진 이온들을 방전시키기 위하여 캐패시터를 형성하고,
    상기 캐패시터를 포함한 절연층상에 패시베이션층을 형성하여 패터닝하고,
    상기 패터닝된 패시베이션 층상에 제 2 ITO를 형성한 것을 특징으로 하는 에프에프에스 구조의 잔상 감소를 위한 소스/드레인을 이용한 캐패시터 형성방법.
  2. 제 1항에 있어서, 상기 캐패시터(Cgs'+Cst')는 게이트라인 및 공통라인과는 오버랩되게 형성된 것을 특징으로 하는 에프에프에스 구조의 잔상 감소를 위한 소스/드레인을 이용한 캐패시터 형성방법.
  3. 제 1항에 있어서, 상기 캐패시터(Cgs'+Cst')는 소스, 드레인 금속과 동일한 금속을 이용하여 형성한 것을 특징으로 하는 에프에프에스 구조의 잔상 감소를 위한 소스/드레인을 이용한 캐패시터 형성방법.
  4. 제 1항에 있어서, 상기 캐패시터(Cgs'+Cst')는 소스, 드레인 공정과 동일한 공정 및 동일한 마스크를 이용하여 형성한 것을 특징으로 하는 에프에프에스 구조의 잔상 감소를 위한 소스/드레인을 이용한 캐패시터 형성방법.
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