KR101378055B1 - 액정표시장치 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 본 발명에 따른 액정표시장치는, 화상표시영역과 화상비표시영역을 포함하는 제1기판과, 상기 제1기판에 대향하는 제2기판 및 상기 두 기판 사이에 형성된 액정층을 포함하며, 상기 제1기판은 상기 제1기판 상에 행 및 열 방향으로 비열되어 M×N개의 화소를 정의하는 N개의 게이트라인 및 M개의 데이터라인, 각각의 화소에 형성되며, 해당 화소의 게이트라인과 접속되는 박막트랜지스터, 각각의 화소에 형성되어 상기 박막트랜지스터를 통해 신호가 인가되는 화소전극 및 상기 첫번째 행의 화소에 형성되어 해당 화소전극에 신호를 인가하는 더미 박막트랜지스터를 포함한다.
Figure R1020070023214
수평 첫라인 빛샘, 더미 게이트라인

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
도 1은 종래 기술에 따른 액정표시장치를 개략적으로 나타낸 분해사시도.
도 2는 종래 기술에 따른 액정표시장치의 제1기판 일부를 개략적으로 나타낸 평면도.
도 3는 본 발명에 따른 제1기판을 개략적으로 나타낸 평면도.
도 4a는 본 발명의 실시예에 따른 제1기판에 형성된 화소의 구조를 설명하기 위한 도면.
도 4b는 도 4a의 IVb-IVb'선에 따른 단면도.
<도면의 주요 부분에 대한 부호의 설명>
ACT : 표시영역 N_ACT : 비표시영역
GL : 게이트라인 DL : 데이터라인
P : 화소 T : 박막트랜지스터
T' : 더미 박막트랜지스터 109, 109' : 스토리지 커패시터
118 : 화소전극 121, 121' : 게이트전극
122, 122' : 소스전극 123, 123' : 드레인전극
124 : 액티브층
본 발명은 액정표시장치에 관한 것으로, 더 상세하게는 첫 번째 게이트라인의 밝음 현상을 감소시킨 액정표시장치에 관한 것이다.
근래, 핸드폰(Mobile Phone), PDA, 컴퓨터, 대형 TV와 같은 각종 전자기기가 발전함에 따라 이에 적용할 수 있는 평판표시장비(Flat Panel Display Device)에 대한 요구가 점차 증대되고 있다.
이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display), VFD(Vacuum Fluorescent Display) 등이 활발히 연구되고 있지만, 양산화 기술, 구동수단의 용이성, 고화질의 구현이라는 이유로 인해 현재에는 액정표시장치(LCD)가 각광을 받고 있다.
액정표시장치는 액정의 광학적 이방성을 이용한 표시장치로서, 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 구현하게 된다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도이다.
도면에 도시된 바와 같이, 상기 액정표시장치는 크게 박막트랜지스터 등이 형성된 제1기판과, 상기 제1기판에 대향하며 컬러필터층 등이 형성된 제2기판 및 상기 두 기판 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.
상기 제2기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현 하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 상기 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
또한, 상기 제1기판(10)은 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.
이와 같이 구성된 상기 제2기판(5)과 제1기판(10)은 화상표시 영역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 상기 제2기판(5)과 제1기판(10)의 합착은 상기 제2기판(5) 또는 제1기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.
도 2는 일반적인 액정표시장치의 제1기판의 하나의 화소를 개략적으로 나타내는 평면도이다.
도면에 도시된 바와 같이, 제1기판(10)에는 상기 제1기판(10) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(16)과 데이터라인(17)이 형성되어 있다. 이때, 상기 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자인 박막트랜지스터(T)가 형성되어 있으며, 상기 화소영역 내에는 상기 박막트랜지스터(T)에 연결되어 제2기판(미도시)의 공통전극과 함께 전계를 형성하여 액정(미도시)을 구동시키는 화소전극(18)이 형성되어 있다.
상기 박막트랜지스터는 상기 게이트라인(16)의 일부를 구성하는 게이트전극(21), 상기 게이트전극(21) 위에 형성된 반도체층(24), 상기 반도체층(24) 위에 형성되어 데이터라인(17)을 통해 입력되는 신호를 상기 화소전극(18)에 인가하는 소스전극(22) 및 드레인전극(23)으로 구성되어 있다.
상기와 같은 구성의 액정표시소자에서 제1기판의 화소전극에는 화소전압이 인가되어 제2기판의 공통전극과의 사이에 형성된 액정층에 전계를 형성하며, 이러한 전계는 화소전극에 다음 신호(즉, 화소전압)가 입력될 때까지 유지되지 못한다. 따라서, 인가된 화소전압을 일정 시간동안 유지하여 액정층에 설정된 시간 동안 전계를 인가하기 위해서는 화소내에 스토리지 커패시터를 형성해야만 한다. 도면에 도시된 바와 같이, 스토리지 커패시터는 일반적으로 n-1번째 게이트라인(16)의 일부를 n번째 화소의 화소전극(18)과 오버랩시킴으로써 형성한다. 이러한 스토리지 커패시터를 스토리지 온 게이트(storage on gate) 방식의 커패시터라고 하는데, 이 방식에서는 첫번째 행의 화소의 경우에 더미 게이트라인을 하나 더 설계하여 더미 게이트라인 상에 스토리지 커패시터를 형성하게 된다.
그러나 더미 게이트라인에는 전압이 인가되지 않는다. 따라서, 다른 화소와 동일한 스토리지 커패시터 구조인 경우도 커패시턴스 값이 다른 라인의 스토리지 커패시턴스 값보다 작다.
또한, 화소전극과 인접한 화소전극 사이에는 기생 커패시턴스(parasitic capacitance)가 발생하게 되는데, 첫번째 라인 화소의 경우에는 인접한 화소전극이 다른 라인의 화소와 다른 형태를 띠므로 첫번째 라인 화소의 기생 커패시턴스 또한 다른 라인 화소의 커패시턴스와는 다른 값을 가진다.
상기한 스토리지 커패시턴스와 기생 커패시턴스의 차이는 결국 첫번째 라인 화소의 킥백 전압(kickback voltage)를 다른 라인 화소의 화소전압에 있어서 킥백 전압보다 크게 만든다. 이러한 킥백 전압의 증가로 인해 다른 라인의 화소보다 첫번째 라인의 화소가 밝게 되는 문제점을 일으킨다. 또한, 첫번째 라인의 화소의 경우에는 프레임 반전에 의한 영향으로 다른 라인에 비해 밝게 보이는 현상이 나타나기도 한다.
본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로, 차광층을 이용하여 화소를 가리는 것이 아니라 한 화소 내에서 박막트랜지스터의 구조와 개구율을 변경시켜 밝음 현상을 개선한 액정표시장치를 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해 본 발명에 따른 액정표시장치는, 화상표시영역과 화상비표시영역을 포함하는 제1기판과, 상기 제1기판에 대향하는 제2기판 및 상기 두 기판 사이에 형성된 액정층을 포함하며, 상기 제1기판은 상기 제1기판 상에 행 및 열 방향으로 비열되어 M×N개의 화소를 정의하는 N개의 게이트라인 및 M개의 데이터라인, 각각의 화소에 형성되며 해당 화소의 게이트라인과 접속되는 박막트랜지스터, 상기 각각의 화소에 형성되어 상기 박막트랜지스터를 통해 신호가 인가되는 화소전극, 및 상기 각각의 화소 중 첫번째 행의 화소에 형성되어 해당 화소전극에 신호를 인가하는 더미 박막트랜지스터를 포함하고, 상기 첫번째 행의 화소에 형성된 화소전극은 상기 더미 박막트랜지스터 및 첫번째 행의 박막트랜지스터에 동시에 연결되고, n번째(1<n≤N) 행의 화소에 형성된 화소전극은 n번째 행의 박막트랜지스터에 연결된 것을 특징으로 한다.
이하 도면을 참조하여 본 발명에 따른 액정표시장치에 대해 설명한다.
본 발명은 첫번째 행의 화소에서 나타나는 빛샘현상을 감소시킨 액정표시장치에 관한 것이다. 본 발명의 실시예에 따르면 첫번째 행의 빛샘현상을 감소시키기 위해서 첫번째 행의 화소에 박막트랜지스터 이외에 추가로 더미 박막트랜지스터를 더 형성하여 화소의 충전력을 높이는 것을 특징으로 한다.
또한 첫번째 화소의 킥백 전압을 줄이기 위해 첫번째 라인의 스토리지 커패시턴스를 다른 행의 스토리지 커패시턴스보다 크게 형성하는 것을 특징으로 한다.
일반적으로 제1기판의 화소전극은 제2기판의 공통전극과 함께 전계를 형성하는데, 상기 전계를 형성하는 전하는 다음 신호가 들어올 때까지 유지되지 못한다. 따라서, 상기 인가된 전압을 유지하기 위해서 스토리지 커패시터가 형성된다.
그러나 게이트 신호에 의해 화소전극에 전달된 신호전압은 들어온 상태를 그대로 유지하지 못하고 ΔVp 만큼 전압 강하가 이루어지는데, ΔVp 를 킥백 전압이라고 한다. 킥백 전압은 박막트랜지스터의 게이트전극과 소스전극 또는 드레인전극이 겹치는 부분에서 기생용량(Cgd)(parasitic capacitance)에 의해 생기며, 킥백 전압이 큰 경우 액정에 인가되는 유효전압이 낮아지기 때문에 액정이 효과적으로 구동되지 않아 블랙 상태에서 빛샘이 나타난다.
상기 기생용량(Cgd) 때문에 화소 전압은 킥백 전압(ΔVp)만큼의 전압 변화가 생기게 되는데, 상기 킥백 전압은 다음 수학식과 같다.
Figure 112007019224324-pat00001
여기서 Clc는 액정 커패시터의 커패시턴스를 나타내고 Cst는 스토리지 커패시터의 커패시턴스를 나타낸다. 또한, ΔVp는 하이(high) 게이트 전압과 로우(low) 게이트 전압 사이의 전압차를 나타낸다.
본 발명의 실시예에서는 스토리지 커패시턴스의 값을 크게 하여 상기한 킥백 전압을 감소시켜 빛샘 현상을 줄인다.
본 발명의 실시예에서는 빛샘 현상을 줄이기 위한 상기한 두 방법을 함께 설명하도록 하며, 각각의 실시예로서 별개로 실시될 수 있음은 물론이다.
도 3은 본 발명에 따른 액정표시장치의 구조를 개념적으로 나타낸 개념도이며, 도 4a는 본 발명의 일 실시예에 따른 액정표시장치의 화소 구조를 나타내는 도면이고, 도 4b는 도 4a의 IVb-IVb'선에 따른 단면도이다. 도 4a와 도 4b와 관련하여, 실제의 제1기판(101)에는 N개의 게이트라인(GL)과 M개의 데이터라인(DL)이 교차하여 M×N개의 화소가 존재하지만 설명의 편의상 도면에는 첫번째 행의 화소(P1)와 두번째 행의 화소(P2)부분만을 나타내었다. 그리고, 이하의 설명에서 어떤 막이나 층이 다른 막이나 층 상에 형성되어 있다는 것은 두 막이나 층이 접한 경우뿐만 아니라 두 막이나 층 사이에 다른 막이나 층이 존재하는 경우도 포함한다.
또한, 설명의 편의를 위해 게이트라인(GL1, GL2, ...)이 연장된 방향을 행 방향 또는 좌우방향, 데이터라인(DL1, DL2, ...)이 연장된 방향을 열 방향 또는 상 하방향으로 하여 설명한다.
도 3를 참조하면, 일반적으로 제1기판(101)은 화상이 표시되는 화상표시영역(ACT)과 화상이 표시되지 않은 그 이외의 영역인 화상비표시영역(N_ACT)으로 구분된다. 통상 화상비표시영역(N_ACT)은 화상표시영역(ACT)의 가장자리를 따라 화상표시영역을 감싸며 외곽에 위치하는 영역으로 게이트라인(GL)과 데이터라인(DL)에 신호를 인가하는 게이트패드(GP)와 데이터패드(DP)가 형성되어 있다.
도 3에 도시된 바와 같이, 화상표시영역(ACT)에는 N개의 게이트라인(GL)과 M개의 데이터라인(DL)이 각각 행 및 열 방향으로 서로 수직교차하도록 배치되어 복수의 화소(P)가 형성된다.
첫번째 행의 화소(P1)를 이루는 첫번째 행의 게이트라인(GL1)의 위쪽에는 첫번째 행의 게이트라인(GL1)에 선행하는 더미 게이트라인(DGL)이 형성되어 있다. 여기서, 더미(dummy)라는 용어가 사용된 이유는 각 행의 화소(P)에 게이트신호를 인가하는 게이트라인(GL)과 달리, 첫번째 행에 선행하는 화소가 존재하지 않기 때문이다.
더미 게이트라인(DGL)은 화상비표시영역(N_ACT)에 형성되며 첫번째 행의 화소(P1)의 상부 방향의 경계선 영역에 형성하는 것이 바람직하다.
상기 더미 게이트라인(DGL)에는 박막트랜지스터(T)가 형성된다. 이때, 다른 게이트라인(GL)과는 달리 상기 더미 게이트라인(DGL)에 접속되는 박막트랜지스터(T')는 첫번째 행의 게이트라인(GL)에 대응하는 화소(P1)에 형성된 다. 다시 말해서, 첫번째 행(즉, n=1)의 화소(P1)와 두번째 이후 행(즉, n≥2)의 화소(Pn, n≥2)의 구조가 다르게 형성된다.
첫번째 행의 화소(P1)와 n번째 행의 화소(Pn)의 구조에 대해서는 도 4a와 도 4b를 참조하여 구체적으로 설명한다.
도 4a와 도 4b를 제1기판(110) 상에는 게이트라인(GL), 게이트라인(GL)과 교차하도록 형성된 데이터라인(DL), 게이트라인(GL)과 데이터라인(DL)에 의해 정의되는 화소(P), 상기 화소(P)에 형성된 박막트랜지스터(T)를 포함하며, 상기 첫번째 행의 게이트라인(GL1) 전단에 형성된 더미 게이트라인(DGL)과 상기 더미 게이트라인(DGL)에 접속되며 첫번째 행의 화소(P1)에 배치되는 더미 박막트랜지스터(T')를 포함한다.
먼저 화상표시영역의 n번째 행의 화소(P)에 대해 설명하면 다음과 같다.
제1기판(101)은 유리나 석영 또는 세라믹 등의 절연성 재질을 포함하여 만들어지며, 그 위에는 크롬, 몰리브덴, 텅스텐, 니켈, 알루미늄, 및 이들의 합금들 중 적어도 어느 하나의 물질로 형성된 단일층 또는 다중층으로 이루어진 게이트라인이 배치된다.
제1기판(110) 상에는 게이트절연막(111)이 형성되어 있다. 상기 게이트절연막(111)은 질화규소(SiNx), 산화규소(SiOx) 등으로 이루어진 무기 물질을 적층함으로써 형성된다.
상기 게이트절연막(111) 상에는 게이트라인(GL)과 실질적으로 수직교차하도록 열 방향으로 M개의 데이터라인(DL)이 형성되어 있다. 데이터라인(DL)은 금속 단 일층 또는 다중층으로 형성될 수 있으며 크롬, 콜리브덴, 텅스텐, 니켈, 알루미늄 및 이들의 합금들 중 적어도 어느 하나를 포함하여 마련될 수 있다.
M개의 데이터라인(DL)은 상기한 N개의 게이트라인(GL)과 함께 행열(matrix) 형태의 M×N 개의 화소(P)를 정의한다. 도 4a에 도시된 바와 같이, 각각의 화소에는 박막트랜지스터가 형성된다.
그리고, 도 4b에 도시된 바와 같이, 박막트랜지스터(T)는 제1기판(110)에 형성되어 게이트전압이 인가되는 게이트전극(121)과, 상기 게이트전압이 인가됨에 따라 전도채널(conductive channel)을 형성하는 액티브층(124)과, 상기 액티브층(124) 위에 형성되어 전도채널을 통해 신호를 화소영역에 인가하는 소스전극(122) 및 드레인전극(123)으로 이루어진다.
이때, 상기 액티브층(124)은 반도체층(124a)과 오믹접촉층(124b)이 차례로 적층되어 형성되며, 반도체층(124a)은 비정질실리콘 또는 결정질 실리콘 등의 반도체로 이루어질 수 있다. 오믹접촉층(124b)은 n형 불순물이 도핑되어 있는 비정질 실리콘 등의 물질로 형성된다.
데이터라인(DL)과 소스/드레인전극(122, 123)이 형성된 제1기판(110) 상에는 보호막(131)이 형성되어 있다. 보호막(131)은 무기절연막 또는 유기절연막으로 이루어질 수 있다.
보호막(131) 상에는 화소전극(118)이 형성되어 있다. 화소전극(118)은 표시부(ACT)의 화소에 형성된다. 화소전극(118)은 보호막(131)에 형성된 콘택홀(126)을 통해 드레인전극(123)과 전기적으로 접속된다.
화소전극(118)은 투명한 도전 물질로 형성되며, 예를 들어 인듐-틴-옥사이드(indium tin oxide, ITO) 또는 인듐-징크-옥사이드(indium zinc oxide, IZO)를 이용하여 형성할 수 있다.
도 4a에 도시된 바와 같이, 상기 게이트라인(GL) 중 첫번째 행의 게이트라인(GL1)의 상부에는 더미 게이트라인(DGL)이 선행한다. 즉, 더미 게이트라인(DGL)은 게이트라인(GL)과 나란하게 형성되며 비표시부(N_ACT)에 형성되어 있다.
더미 게이트라인(DGL)은 단일층 또는 다중층으로 형성될 수 있으며, 크롬, 몰리브덴, 텅스텐, 니켈, 알루미늄, 크롬 및 이들의 합금 등을 포함할 수 있다. 이때, 게이트라인(GL)과 더미 게이트라인(DGL)은 상기 게이트라인(GL)과 동일로 동일한 물질로 형성된다.
첫번째 행의 화소(P1) 내의 더미 게이트라인(DGL)과 데이터라인(DL)의 교차영역에는 상기 더미 게이트라인(DGL)과 접속되는 더미 박막트랜지스터(T')가 형성된다.
상기 더미 박막트랜지스터(T')는 게이트라인(GL)이 아닌 더미 게이트라인(DGL)과 연결되어 박막트랜지스터가 형성된다는 점을 제외하고 상기 박막트랜지스터(T)와 유사하게 형성된다.
더미 게이트라인(DGL)에는 일 방향으로 분지되어 게이트전극(121')이 형성된다.
더미 게이트라인(DGL)을 포함한 절연기판 상에는 게이트절연막(111')이 형성되어 있으며, 상기 게이트절연막(111') 상에는 M개의 데이터라인(DL)이 더미 게이 트라인(DGL)과 교차하도록 형성되어 있다.
상기 데이터라인(DL)에는 데이터라인(DL)으로부터 분지되어 더미 게이트라인(DGL)에 연결된 게이트전극(121') 방향으로 연장된 소스전극(122') 및 게이트전극(121')을 중심으로 소스전극(122')과 이격하여 배치되어 있는 드레인전극(123')이 형성되어 있다.
상기 게이트전극(121')과 소스전극(122') 및 드레인전극(123')에 의하여 각 첫번째 행의 화소(P1)에 더미 박막트랜지스터(T')가 형성된다.
데이터라인(DL)과 소스/드레인전극(122', 123')을 비롯한 절연기판(110) 상에는 보호막(131)이 형성되어 있다. 보호막(131)에는 드레인전극(123')을 일부 노출시키는 콘택홀(contact hole, 126')이 형성되어 있다.
보호막(131) 상에는 화소전극(118)이 형성되어 있다. 상기 화소전극(118)은 첫번째 행 화소(P1)의 화소전극(118)으로서, 박막트랜지스터(T)의 드레인전극(123)과 접속되어 있다. 따라서, 첫번째 행의 화소전극(118)은 더미 게이트라인(DGL)에 연결된 더미 박막트랜지스터(T')와 첫번째 행의 게이트라인(GL1)에 연결된 박막트랜지스터(T)에 의해 동시에 신호가 인가된다.
상기한 바와 같이 첫번째 행의 화소전극(118)은 두 개의 박막트랜지스터(T, T')를 통해 동시에 신호가 인가되기 때문에 하나의 박막트랜지스터에 의해 신호가 인가될 때에 비해 신호지연이나 신호감쇄가 없어지게 된다. 일반적으로 첫번째 행의 화소전극(118)에 있어 화소당 하나의 박막트랜지스터로는 화소전극(118)에서의 신호감쇄 등에 의해 액정분자를 충분히 구동할 수 있을 만큼의 실질적인 유효 전압 이 나오지 않을 수 있다. 즉, 화소전압의 완전 충전(full charging)이 되지 않는 것이다.
그러나 본 발명에 따른 실시예에서는 첫번째 행의 화소(P1)에 두 개의 박막트랜지스터(T, T')가 형성되어 신호를 인가하므로 첫번째 행의 화소전극(118)이 완전 충전된다. 이와 같이 화소전극(118)이 완전 충전됨에 따라 화소전극(118)에 걸리는 실효전압이 높아지고, 그 결과 액정분자의 이상 구동이 줄어들어 빛샘 현상이 감소하게 된다.
한편, 더미 게이트라인(DGL)의 일단에 더미게이트패드(미도시)를 형성하여 더미 게이트라인(DGL)과 첫번째 행의 게이트라인(GL1)과 동시에 같은 신호를 인가할 수 있다. 그러나 바람직하게는 첫번째 행의 게이트라인(GL1)의 적어도 일단은 첫번째 행의 게이트라인(GL1)의 일부가 연장된 연결부를 통해 더미 게이트라인(DGL)에 연결할 수 있다. 상기 연결부는 화상비표시영역(N_ACT)에 형성되어 화상에 영향을 미치지 않는다. 이때, 상기 게이트라인(GL)에 신호가 인가되는 게이트패드(GP, 도 3 참조)가 형성된 방향으로의 일단 또는 게이트패드(GP)가 형성된 방향과 반대 부분, 즉 타단에 연결부를 형성할 수 있으며, 게이트라인(GL1)의 양단에 형성할 수도 있음은 물론이다.
따라서, 더미 게이트라인(DGL)과 첫번째 행의 게이트라인(GL1)은 더미게이트패드를 별도로 형성하는 경우 별도로 같은 신호를 인가할 수도 있다. 바람직하게는 게이트라인(GL1)과 더미 게이트라인(DGL)이 전기적으로 접속됨으로써 동시에 같은 신호가 인가된다. 이 결과, 박막트랜지스터(T)와 더미 박막트랜지스터(T')를 통해 화소전극(118)에 동시에 같은 전압이 인가되기 때문에 화소전극(118)이 빠르고 효율적으로 충전된다.
이때, 상기 더미 게이트라인은 상기 게이트라인과 동일 물질로 형성될 수 있다.
한편, 본 발명의 실시예에 있어 더미 게이트라인(DGL)은 n번째(1≤n≤N) 행의 게이트라인(GLn)보다 선폭이 넓게 형성되는 것을 특징으로 한다. 이때, 상기 더미 게이트라인(DGL)이 게이트라인(GLn)보다 넓은 선폭으로 형성됨으로써 첫번째 행의 화소(P1)의 면적이 2번째 이후 행의 화소(Pn)의 면적보다 작게 형성된다.
이와 같이, 2번째 이후 행의 화소 면적이 첫번째 행의 화소 면적보다 작게 되므로, 해당화소를 투과하는 광량이 감소하게 되어 첫번째 행의 화소가 비정상적으로 밝게 되는 현상을 완화시킬 수가 있게 된다.
이때, 더미 게이트라인(DGL)이 넓게 형성되는 경우 화소(P1)의 면적이 작아지나, 기존의 발명에서 화소(P1)의 상부 약 50%를 제2기판의 차광층(미도시)으로 가렸던 것과 비교하여 실질적인 개구율이 향상되는 효과가 있다.
종래의 기술에 따르면, 상기한 첫번째 라인의 밝음 현상을 감소시키기 위하여 첫번째 화소의 약 50%를 가리도록 차광층을 형성하였다. 이 경우 첫번째 행의 휘도를 감소시킬 수는 있었으나 개구율이 저하되는 문제점이 있었다. 이에 비하여, 본 발명의 실시예에서는 게이트라인의 면적을 넓힘으로써 휘도를 감소시킴과 동시에 차광층을 박막트랜지스터(T)와 게이트라인(GL) 및 데이터라인(DL) 부근으로 최소화할 수 있어 실질적인 개구율이 향상된다.
그리고, 본 발명의 실시예에서는 화소전극(118)은 절연막(131)을 사이에 두고 게이트라인(GL) 또는 더미 게이트라인(DGL)과 중첩하여 각각 제1, 제2스토리지 커패시터(109, 109')를 형성한다.
이때, 스토리지 커패시터는 n-1번째(1<n≤N) 게이트라인(GLn)의 일부를 n번째 스토리지 커패시터(109)의 전극으로 사용하는 스토리지 온 게이트(storage on gate) 방식으로 형성한다. 즉, n-1번째 행의 게이트라인(GL) 및 n번째 행의 화소전극(118)이 절연막(131)을 사이에 두고 중첩되어 n번째 행의 화소(Pn)의 제1스토리지 커패시터(109)가 형성된다. 첫번째 행의 화소전극(118)에는 선행하는 게이트라인(GL)이 없으므로 첫번째 행의 화소전극(118) 및 더미 게이트라인(DGL)의 일부 영역이 중첩되어 제2스토리지 커패시터(109')가 형성된다.
상기 첫번째 행의 제2스토리지 커패시터(109')는 n번째 행의 제1스토리지 커패시터(109)보다 큰 것을 특징으로 한다. 이를 위해서 첫번째 행의 화소전극(118)과 더미 게이트라인(DGL)이 중첩되는 일부영역의 면적이 n번째 행의 화소전극(118)과 n-1번째 게이트라인(GLn-1)이 중첩되는 일부영역의 면적보다 더 크게 형성된다.
한편, 본 발명의 실시예에서는 상기 화소전극(118)을 더미 게이트라인(DGL) 및 게이트라인(GL)과 중첩시키기 위해, 화소전극(118)의 일부를 더미 게이트라인(DGL)과 게이트라인(GL) 측으로 연장할 수 있으며, 상기 더미 게이트라인(DGL)과 게이트라인(GL)의 일부를 화소전극(118) 측으로 연장함으로써 중첩시킬 수도 있을 것이다.
상기한 바와 같이 본 발명의 실시예에 따르면 첫번째 행의 스토리지 커패시 턴스의 값은 두번째 이하의 행의 스토리지 커패시턴스의 값보다 크게 형성된다. 스토리지 커패시턴스의 값이 클수록 킥백 전압이 작아지는 효과가 있으므로, 해당되는 행 화소의 전압보유비(voltage holding ratio)를 향상시켜 빛샘현상을 감소시킬 수 있다.
상기한 바와 같이 본 발명의 실시예에 따르면 첫번째 행의 화소에 박막트랜지스터와 함께 더미 박막트랜지스터를 형성함으로써 첫번째 행의 충전력을 향상시키며, 첫번째 행의 스토리지 커패시터를 n번째 행의 스토리지 커패시터보다 크게 형성함으로써 전압유지비를 향상시켜 빛샘 현상을 감소시키는 효과가 있다.
또한 더미 게이트라인의 선폭을 넓히고 스토리지 커패시터를 더 크게 형성함으로써, 첫번째 행 화소의 빛샘을 줄임과 동시에 결과적으로 개구율이 상승되는 효과가 있다.
본 발명에 대해서 구체적으로 기재된 설명은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다.
따라서, 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이 본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로, 차광층을 이용하여 화소를 가리는 것이 아니라 한 화소 내에서 박막트랜지스터의 개수와 구조 및 개구율을 변경시켜 밝음 현상을 개선한 액정표시장치를 제공한다.

Claims (15)

  1. 화상표시영역과 화상비표시영역을 포함하는 제1기판과, 상기 제1기판에 대향하는 제2기판 및 상기 두 기판 사이에 형성된 액정층을 포함하며,
    상기 제1기판은
    상기 제1기판 상에 행 및 열 방향으로 배열되어 M×N개의 화소를 정의하는 N개의 게이트라인 및 M개의 데이터라인;
    각각의 화소에 형성되며 해당 화소의 게이트라인과 접속되는 박막트랜지스터;
    상기 각각의 화소에 형성되어 상기 박막트랜지스터를 통해 신호가 인가되는 화소전극; 및
    상기 각각의 화소 중 첫번째 행의 화소에 형성되어 해당 화소전극에 신호를 인가하는 더미 박막트랜지스터를 포함하고,
    상기 첫번째 행의 화소에 형성된 화소전극은 상기 더미 박막트랜지스터 및 첫번째 행의 박막트랜지스터에 동시에 연결되고, n번째(1<n≤N) 행의 화소에 형성된 화소전극은 n번째 행의 박막트랜지스터에 연결된 것을 특징으로 하는 액정표시장치.
  2. 제1항에 있어서,
    상기 N개의 게이트라인 중 첫번째 행의 게이트라인에 선행하며, 상기 더미 박막트랜지스터와 접속되는 더미 게이트라인을 더 포함하는 것을 특징으로 하는 액정표시장치.
  3. 제2항에 있어서,
    상기 더미 게이트라인은 비표시영역에 형성되는 것을 특징으로 하는 액정표 시장치.
  4. 삭제
  5. 제2항에 있어서,
    상기 더미 게이트라인은 적어도 일단에 상기 첫번째 행의 게이트라인과 전기적으로 접속되는 연결부를 더 포함하는 것을 특징으로 하는 액정표시장치.
  6. 제5항에 있어서,
    상기 연결부는 비표시영역에 형성되는 것을 특징으로 하는 액정표시장치.
  7. 제2항에 있어서,
    상기 더미 게이트라인의 일단에 상기 첫번째 행의 게이트라인과 동일한 신호를 인가하는 더미 게이트패드가 더 형성된 것을 특징으로 하는 액정표시장치.
  8. 삭제
  9. 제2항에 있어서,
    상기 더미 게이트라인은 상기 N개의 게이트라인과 동일 물질로 형성되는 것을 특징으로 하는 액정표시장치.
  10. 제2항에 있어서,
    상기 첫번째 행의 게이트라인 및 상기 더미 게이트라인은 상기 첫번째 행의 화소에 형성된 화소전극과 중첩되며, 각각 서로 다른 용량을 갖는 제1스토리지 커패시터 및 제2스토리지 커패시터를 형성하는 것을 특징으로 하는 액정표시장치.
  11. 제10항에 있어서,
    상기 제2스토리지 커패시터의 용량은 상기 제1스토리지 커패시터의 용량보다 큰 것을 특징으로 하는 액정표시장치.
  12. 제2항에 있어서,
    상기 더미 게이트라인은 상기 N개의 게이트라인보다 선폭이 넓은 것을 특징으로 하는 액정표시장치.
  13. 제1항에 있어서,
    상기 첫번째 행의 화소는 상기 n번째(1<n≤N) 행의 화소보다 작게 형성되는 것을 특징으로 하는 액정표시장치.
  14. 제1항에 있어서,
    상기 박막트랜지스터는
    상기 게이트라인에서 분지된 게이트전극;
    상기 데이터라인에서 분지된 소스전극; 및
    상기 게이트전극을 중심으로 상기 소스전극과 이격되어 형성된 드레인전극을 포함하는 액정표시장치.
  15. 제2항에 있어서,
    상기 더미 박막트랜지스터는
    상기 더미 게이트라인에서 분지된 게이트전극;
    상기 데이터라인에서 분지된 소스전극; 및
    상기 게이트전극을 중심으로 상기 소스전극과 이격되어 형성된 드레인전극을 포함하는 액정표시장치.
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