JP5503996B2 - Ｔｆｔ−ｌｃｄアレイ基板及びその製造方法 - Google Patents
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Description
本発明は、ＴＦＴ−ＬＣＤアレイ基板及びその製造方法に関する。
薄膜トランジスタ液晶表示装置（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ，以下ＴＦＴ−ＬＣＤと略称する）は、体積が小さい、エネルギーの損失が小さい、及び輻射がないなどの特徴を備え、現在のフラットパネルディスプレイのマーケットにおいて主導的地位を占めている。
ＴＦＴ−ＬＣＤは、主に互いに対向して配置されたアレイ基板及びカラーフィルター基板から構成される。アレイ基板には、薄膜トランジスタと画素電極がマトリックス状に配列され、それぞれの画素電極は薄膜トランジスタによって制御される。薄膜トランジスタがオンされた場合、オンされた期間内に画素電極が充電され、充電が終わった後、画素電極は、その電圧が次のスキャンまで維持され、次のスキャン時に再び充電される。通常、液晶容量が大きくないので、液晶容量だけによって、画素電極の電圧を維持することができない。よって、蓄積容量を設けることによって、画素電極の電圧を維持できる。蓄積容量には、通常、主に蓄積容量がゲートラインに位置する（Ｃｓ ｏｎ Ｇａｔｅ）タイプ、蓄積容量が共通電極線に位置する（Ｃｓ ｏｎ Ｃｏｍｍｏｎ）タイプ、及びこの二つのタイプを組合わせて構成したタイプがある。この組合わせた構成とは、蓄積容量の一部がゲートラインに形成され、他の一部が共通電極線に形成された構成をいう。
ＴＦＴ−ＬＣＤが作動する際、ソース電極とゲート電極との間、ドレイン電極とゲート電極との間に寄生容量が存在するため、画素電極の充電が終わった瞬間に、キックバック電圧ΔＶｐが生じる。このキックバック電圧Ｖｐは下記の式で表す。即ち、
但し、Ｖｇｈはゲート電極のオン電圧であり、Ｖｇｌはゲート電極のオフ電圧であり、Ｃｌｃは液晶容量であり、Ｃｇｓは寄生容量であり、Ｃｓは蓄積容量である。
研究によると、キックバック電圧ΔＶｐの存在により、画素電極の極性が変わり、さらに、正・負極の電圧差が一致しないようになってしまい、表示画面にフリッカの現象が現われてしまい、表示品質に厳しい影響を与える。よって、設計上、生じたキックバック電圧ΔＶｐが小さいほどよいことが要求された。寄生容量Ｃｇｓを小さくすることにより、キックバック電圧ΔＶｐを小さくすることができるが、製造プロセスに制限があるため、従来のＴＦＴ−ＬＣＤでは寄生容量を完全に除去することができない。従来技術の蓄積容量Ｃｓを増やしてキックバック電圧ΔＶｐを小さくする技術案において、以下の技術的問題が存在する。即ち、
（１）蓄積容量がゲートラインに位置する構成のタイプにおいて、蓄積容量が小さいため、キックバック電圧ΔＶｐを小さくする効果が理想的ではない。
（２）蓄積容量が共通電極線に位置する構成のタイプにおいて、蓄積容量が大きくて、キックバック電圧ΔＶｐを有効に小さくすることができるが、通常、共通電極線にゲート金属薄膜材料が採用され、共通電極線が設けられると画素領域の一部が遮蔽されるため、開口率が低下され、明るさが低下されてしまう。
（３）組合わせた構成のタイプにおいて、上記の問題が解決されるが、ＴＦＴ−ＬＣＤアレイ基板の構成が複雑になり、製造プロセスが難しくなり、且つ、ＴＦＴ−ＬＣＤの品質にある程度の影響を及ぼす。
本発明は、画素領域を限定するゲートライン及びデータラインを含むＴＦＴ−ＬＣＤアレイ基板を提供する。前記画素領域には、薄膜トランジスタ、基板に形成された画素電極、及び前記画素電極と重なって蓄積容量を構成する透明構造の蓄積電極が設けられる。
本発明の他の実施例は、以下のステップを含むＴＦＴ−ＬＣＤアレイ基板の製造方法を提供する。即ち、
ステップ１：基板に、遮光金属薄膜、第１の絶縁層、半導体薄膜、及びドーピング半導体薄膜を順次堆積し、パターニングプロセスにより、遮光金属層と活性層を含むパターンが形成される。
ステップ２：ステップ１を完成した基板に、透明導電薄膜とソース・ドレイン金属薄膜を順次堆積し、パターニングプロセスにより、データライン、ドレイン電極、ソース電極、ＴＦＴチャンネル領域、及び画素電極を含むパターンが形成されて、前記ドレイン電極はその下面において前記画素電極に連続して形成された透明導電層を介して前記画素電極と直接に接続する。
ステップ３：ステップ２を完成した基板に、第２の絶縁層とゲート金属薄膜を順次堆積し、パターニングプロセスにより、ゲートラインとＴＦＴチャンネル領域の上方に位置するゲート電極を含むパターンが形成される。
ステップ４：ステップ３を完成した基板に、第３の絶縁層と透明導電薄膜を順次堆積し、パターニングプロセスにより、蓄積電極、ゲートラインパッドホール、及びデータラインパッドホールを含むパターンが形成されて、前記蓄積電極と前記画素電極が重なって蓄積容量を構成する。
以下、図面を参照しながら実施例に基づいて本発明の技術案に対してさらに詳しく説明する。
図１は本発明に係るＴＦＴ−ＬＣＤアレイ基板の平面図であり、一つの画素ユニットの構造が示された。図２は図１のＡ１−Ａ１線の断面図であり、図３は図１のＢ１−Ｂ１線の断面図である。
図１から図３に示したように、本発明に係るＴＦＴ−ＬＣＤアレイ基板の本体構造には、基板１に形成されたゲートライン１１、データライン１２、画素電極１３、蓄積容量１４、及び薄膜トランジスタが含められる。ゲートライン１１とデータライン１２が直交されて画素領域を画成し、画素領域内に薄膜トランジスタと画素電極１３が形成される。ゲートライン１１は薄膜トランジスタにオン信号を提供するために用いられ、データライン１２は画素電極１３にデータ信号を提供するために用いられる。また、透明構造の蓄積電極１４は画素電極１３とともに蓄積容量を構成するために用いられる。蓄積電極１４として、例えば、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、又は、酸化アルミウム亜鉛などの透明導電薄膜が採用され、画素領域内に形成されるとともに、画素電極１３の上方に位置する。
本実施例に係るＴＦＴ−ＬＣＤアレイ基板のＴＦＴは、基板１に形成された遮光金属層２及び第１の絶縁層３と、第１の絶縁層３に形成された活性層（半導体層４とドーピング半導体層５を含む）と、画素領域内の基板に形成された画素電極１３と、一端が透明導電層を介して活性層に形成され、他の一端がデータライン１２に接続されたソース電極６と、一端が透明導電層を介して活性層に形成され、その下方の透明導電層は画素電極１３に連続して形成されることにより、その他の一端が画素電極１３と直接に接続されたドレイン電極７と、ソース電極６とドレイン電極７との間に形成され、その透明導電層とドーピング半導体（オーミック接触層）５が完全にエッチングされるとともに、半導体層４の厚さ方向の一部がエッチングされることによって、その半導体４が露出されたＴＦＴチャンネル領域と、上記構造のパターンに形成されるとともに、基板１の全体を覆う第２の絶縁層８と、ＴＦＴチャンネル領域の上方に形成されるとともに、ゲートライン１１と接続されたゲート電極９と、上記構造のパターンに形成されるとともに、基板１の全体を覆う第３の絶縁層１０と、第３の絶縁層１０に形成され、画素電極１３とともに蓄積容量を構成する透明構造の蓄積電極１４と、を含む。
図４から図１９は、本実施例に係るＴＦＴ−ＬＣＤアレイ基板の製造工程の概略図である。以下の説明において、本発明のパターニングプロセスに、フォトレジストの塗布、マスキング、露光、エッチングなどのプロセスが含められ、フォトレジストとしてポジティブフォトレジストを例に説明する。
図４は、本実施例に係るＴＦＴ−ＬＣＤアレイ基板の第１回目のパターニングプロセス後の平面図であり、一つの画素ユニットの構造が示された。図５は、図４のＡ２−Ａ２線の断面図である。まず、スパッタリング法又は蒸着法を利用して、基板１（例えば、ガラス基板又は石英基板）に、一層の５００〜２０００Å厚さの遮光金属薄膜を堆積し、この遮光金属薄膜として、遮光性に優れる金属材料、例えば金属Ｃｒなどが採用される。そして、プラズマ強化化学的気相蒸着法（ＰＥＣＶＤ法と略称する）を採用して、１０００〜３０００Å厚さの第１の絶縁層、１０００〜３０００Å厚さの半導体薄膜、及び３００〜１０００Å厚さのドーピング半導体を順次堆積する。第１の絶縁層として、酸化物、窒化物又は窒酸化物のいずれかが採用され、対応する反応気体として、ＳｉＨ４、ＮＨ３、Ｎ２の混合気体又はＳｉＨ２Ｃｌ２、ＮＨ３、Ｎ２の混合気体がある。半導体薄膜の製造に対応する反応気体として、ＳｉＨ４、Ｈ２の混合気体、又はＳｉＨ２Ｃｌ２、Ｈ２の混合気体がある。ドーピング半導体薄膜の製造に対応する反応気体として、ＳｉＨ４、ＰＨ３、Ｈ２の混合気体、又は、ＳｉＨ２Ｃｌ２、ＰＨ３、Ｈ２の混合気体がある。また、普通のマスクを採用して、パターニングプロセスにより、ドーピング半導体薄膜、半導体薄膜、第１の絶縁層、及び遮光金属層に対してパターニングを行って、遮光金属層と活性層を含むパターンが形成される。図４と図５に示したように、当該パターニングを行った後、基板１に、遮光金属層２、第１の絶縁層３、半導体層４、及びドーピング半導体層５が順次形成され、半導体層４とドーピング半導体層５が活性層を構成する。
図６は、本実施例に係るＴＦＴ−ＬＣＤアレイ基板の第２回目のパターニングプロセス後の平面図であり、一つの画素ユニットの構造が示された。図７は、本発明に係るＴＦＴ−ＬＣＤアレイ基板の第２回目のパターニングプロセスにおいて、各層を堆積した後のＡ３−Ａ３線の断面図である。図７に示したように、上記構造のパターンが完成された基板に、スパッタリング法や蒸着法を利用して、３００〜６００Å厚さの透明導電薄膜２１及び２０００〜３０００Å厚さのソース・ドレイン金属薄膜２２を順次堆積する。透明導電薄膜２１として、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、又は、酸化アルミウム亜鉛などが採用され、他の金属及び金属酸化物が採用されてもよい。ソース・ドレイン金属薄膜２２として、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕなどの金属又は合金が採用され、複層の金属薄膜からなる複合薄膜が採用されてもよい。
図８は、本実施例に係るＴＦＴ−ＬＣＤアレイ基板の第２回目のパターニングプロセスにおいて、露光・現像した後のＡ３−Ａ３線の断面図である。そして、ソース・ドレイン金属薄膜２２に一層のフォトレジスト３０を塗布し、ハーフトーン又はグレートーンのマスク（ツートーンマスクとも称する）を利用して露光することによって、フォトレジストを完全露光領域Ａ、非露光領域Ｂ、及び半分露光領域Ｃに形成させる。その中、非露光領域Ｂはデータライン、ソース電極、及びドレイン電極のパターンが存在する領域に対応し、半分露光領域Ｃは画素電極が存在する領域に対応し、完全露光領域Ａは上記パターン以外の領域に対応する。図８に示したように、現像処理した後、非露光領域Ｂにおけるフォトレジストの厚さに変化がなく、フォトレジスト完全保留領域が形成される。完全露光領域Ａにおけるフォトレジストが完全に除去され、フォトレジスト完全除去領域が形成される。半分露光領域Ｃにおけるフォトレジストの厚さが薄くなって、フォトレジスト半分保留領域が形成される。
図９は、本実施例に係るＴＦＴ−ＬＣＤアレイ基板の第２回目のパターニングプロセスにおいて、第１回目のエッチングプロセス後のＡ３−Ａ３線の断面図である。図９に示したように、第１回目のエッチングプロセスにより、完全露光領域Ａのソース・ドレイン金属薄膜２２と透明導電薄膜２１が完全にエッチングされて、データラインとＴＦＴチャンネル領域を含むパターンが形成される。その中で、ＴＦＴチャンネル領域のソース・ドレイン金属薄膜２２、透明導電薄膜２１、及びドーピング半導体層５が完全にエッチングされるとともに、半導体層４の厚さ方向の一部がエッチングされて、ＴＦＴチャンネル領域の半導体層４が露出される。
図１０は、本実施例に係るＴＦＴ−ＬＣＤアレイ基板の第２回目のパターニングプロセスにおいて、アッシングプロセス後のＡ３−Ａ３線の断面図である。図１０に示したように、アッシングプロセスにより、半分露光領域Ｃのフォトレジストが除去され、該領域のソース・ドレイン金属薄膜２２が露出される。非露光領域Ｂのフォトレジストの厚さが半分露光領域Ｃのフォトレジストより厚いため、アッシングプロセスの後、非露光領域Ｂに、やはりある程度厚さのフォトレジスト３０が塗布されている。
図１１は、本実施例に係るＴＦＴ−ＬＣＤアレイ基板の第２回目のパターニングプロセスにおいて、第２回目のエッチングプロセスの後のＡ３−Ａ３線の断面図である。図１１に示したように、第２回目のエッチングプロセスにより、半分露光領域Ｃのソース・ドレイン金属薄膜が完全にエッチングされて、画素領域の透明導電薄膜が露出され、画素電極１３、ソース電極６、及びドレイン電極７を含むパターンが形成され、ソース電極６とドレイン電極７の下に透明導電層が保留される。ドレイン電極７の下の透明導電層と画素電極が連続して形成されるため、画素電極１３とドレイン電極７は直接に接続される。本発明において、画素電極１３とドレイン電極７が直接に接続される構成によって、電気的接続が向上され、歩留まりが向上された。
図１２は、本実施例に係るＴＦＴ−ＬＣＤアレイ基板の第２回目のパターニングプロセス後のＡ３−Ａ３線の断面図である。図６及び図１２に示したように、最後に、残されたフォトレジストを剥離して、本発明のＴＦＴ−ＬＣＤアレイ基板の第２回目のパターニングプロセスが終わる。本発明の第２回目のパターニングプロセス後、画素領域内に画素電極１３が形成され、ソース電極６の一端が活性層に位置され、他の一端がデータライン１２と接続されようになる。また、ドレイン電極７の一端が活性層に位置され、他の一端が画素電極１３と接続されるようになる。また、ソース電極６とドレイン電極７の間にＴＦＴチャンネル領域が形成され、ＴＦＴチャンネルのドーピング半導体層５が完全にエッチングされるとともに、半導体層４の厚さ方向の一部がエッチングされて、ＴＦＴチャンネル領域の半導体層４が露出される。また、データライン１２、ソース電極６、及びドレイン電極７の下に、透明導電薄膜が保留される。
図１３は、本実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニングプロセス後の平面図であり、一つの画素ユニットの構造が示された。図１４は、図１３のＡ４−Ａ４線の断面図である。図１３及び図１４に示したように、上記構造のパターンが形成された基板に、ＰＥＣＶＤ法を利用して、３０００〜５０００Å厚さの第２の絶縁層８を堆積し、その後、スパッタリング法又は蒸着法を利用して、第２の絶縁層８に５００〜４０００Å厚さのゲート金属薄膜を堆積する。第２の絶縁層８として、酸化物、窒化物、又は窒酸化物が採用され、ゲート金属薄膜として、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕなどの金属又は合金が採用され、複層の金属薄膜からなる複合薄膜が採用されてもよい。普通のマスクを利用して、第３回目のパターニングプロセスにより、ゲート金属薄膜に対してパターニングを行い、ゲート電極９とゲートライン１１を含むパターンが形成される。このゲート電極９はＴＦＴチャンネル領域の上方に位置する。
図１５は、本実施例に係るＴＦＴ−ＬＣＤアレイ基板の第４回目のパターニングプロセス後の平面図であり、一つの画素ユニットの構造が示された。図１６は図１５のＡ５−Ａ５線の断面図であり、図１７は図１５のＢ２−Ｂ２線の断面図であり、図１８は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第４回目のパターニングプロセス後の、ゲートラインパッド領域の断面図であり、図１９は本発明に係るＴＦＴ−ＬＣＤアレイ基板の第４回目のパターニング後の、データラインパッド領域の断面図である。上記のように製造された構造パターンを有する基板に、ＰＥＣＶＤ法を利用して、２０００〜４０００Å厚さの第３の絶縁層１０を堆積し、その後、スパッタリング法又は蒸着法を利用し、第３の絶縁層１０に３００〜６００Å厚さの透明導電薄膜を堆積する。第３の絶縁層１０として、酸化物、窒化物、又は窒酸化物が採用され、透明導電薄膜として、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、又は、酸化アルミウム亜鉛などの材料が採用され、他の金属及び金属酸化物が採用されてもよい。そして、透明導電薄膜に一層のフォトレジストを塗布し、ハーフトーン又はグレートーンのマスクを利用して露光することによって、フォトレジストを完全露光領域、非露光領域、及び半分露光領域に形成させる。その中で、完全露光領域はゲートラインパッド（Ｇａｔｅ ＰＡＤ）領域のゲートラインパッドホール、及びデータラインパッド（Ｄａｔａ ＰＡＤ）領域のデータラインパッドホールのパターンが存在する領域に対応し、非露光領域は蓄積電極のパターンが存在する領域に対応し、半分露光領域は上記パターン以外の領域に対応する。現像処理した後、非露光領域のフォトレジストの厚さに変化がなく、フォトレジスト完全保留領域が形成される。一方、完全露光領域のフォトレジストが完全に除去されて、フォトレジスト完全除去領域が形成され、半分露光領域のフォトレジストの厚さが薄くなって、フォトレジスト半分保留領域が形成される。第１回目のエッチングプロセスにより、完全露光領域の透明導電薄膜、及び対応する絶縁層がエッチングされて、ゲートラインパッドホール１５及びデータラインパッドホール１６のパターンが形成される。その中で、ゲートラインパッドホール１５において、第３の絶縁層１０がエッチングされ、ゲートライン１１の表面が露出される。データラインパッドホール１６において、第３の絶縁層１０と第２の絶縁層８がエッチングされ、データライン１２の表面が露出される。続いて、フォトレジストのアッシングプロセスが行われて、半分露光領域のフォトレジストが除去され、該領域の透明導電薄膜が露出される。図１５から図１８に示したように、第２回目のエッチングプロセスにより、半分露光領域の透明導電薄膜がエッチングされ、残されたフォトレジストを剥離してから、透明の蓄積電極１４のパターンが形成される。当該パターニングプロセスの後、画素領域内に蓄積電極１４が形成されて、画素電極１３の上方に位置する。蓄積電極１４と画素電極１３との間に、第２の絶縁層８と第３の絶縁層１０が介在される。
以上で説明した４回のパターニングプロセスは、本発明に係るＴＦＴ−ＬＣＤアレイ基板を製造する一種の実現方法にすぎない。実際には、パターニングプロセスを増やしたり、減らしたりすることができる。また、異なる材料を選択し、又は材料を組合わせることによって本発明を実現することもできる。例えば、本発明に係るＴＦＴ−ＬＣＤアレイ基板の第２回目のパターニングプロセスは、二回のパターニングプロセスによって完成してもよい。即ち、一回は普通のマスクを採用するパターニングプロセスによって画素電極のパターンを形成し、一回は普通のマスクを採用するパターニングプロセスによって、データライン、ソース電極、ドレイン電極、及びＴＦＴチャンネル領域のパターンを形成する。更に、例えば、本発明に係るＴＦＴ−ＬＣＤアレイ基板の第４回目のパターニングプロセスは、二回のパターニングプロセスにより完成してもよい。即ち、一回は普通のマスクを採用するパターニングプロセスによって、蓄積電極のパターンを形成し、一回は普通のマスクを採用するパターニングプロセスによって、ゲートラインパッドホール、及びデータラインパッドホールのパターンを形成する。又、更に、例えば、本発明の第１回目のパターニングプロセスと第２回目のパターニングプロセスを改めて組合せ、第１回目のパターニングプロセスによって遮光パターンを形成し、第２回目のパターニングプロセスによって、活性層、データライン、ソース電極、ドレイン電極、及び画素電極のパターンを形成する。ここでは、これに関して説明を繰り返さない。
本実施例は、画素領域内に透明導電薄膜からなる蓄積電極を形成することによって、蓄積容量の両電極の極板の両方を透明構造にするＴＦＴ−ＬＣＤアレイ基板を提供する。蓄積電極は透明構造であるため、実際の需要によって、蓄積電極の面積を変え、適宜な蓄積容量が設計できる。このようにして、十分な蓄積容量の残量が確保され、キックバック電圧ΔＶｐを有効に低下させ、表示品質が向上される。本発明において、透明の蓄積電極が画素領域を遮ることがないので、開口率と表示輝度が有効に向上され、表示品質が全般的に向上される。
本発明による、ＴＦＴ−ＬＣＤアレイ基板の製造方法の実施例は、以下のステップを含む。即ち、
ステップ１：基板に、遮光金属薄膜、第１の絶縁層、半導体薄膜、及びドーピング半導体薄膜を順次堆積し、パターニングプロセスにより、遮光金属層及び活性層を含むパターンが形成れる。
ステップ２：ステップ１を完成した基板に、透明導電薄膜とソース・ドレイン金属薄膜を順次堆積し、パターニングプロセスにより、データライン、ドレイン電極、ソース電極、ＴＦＴチャンネル領域、及び画素電極を含むパターンが形成されて、該ドレイン電極はその下面において画素電極に連続して形成された透明導電層を介して前記画素電極と直接に接続する。
ステップ３：ステップ２を完成した基板に、第２の絶縁層とゲート金属薄膜を順次堆積し、パターニングプロセスにより、ゲート電極とゲートラインを含むパターンが形成されて、前記ゲート電極はＴＦＴチャンネル領域の上方に位置する。
ステップ４：ステップ３を完成した基板に、第３の絶縁層と透明導電薄膜を順次堆積し、パターニングプロセスにより、蓄積電極、ゲートラインパッドホール、及びデータラインパッドホールを含むパターンが形成される。
本発明による、ＴＦＴ−ＬＣＤアレイ基板の製造方法に関わる上記実施例において、４回のパターニングプロセスを利用してＴＦＴ−ＬＣＤアレイ基板を製造することができ、画素領域内に透明導電薄膜からなる蓄積電極を形成することによって、蓄積容量の両電極の極板の両方を透明構造にすることができる。蓄積電極は透明構造であるため、実際の需要によって、蓄積電極の面積を変え、適宜な蓄積容量が設計できる。このようにして、十分な蓄積容量の残量が確保され、キックバック電圧ΔＶｐが有効に低下され、表示品質が向上される。本発明において、透明の蓄積電極が画素領域を遮蔽することがないので、開口率と表示輝度が有効に向上され、表示品質が全般的に向上される。
ステップ１において、まず、スパッタリング法又は蒸着法を利用して、基板（例えば、ガラス基板、又は、石英基板）に、例えば５００〜２０００Å厚さの一層の遮光金属薄膜を堆積し、遮光金属薄膜として、遮光性に優れる金属材料、例えば、金属Ｃｒなどを採用することができる。その後、ＰＥＣＶＤ法を利用して、例えば１０００〜３０００Å厚さの第１の絶縁層、例えば１０００〜３０００Å厚さの半導体薄膜、及び例えば３００〜１０００Å厚さのドーピング半導体薄膜を順次堆積する。第１の絶縁層として、酸化物、窒化物又は窒酸化物のいずれかを採用することができ、対応する反応気体として、ＳｉＨ４、ＮＨ３、Ｎ２の混合気体、又はＳｉＨ２Ｃｌ２、ＮＨ３、Ｎ２の混合気体がある。半導体薄膜に対応する反応気体として、ＳｉＨ４、Ｈ２の混合気体、又はＳｉＨ２Ｃｌ２、Ｈ２の混合気体がある。ドーピング半導体薄膜に対応する反応気体として、ＳｉＨ４、ＰＨ３、Ｈ２の混合気体、又は、ＳｉＨ２Ｃｌ２、ＰＨ３、Ｈ２の混合気体がある。また、普通のマスクを採用して、パターニングプロセスにより、ドーピング半導体薄膜、半導体薄膜、第１の絶縁層、及び遮光金属層に対してパターニングを行って、遮光金属層と活性層を含むパターンを形成する。
本実施例に係るＴＦＴ−ＬＣＤアレイ基板の製造方法において、データライン、ソース電極、ドレイン電極、ＴＦＴチャンネル領域、及び画素電極のパターンを形成するフローチャートにおけるステップは、一つの例示において以下のステップを含む。即ち、
ステップ２１：スパッタリング法又は蒸着法を利用して、透明導電薄膜及びソース・ドレイン金属薄膜を順次堆積する。
ステップ２２：前記ソース・ドレイン金属薄膜に一層のフォトレジストを塗布する。
ステップ２３：ハーフトーン又はグレートーンのマスクを利用して露光することによって、フォトレジストをフォトレジスト完全除去領域、フォトレジスト完全保留領域、及びフォトレジスト半分保留領域に形成させる。フォトレジスト完全保留領域はデータライン、ソース電極、及びドレイン電極のパターンが存在する領域に対応し、フォトレジスト半分保留領域は画素電極のパターンが存在する領域に対応し、フォトレジスト完全除去領域は上記パターン以外の領域に対応する。現像処理した後、フォトレジスト完全保留領域のフォトレジストの厚さに変化がなく、フォトレジスト完全除去領域のフォトレジストが完全に除去され、フォトレジスト半分保留領域のフォトレジストの厚さが薄くなれる。
ステップ２４：第１回目のエッチングプロセスにより、フォトレジスト完全除去領域のソース・ドレイン金属薄膜と透明導電薄膜を完全にエッチングして、データライン、ソース電極、ドレイン電極、及びＴＦＴチャンネル領域のパターンが形成される。その中で、ソース電極の一端は活性層の上方に位置され、他の一端はデータラインに接続され、また、ドレイン電極の一端は活性層の上方に位置されるとともに、ソース電極と対向して配置される。また、ソース電極とドレイン電極との間にＴＦＴチャンネル領域が形成され、ＴＦＴチャンネル領域のソース・ドレイン金属薄膜、透明導電薄膜、及びドーピング半導体層が完全にエッチングされるとともに、半導体層の厚さ方向の一部がエッチングされて、ＴＦＴチャンネル領域の半導体層が露出される。
ステップ２５：アッシングプロセスにより、フォトレジスト半分保留領域のフォトレジストを除去して、該領域のソース・ドレイン金属薄膜が露出される。
ステップ２６：第２回目のエッチングプロセスより、フォトレジスト半分保留領域のソース・ドレイン金属薄膜を完全にエッチングして、画素電極のパターンが形成され、画素電極と前記ドレイン電極が直接に接続される。
ステップ２７：残されたフォトレジストを剥離する。
本例示は、複数のステップのエッチングプロセスを利用して、１回のパターニングプロセスにより、同時にデータライン、ソース電極、ドレイン電極、ＴＦＴチャンネル領域、及び画素電極のパターンを形成する技術案であり、その製造工程に関して、すでに上記の図６から図１２に示した技術案において詳しく説明したので、ここで重複な説明を略する。
本例示は、複数のステップのエッチングプロセスを利用して、１回のパターニングプロセスにより、同時にデータライン、ソース電極、ドレイン電極、ＴＦＴチャンネル領域、及び画素電極のパターンを形成する技術案であり、その製造工程に関して、すでに上記の図６から図１２に示した技術案において詳しく説明したので、ここで重複な説明を略する。
本実施例のステップ３において、ＰＥＣＶＤ法を利用して、例えば３０００〜５０００Å厚さの第２の絶縁層を堆積し、続いて、スパッタリング法又は蒸着法を利用して、第２の絶縁層に例えば５００〜４０００Å厚さのゲート金属薄膜を堆積する。第２の絶縁層として、酸化物、窒化物、又は窒酸化物を採用することができ、ゲート金属薄膜として、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕなどの金属又は合金を採用することができ、また、複層の金属薄膜からなる複合薄膜を採用することもできる。普通のマスクを利用して、パターニングプロセスにより、ゲート金属薄膜に対してパターニングを行って、ゲート電極とゲートラインを含むパターンを形成する。ゲート電極はＴＦＴチャンネル領域の上方に位置する。
本実施例に係るＴＦＴ−ＬＣＤアレイ基板の製造方法において、ゲートラインパッドホール、データラインパッドホール、及び蓄積電極のパターンを形成する例示に、以下のステップが含められる。即ち、
ステップ４１：プラズマ化学気相蒸着法を利用して、第３の絶縁層を堆積する。
ステップ４２：スパッタリング法又は蒸着法を利用して、透明導電薄膜を堆積する。
ステップ４３：前記透明導電薄膜に一層のフォトレジストを塗布する。
ステップ４４：ハーフトーン又はグレートーンのマスクを利用して露光することによって、フォトレジストをフォトレジスト完全除去領域、フォトレジスト完全保留領域、及びフォトレジスト半分保留領域に形成させる。フォトレジスト完全除去領域はゲートラインパッドホール及びデータラインパッドホールのパターンが存在する領域に対応し、フォトレジスト完全保留領域は蓄積電極のパターンが存在する領域に対応し、フォトレジスト半分保留領域は上記パターン以外の領域に対応する。現像処理した後、フォトレジスト完全保留領域のフォトレジストの厚さに変化がなく、フォトレジスト完全除去領域のフォトレジストが完全に除去され、フォトレジスト半分保留領域のフォトレジストの厚さが薄くなれる。
ステップ４５：第１回目のエッチングプロセスにより、フォトレジスト完全除去領域の透明導電薄膜及び対応する絶縁層を完全にエッチングして、ゲートラインパッドホール及びデータラインパッドホールのパターンが形成される。
ステップ４６：アッシングプロセスにより、フォトレジスト半分保留領域のフォトレジストを除去して、該領域の透明導電薄膜が露出される。
ステップ４７：第２回目のエッチングプロセスより、フォトレジスト半分保留領域の透明導電薄膜を除去して、蓄積電極のパターンが形成される。
ステップ４８：残されたフォトレジストを剥離する。
本例示は、ハーフトーン又はグレートーンのマスクを利用して、一回のパターニングプロセスにより、同時にゲートラインパッドホール、データラインパッドホール、及び蓄積電極のパターンを形成する技術案である。その製造工程に関して、すでに上記の図１５から図１９に示した技術案において詳しく説明したので、ここで重複な説明を略する。
上記の実施例は、本発明の技術案に関して説明しただけであり、これらに限ったものではない。具体的実施例を参考しながら本発明に関して詳しく説明したが、当業者として、上記の各実施例に記載の技術案に対して変形したり、又は、その中の技術特徴に均等な技術的要件を採用したりすることができることは言うまでもない。このような変形や取替えは、対応している技術案の実質を本発明の各実施例の技術案の精神と範囲から逸脱させない、ということを理解しておくべきである。
１ 基板
２ 遮光金属層
３ 第１の絶縁層
４ 半導体層
５ ドーピング半導体層
６ ソース電極
７ ドレイン電極
８ 第２の絶縁層
９ ゲート電極
１０ 第３の絶縁層
１１ ゲートライン
１２ データライン
１３ 画素電極
１４ 蓄積容量
１５ ゲートラインパッドホール
１６ データラインパッドホール
２１ 透明導電薄膜
２２ ドレイン金属薄膜
３０ フォトレジスト
２ 遮光金属層
３ 第１の絶縁層
４ 半導体層
５ ドーピング半導体層
６ ソース電極
７ ドレイン電極
８ 第２の絶縁層
９ ゲート電極
１０ 第３の絶縁層
１１ ゲートライン
１２ データライン
１３ 画素電極
１４ 蓄積容量
１５ ゲートラインパッドホール
１６ データラインパッドホール
２１ 透明導電薄膜
２２ ドレイン金属薄膜
３０ フォトレジスト
Claims (10)
- 画素領域を画成するゲートラインとデータラインを含むＴＦＴ−ＬＣＤアレイ基板であって、前記画素領域内には、薄膜トランジスタ、基板に形成された画素電極、及び前記画素電極と重なって蓄積容量を構成する透明構造である蓄積電極が設けられ、
前記薄膜トランジスタには、
前記基板に形成された遮光金属層と、
前記遮光金属層に形成された第１の絶縁層と、
前記第１の絶縁層に形成された半導体層と、
前記半導体層に形成されたドーピング半導体層と、
一端が透明導電層を介して前記ドーピング半導体層に形成され、他の一端がデータラインに接続されたソース電極と、
一端が透明導電層を介して前記ドーピング半導体層に形成され、その下方の透明導電層は前記画素電極に連続して形成されることにより、その他の一端が前記画素電極と直接に接続されるドレイン電極と、
ソース電極とドレイン電極との間に形成され、その中の透明導電層とドーピング半導体層が完全にエッチングされるとともに、半導体層の厚さ方向の一部がエッチングされたことにより、その半導体層を露出させるＴＦＴチャンネル領域と、
基板の全体を覆うように形成された第２の絶縁層と、
第２の絶縁層に形成され、ＴＦＴチャンネル領域の上方に位置するとともに、ゲートラインに接続されるゲート電極と、
ゲート電極とゲートラインに形成されて、基板の全体を覆う第３の絶縁層と、を含むことを特徴とするＴＦＴ−ＬＣＤアレイ基板。 - 前記蓄積電極は、酸化インジウムスズ、酸化インジウム亜鉛、又は、酸化アルミウム亜鉛であり、前記第３の絶縁層に形成されたことを特徴とする請求項１に記載のＴＦＴ−ＬＣＤアレイ基板。
- 前記蓄積電極は、ゲートラインパッドホール及びデータラインパッドホールとともに、同一のパターニングプロセスにおいて形成されたことを特徴とする請求項２に記載のＴＦＴ−ＬＣＤアレイ基板。
- 前記遮光金属層は、第１の絶縁層、半導体層、及びドーピング半導体層とともに、同一のパターニングプロセスにおいて形成されたことを特徴とする請求項１に記載のＴＦＴ−ＬＣＤアレイ基板。
- 前記データラインは画素電極とともに、同一のパターニングプロセスにおいて形成されたことを特徴とする請求項１から４のいずれか一項に記載のＴＦＴ−ＬＣＤアレイ基板。
- 基板に、遮光金属薄膜、第１の絶縁層、半導体薄膜、及びドーピング半導体薄膜を順次堆積し、パターニングプロセスにより、遮光金属層と活性層を含むパターンが形成されるステップ１と、
ステップ１を完成した基板に、透明導電薄膜とソース・ドレイン金属薄膜を順次堆積し、パターニングプロセスにより、データライン、ドレイン電極、ソース電極、ＴＦＴチャンネル領域、及び画素電極を含むパターンが形成されて、前記ドレイン電極はその下面において前記画素電極に連続して形成された透明導電層を介して前記画素電極と直接に接続するステップ２と、
ステップ２を完成した基板に、第２の絶縁層とゲート金属薄膜を順次堆積し、パターニングプロセスにより、ゲートラインとＴＦＴチャンネル領域の上方に位置するゲート電極を含むパターンを形成するステップ３と、
ステップ３を完成した基板に、第３の絶縁層と透明導電薄膜を順次堆積し、パターニングプロセスにより、蓄積電極、ゲートラインパッドホール、及びデータラインパッドホールを含むパターンを形成し、前記蓄積電極と前記画素電極が重なって蓄積容量を形成するステップ４と、
を含むＴＦＴ−ＬＣＤアレイ基板の製造方法。 - 前記ステップ１は、
スッパタリング法又は蒸着法を利用して、基板に遮光金属薄膜を堆積することと、
プラズマ強化化学的気相蒸着法を利用して、第１の絶縁層、半導体薄膜、及びドーピング半導体薄膜を順次堆積することと、
普通のマスクを採用して、パターニングプロセスにより、ドーピング半導体薄膜、半導体薄膜、第１の絶縁層、及び遮光金属薄膜に対してパターニングを行って、遮光金属層と活性層を含むパターンが形成されることと、を含むことを特徴とする請求項６に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。 - 前記ステップ２は、
スッパタリング法又は蒸着法を利用して、透明導電薄膜とソース・ドレイン金属薄膜を順次堆積することと、
前記ソース・ドレイン金属薄膜に一層のフォトレジストを塗布することと、
ハーフトーン又はグレートーンのマスクを利用して露光することによって、フォトレジストをフォトレジスト完全除去領域、フォトレジスト完全保留領域、及びフォトレジスト半分保留領域に形成させ、フォトレジスト完全保留領域はデータライン、ソース電極、及びドレイン電極のパターンが形成された領域に対応し、フォトレジスト半分保留域は画素電極のパターンが形成された領域に対応し、フォトレジスト完全除去領域は上記パターン以外の領域に対応し、現像処理した後、フォトレジスト完全保留領域のフォトレジストの厚さに変化がなく、フォトレジスト完全除去領域のフォトレジストが完全に除去され、フォトレジスト半分保留領域のフォトレジストの厚さが薄くなれることと、
第１回目のエッチングプロセスにより、フォトレジスト完全除去領域のソース・ドレイン金属薄膜と透明導電薄膜を完全にエッチングして、データライン、ソース電極、ドレイン電極、及びＴＦＴチャンネル領域のパターンが形成され、ソース電極の一端は前記透明導電膜からなる透明導電層を介して活性層に位置し、他の一端はデータラインに接続し、ドレイン電極の一端は前記透明導電膜からなる透明導電層を介して活性層に位置し、ソース電極と対向して配置され、ソース電極とドレイン電極との間にＴＦＴチャンネル領域が形成され、ＴＦＴチャンネル領域のソース・ドレイン金属薄膜、透明導電薄膜、及びドーピング半導体層が完全にエッチングされるとともに、半導体層の厚さ方向の一部がエッチングされて、ＴＦＴチャンネル領域の半導体層を露出させることと、
アッシングプロセスにより、フォトレジスト半分保留領域のフォトレジストを除去して、該領域のソース・ドレイン金属薄膜を露出させることと、
第２回目のエッチングプロセスにより、フォトレジスト半分保留領域のソース・ドレイン金属薄膜を完全にエッチングして、画素電極のパターンが形成され、画素電極と前記ドレイン電極とが直接に接続されることと、及び
残されたフォトレジストを剥離することと、
を含むことを特徴とする請求項６に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。 - 前記ステップ３は、
プラズマ強化化学的気相蒸着法を利用して第２の絶縁層を堆積することと、
スッパタリング法又は蒸着法を利用してゲート金属薄膜を堆積することと、
普通のマスクを採用して、パターニングプロセスにより、ゲート金属薄膜に対してパターニングを行って、ゲートラインとＴＦＴチャンネル領域の上方に位置するゲート電極を含むパターンが形成されることと、を含むことを特徴とする請求項６に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。 - 前記ステップ４は、
プラズマ強化化学的気相蒸着法を利用して第３の絶縁層を堆積することと、
スッパタリング法又は蒸着法を利用して透明導電薄膜を堆積することと、
前記透明導電薄膜に一層のフォトレジストを塗布することと、
ハーフトーン又はグレートーンのマスクを利用して露光することによって、フォトレジストをフォトレジスト完全除去領域、フォトレジスト完全保留領域、及びフォトレジスト半分保留領域に形成させ、フォトレジスト完全除去領域はゲートラインパッドホールとデータラインパッドホールのパターンが形成された領域に対応し、フォトレジスト完全保留領域は蓄積電極のパターンが形成された領域に対応し、フォトレジスト半分保留領域は上記パターン以外の領域に対応し、現像処理を行った後、フォトレジスト完全保留領域のフォトレジストの厚さに変化なく、フォトレジスト完全除去領域のフォトレジストが完全に除去され、フォトレジスト半分保留領域のフォトレジストの厚さが薄くなれることと、
第１回目のエッチングプロセスにより、フォトレジスト完全除去領域の透明導電薄膜と相応する絶縁層を完全にエッチングして、ゲートラインパッドホールとデータラインパッドホールのパターンが形成されることと、
アッシングプロセスにより、フォトレジスト半分保留領域のフォトレジストを除去して、該領域の透明導電薄膜が露出されることと、
第２回目のエッチングプロセスにより、フォトレジスト半分保留領域の透明導電薄膜を完全にエッチングして、蓄積電極のパターンが形成されることと、及び
残されたフォトレジストを剥離することと、を含むことを特徴とする請求項６に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
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