JP2010211206A - Ｔｆｔ−ｌｃｄアレイ基板及びその製造方法 - Google Patents
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Abstract
【課題】ＴＦＴ−ＬＣＤアレイ基板及びその製造方法を提供する。
【解決手段】本発明は、ＴＦＴ−ＬＣＤアレイ基板及びその製造方法に関する。該ＴＦＴ −ＬＣＤアレイ基板には、基板に形成された複数のゲートライン、複数のデータライン、及び複数の共通電極ラインが含められる。前記複数のゲートラインと前記複数のデータラインは互いに交差されて複数の画素領域を画成すると共に、それぞれの画素領域に画素電極と薄膜トランジスタを形成し、上下に隣接した二つの画素領域は一つの共通電極ラインを共有する。
【選択図】図２
【解決手段】本発明は、ＴＦＴ−ＬＣＤアレイ基板及びその製造方法に関する。該ＴＦＴ −ＬＣＤアレイ基板には、基板に形成された複数のゲートライン、複数のデータライン、及び複数の共通電極ラインが含められる。前記複数のゲートラインと前記複数のデータラインは互いに交差されて複数の画素領域を画成すると共に、それぞれの画素領域に画素電極と薄膜トランジスタを形成し、上下に隣接した二つの画素領域は一つの共通電極ラインを共有する。
【選択図】図２
Description
本発明は、ＴＦＴ−ＬＣＤアレイ基板及びその製造方法に関する。
薄膜トランジスタ液晶表示装置（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ，以下ＴＦＴ−ＬＣＤと略称する）は、体積が小さい、エネルギー損失が低い、及び輻射がないなどの特徴を備えて、広く応用されている。
ＴＦＴ−ＬＣＤはセル化されたアレイ基板とカラーフィルター基板から構成する。その中で、アレイ基板に形成されたゲートラインとデータラインが互いに交差して画成された領域が画素領域となる。図１は従来のＴＦＴ−ＬＣＤアレイ基板の平面構造の概略図であり、上下隣接した二つの画素領域の構造が示された。該ＴＦＴ−ＬＣＤの主体構造には、ゲートライン１１、共通電極ライン１２、データライン１３、画素電極１４、遮光バー２０及び薄膜トランジスタが含められる。互いに直交したゲートライン１１とデータライン１３は画素領域を画成し、この画素領域内に薄膜トランジスタと画素電極１４が形成される。図１に示したように、それぞれの画素領域において、遮光バー２０と共通電極ライン１２が「Π」状の遮光構造を形成する。共通電極ライン１２は金属材料製であるため透光性を具備しない。よって、従来のＴＦＴ−ＬＣＤは開口率が低いので、表示輝度が低い。
本発明の実施例に係るＴＦＴ−ＬＣＤアレイ基板は、基板に形成された複数のゲートライン、複数のデータライン及び複数の共通電極ラインを含む。前記複数のゲートラインと前記複数のデータラインは互いに交差されて複数の画素領域を画成すると共に、それぞれの画素領域に画素電極と薄膜トランジスタを形成し、上下隣接した二つの画素領域は一つの共通電極ラインを共有する。
本発明の他の実施例に係る薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）アレイ基板の製造方法には、以下のステップが含められる。即ち、
ステップ１：基板にゲート金属薄膜を堆積し、前記ゲート金属薄膜に対してパターニングを行うことにより、それぞれの画素領域におけるゲートライン、ゲート電極及び共通電極ラインを形成し、上下隣接した二つの画素領域に共通電極ラインを共有させる。
ステップ２：ステップ１を完成した基板にゲート絶縁層、半導体薄膜、ドープ半導体薄膜及びソース・ドレイン金属薄膜を堆積し、前記ゲート絶縁層、半導体薄膜、ドープ半導体薄膜及びソース・ドレイン金属薄膜に対してパターニングを行うことにより、それぞれの画素領域における活性層ランド、データライン、ドレイン電極、ソース電極及びＴＦＴチャネルを形成する。
ステップ３：ステップ２を完成した基板にパッシベーション層を堆積し、前記パッシベーション層に対してパターニングを行うことにより、ドレイン電極の上方に位置するパッシベーション層ビアホールを形成する。
ステップ４：ステップ３を完成した基板に透明導電薄膜を堆積し、前記透明導電薄膜に対してパターニングを行うことにより、それぞれの画素領域における画素電極を形成する。前記画素電極はパッシベーション層ビアホールを介してドレイン電極に接続する。
以下、図面と実施例に基づいて、本発明の技術案に関して更に詳しく説明する。
図２は本発明の実施例に係るＴＦＴ−ＬＣＤアレイ基板の平面構造を示した概略図であり、上下隣接した二つの画素領域の構造が示された。図３は図２のＡ１−Ａ１線の断面図であり、図４は図２のＢ１−Ｂ１線の断面図である。
図２から図４に示したように、本発明の実施例に係るＴＦＴ−ＬＣＤアレイ基板には、基板に形成された複数のゲートライン１１、複数のデータライン１３及び複数の共通電極ライン１２が含められる。ゲートライン１１とデータライン１３が互いに交差して画成された複数の画素領域に、画素電極１４と薄膜トランジスタが形成される。上下隣接した二つの画素領域は共通電極ライン１２を共有する。ゲートライン１１は薄膜トランジスタにオン信号を提供するために用いられ、データライン１３は画素電極１４にデータ信号を提供するために用いられる。
上下隣接した二つの画素領域が共通電極ライン１２を共用する状況には以下のことが含められる。即ち、
上下隣接した二つの画素領域において、上側の画素領域のゲートライン１１は当該画素領域の上方に位置し、下側の画素領域のゲートライン１１は当該画素領域の下方に位置し、且つ、上側の画素領域の上方に位置するゲートライン１１と、下側の画素領域の下方に位置するゲートライン１１との間に、画素電極１４と蓄積容量を形成すると共に、二つの画素領域に共有される共通電極ライン１２が設けられる。即ち、二つの画素電極１４を挟む二つのゲートライン１１の間に共通電極ライン１２が設けられる。該横に延在した共通電極ライン１２は、上下隣接した二つの画素領域の画素電極１４と蓄積容量を構成する一方、画素領域の両側に立設した第１の遮光バー１５と第２の遮光バー１６に接続して遮光構造を構成するために用いられる。
ここで、薄膜トランジスタにはゲート電極２、ゲート絶縁層３、半導体層４、ドープ半導体層５、ソース電極６、ドレイン電極７及びパッシべーション層８が含められる。ゲート電極２は基板１に形成されると共にゲートライン１１と接続する。ゲート絶縁層３はゲート電極２とゲートライン１１の上に形成されると共に基板１の全体を覆い、半導体層４とドープ半導体層５が積層して形成される活性層ランドは、ゲート絶縁層３に形成されると共にゲート電極２の上方に位置する。ソース電極６とドレイン電極７は活性層ランドに形成する。ソース電極６の一端はゲート電極２の上方に位置すると共に、他端はデータライン１３と接続し、ドレイン電極７の一端はゲート電極２の上方に位置すると共に、他端はパッシベーション層８に開設したパッシべーション層ビアホール９を介して画素電極１４と接続する。ソース電極６とドレイン電極７との間にＴＦＴチャネル領域を形成し、ＴＦＴチャネル領域における半導体層４が露出されるように、ＴＦＴチャネル領域におけるドープ半導体を完全にエッチングすると共に、半導体層の厚さの一部もエッチングする。パッシべーション層８は、データライン１３、ソース電極６及びドレイン電極７上に形成されると共に、基板１の全体を覆う。また、パッシべーション層８において、ドレイン電極７が存在する位置にドレイン電極７と画素電極１４を接続するためのパッシべーション層ビアホール９を開設する。上下隣接した二つの画素領域を一組とすると、共通電極ライン１２は上下隣接した二つの画素領域のゲートライン１１とゲートライン１１との間に位置すると共に、上下隣接した二つの画素領域のゲートライン１１と平行し、第１の遮光バー１５と第２の遮光バー１６はデータライン１３と平行し、第１の遮光バー１５は画素領域の左側に位置すると共に、画素領域の左側のデータライン１３に近接する。第２の遮光バー１６は画素領域の右側に位置すると共に、画素領域の右側のデータライン１３に近接する。共通電極ライン１２は第１の遮光バー１５と第２の遮光バー１６のそれぞれに接続して、一体構造となった共通電極ライン１２、第１の遮光バー１５と第２の遮光バー１６は、それぞれの画素領域と共に、上側に凹状又は下側に凹状となる遮光構造を構成する。また、画素電極１４と共通電極ライン１２によって、蓄積容量が共通電極ライン上（Ｃｓｔ ｏｎ Ｃｏｍｍｏｎ）における構造として形成されるように、画素電極１４と共通電極ライン１２とがオーバーラップする。
本発明の実施例において、従来の上下隣接した二つの画素領域の二つの共通電極ライン１２が一つの共通電極ライン１２に減らされるように、上下隣接した二つの画素領域が一つの共通電極ライン１２を共有する。共通電極ライン１２は金属材料からなり、透光性を具備しないため、一つの共通電極ライン１２を減らすと、画素領域の透光性が向上される。そのため、表示性能に影響されないながら有効に開口率を向上し、表示輝度が変わらない状態で、バックライトのエネルギー損失も有効に低減される。
図５から図１３は本発明の実施例に係るＴＦＴ−ＬＣＤアレイ基板の製造過程の概略図であり、さらに本発明の実施例に係る技術案に対して説明する。以下の説明において、いわゆるパターニングには、フォトレジスト塗布、マスキング、フォトレジストに対する露光と現像、フォトレジストのパターンを利用するエッチング、及びフォトレジストの剥離などのプロセスが含められ、フォトレジストはポジティブフォトレジストを例にする。
図５は本発明の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第１回目のパターニング後の平面図であり、上下隣接した二つの画素領域の構造が示された。図６は図５のＡ２−Ａ２線の断面図であり、図７は図５のＢ２−Ｂ２線の断面図である。
まず、スパッタリング又は蒸着法を利用して、基板１（例えば、ガラス基板又は石英基板）に一層のゲート金属薄膜を堆積する。該ゲート金属薄膜としては、Ｍｏ、Ａｌなどの金属単層膜が採用されてもよく、複層金属薄膜からなる複合薄膜（例えば、Ｍｏ／Ａｌ／Ｍｏ複合薄膜）を採用されてもよい。また、図５から図７に示したように、通常のマスクを採用して、ゲート金属薄膜に対してパターニングを行うことにより、基板１に、それぞれの画素領域におけるゲートライン１１、ゲート電極２、共通電極ライン１２、第１の遮光バー１５及び第２の遮光バー１６を形成する。共通電極ライン１２は上下隣接した二つの画素領域のゲートライン１１とゲートライン１１との間に位置すると共に、上下隣接した二つの画素領域のゲートライン１１と平行する。第１の遮光バー１５と第２の遮光バー１６は後で形成されるデータライン１３と平行する。第１の遮光バー１５は画素領域の左側に位置すると共に、画素領域の左側のデータライン１３に近接し、第２の遮光バー１６は画素領域の右側に位置すると共に、画素領域の右側のデータライン１３に近接する。共通電極ライン１２は第１の遮光バー１５と第２の遮光バー１６のそれぞれに接続して、一体構造となった共通電極ライン１２、第１の遮光バー１５と第２の遮光バー１６は、それぞれの画素領域と共に、上側が凹状又は下側が凹状の遮光構造を構成する。即ち、上下隣接した二つの画素領域が共通電極ライン１２を共有する。
図８は本発明の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第２回目のパターニング後の平面図であり、上下隣接した二つの画素領域の構造が示された。図９は図８のＡ３−Ａ３線の断面図であり、図１０は図８のＢ３−Ｂ３線の断面図である。
上記の構造を完成した基板に、まず、プラズマ強化化学的気相蒸着法（以下ＰＥＣＶＤと略称する）を利用して、ゲート絶縁層、半導体薄膜及びドープ半導体薄膜を順次堆積した後に、スパッタリング又は蒸着法を利用して、一層のソース・ドレイン金属薄膜を堆積する。ゲート絶縁薄膜として酸化物、窒化物、又は窒酸化物が採用され、ソース・ドレイン金属薄膜としてＭｏ、Ａｌなどの金属単層膜、又は、Ｃｕなど抵抗率が低い金属単層膜が採用されてもよく、複層金属薄膜からなる複合薄膜（例えば、Ｍｏ／Ａｌ／Ｍｏ複合薄膜）が採用されてもよい。図８から図１０に示したように、ハーフトーン又はグレートーンのマスクを採用して、パターニングによりそれぞれの画素領域におけるデータライン１３、ソース電極６、ドレイン電極７及びＴＦＴチャネル領域を形成する。該第２回目のパターニングはマルチステップのエッチングでもよい。そのプロセスには例えば以下の工程が含められる。即ち、まず、ソース・ドレイン金属薄膜に一層のフォトレジストを塗布し、ハーフトーン又はグレートーンのマスクを採用してフォトレジストに対して露光を行って、フォトレジストを完全露光領域、非露光領域、及び半分露光領域を形成する。その中で、非露光領域はデータライン１３、ソース電極６及びドレイン電極７が存在する領域に対応し、半分露光領域はソース電極６とドレイン電極７との間のＴＦＴチャネル領域が存在する領域に対応し、完全露光領域は残された領域に対応する。露光されたフォトレジストに対して現像処理した後、非露光領域のフォトレジストの厚さに変化がなく、フォトレジスト完全保留領域が形成され、完全露光領域のフォトレジストが完全に除去されてフォトレジスト完全除去領域が形成され、半分露光領域のフォトレジストの厚さが薄くなってフォトレジスト半分保留領域が形成される。第１回目のエッチングを利用して、完全露光領域のソース・ドレイン金属薄膜、ドープ半導体薄膜及び半導体薄膜を完全にエッチングすることによって、データライン１３、ソース電極６及びドレイン電極７を形成する。アッシングを利用して、半分露光領域のフォトレジストを除去することによって、該領域のソース・ドレイン金属薄膜を露出させる。第２回目のエッチングを利用して、半分露光領域のソース・ドレイン金属薄膜及びドープ半導体薄膜を完全にエッチングすると共に、半導体薄膜の厚さの一部をエッチングすることによって半導体薄膜が露出されて、ソース電極６、ドレイン電極７及びＴＦＴチャネル領域が形成される。最後に、残されたフォトレジストを剥離し、本実施例のＴＦＴ−ＬＣＤアレイ基板の第２回目のパターニングを完成する。このパターニングを行った後、ゲート絶縁層３は基板１の全体を覆い、半導体層４とドープ半導体層５によって構成された活性層ランドが、ゲート絶縁層３に形成されると共に、ゲート電極２の上方に位置する。ソース電極６とドレイン電極７は活性層ランドに形成され、ソース電極６の一端はゲート電極２の上方に位置すると共に、他の一端はデータライン１３と接続する。ドレイン電極７の一端はゲート電極２の上方に位置すると共に、ソース電極６に対向して配置される。また、ソース電極６とドレイン電極７との間にＴＦＴチャネル領域が形成される。また、ＴＦＴチャネル領域の半導体薄膜が露出されるように、ＴＦＴチャネル領域におけるドープ半導体薄膜を完全にエッチングすると共に、半導体薄膜の厚さの一部もエッチングする。ゲートライン１１とデータライン１３が画素領域を画成する。データライン１３は第１の遮光バー１５又は第２の遮光バー１６の外側に位置し、データライン１３の下方にドープ半導体薄膜及び半導体薄膜が保留される。
図１１は本発明の実施例に係るＴＦＴ−ＬＣＤアレイ基板の第３回目のパターニング後の平面図であり、上下隣接した二つの画素領域の構造が示された。図１２は図１１のＡ４−Ａ４線の断面図であり、図１３は図１１のＢ４−Ｂ４線の断面図である。
図１１から図１３に示したように、上記の構造を完成した基板に、プラズマ強化化学的気相蒸着法（ＰＥＣＶＤ）を利用して一層のパッシべーション層８を堆積する。パッシべーション層８として酸化物、窒化物、又は窒酸化物が採用される。通常のマスクを採用して、パッシペーション層に対してパターニングを行うことにより、パッシべーション層にパッシべーション層ビアホール９が形成される。該パッシべーション層ビアホール９はドレイン電極７の上方に位置する。このパターニングにおいて、ゲートラインパッド（ゲートラインＰＡＤ）領域のゲートラインパッドビアホール及びデータラインパッド（データラインＰＡＤ）領域のデータラインパッドビアホールなどが同時に形成される。
最後に、上記の構造を完成した基板に、スパッタリング法や蒸着法を利用して透明導電薄膜を堆積し、透明導電薄膜として、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、又は、酸化アルミウム亜鉛などの材料が採用される。他の透明金属又は透明金属酸化物が採用されてもよい。通常のマスクを採用してパターニングにより画素電極１４を形成する。画素電極１４はそれぞれの画素領域内に形成され、パッシべーション層ビアホール９を介してドレイン電極７と接続する。また、上下隣接した二つの画素領域の間において、画素電極１４と共通電極線１２によって蓄積容量が共通電極ライン上（Ｃｓｔ ｏｎ Ｃｏｍｍｏｎ）における構造が形成されるように、画素電極１４は共通電極ライン１２を覆う。
以上で説明した４回のパターニングは、本発明に係るＴＦＴ−ＬＣＤアレイ基板を製造する一種の実現方法にすぎない。実際には、パターニング回数を増やしたり、減らしたりすることができる。また、異なる材料を選択し、又は材料を組み合わせることによって本発明を実現することもできる。例えば、本発明に係るＴＦＴ−ＬＣＤアレイ基板の第２回目のパターニングは、二回の通常のマスクによるパターニングによって完成してもよい。即ち、一回は通常のマスクを採用するパターニングによって活性層ランドを形成し、一回は通常のマスクを採用するパターニングによって、データライン、ソース電極、ドレイン電極、及びＴＦＴチャンネル領域を形成する。この例示において、具体的に、まず、ＰＥＣＶＤ法を利用して、ゲート絶縁薄膜、半導体薄膜及びドープ半導体薄膜を順次堆積し、次に、通常のマスクを採用するパターニングにより活性層ランドを形成する。該活性層は半導体層とドープ半導体層との積層体を含み、ゲート絶縁層に形成されると共にゲート電極の上方に位置する。次に、スパッタリング又は蒸着法を利用して一層のソース・ドレイン金属薄膜を堆積する。次に、通常のマスクを採用するパターニングにより、データライン、ソース電極、ドレイン電極及びＴＦＴチャネル領域を形成する。ソース電極の一端は活性層ランドに位置すると共に、他端はデータラインと接続する。また、ドレイン電極の一端は活性層ランドに位置すると共に、ソース電極に対向して配置され、ソース電極とドレイン電極の間にＴＦＴチャネル領域を形成し、ＴＦＴチャネル領域の半導体層が露出されるように、ＴＦＴチャネル領域におけるドープ半導体薄膜を完全にエッチングすると共に、半導体薄膜の厚さの一部をエッチングする。このパターニングを行った後、データラインの下方にはゲート絶縁層しか存在しない。
また、上記の実施例において、薄膜トランジスタが上下隣接した二つの画素領域の同じ側に位置することのみを例に説明したが、当業者であれば、薄膜トランジスタが上下隣接した二つの画素領域の両側にも位置することができ、その実現原理は同じであることが理解できることなので説明を略する。
尚、本発明の実施例に係るＴＦＴ−ＬＣＤアレイ基板は、上下隣接した二つの画素領域が共通電極ラインを共有する構造を採用し、表示品質に影響がない前提で、画素開口率を有効に向上する技術案である。従来のようなそれぞれの画素領域に一つの共通電極ラインを配置する構造を採用する場合と比べて、本発明の実施例によって提供されたＴＦＴ−ＬＣＤアレイ基板は、上下隣接した二つの画素領域において一つの共通電極ラインを省略することができ、画素領域の開口率を有効に向上させると共に、表示輝度が変わらない状況で、バックライトのエネルギー損失も有効に低減することができ、よって、ＴＦＴ−ＬＣＤアレイ基板の生産コストを低減した。また、本発明の実施例においてＴＦＴ−ＬＣＤアレイ基板を製造する場合、やはり四回のパターニング又は五回のパターニングを採用することができ、パターニングが増えなかった状態で、全体としてＴＦＴ−ＬＣＤの性能と品質を向上した。
本発明の実施例におけるＴＦＴ−ＬＣＤアレイ基板の製造方法には以下のステップが含められる。即ち、
ステップ１：基板にゲート金属薄膜を堆積し、前記ゲート金属薄膜に対してパターニングを行うことにより、それぞれの画素領域におけるゲートライン、ゲート電極及び共通電極ラインを形成し、上下隣接した二つの画素領域に共通電極ラインを共有させる。
ステップ２：ステップ１を完成した基板に、ゲート絶縁層、半導体薄膜、ドープ半導体薄膜及びソース・ドレイン金属薄膜を堆積し、前記ゲート絶縁層、半導体薄膜、ドープ半導体薄膜及びソース・ドレイン金属薄膜に対してパターニングを行うことにより、それぞれの画素領域における活性層ランド、データライン、ドレイン電極、ソース電極及びＴＦＴチャネルを形成する。
ステップ３：ステップ２を完成した基板にパッシベーション層を堆積し、前記パッシベーション層に対してパターニングを行うことにより、ドレイン電極の上方に位置するパッシベーション層ビアホールを形成する。
ステップ４：ステップ３を完成した基板に透明導電薄膜を堆積し、前記透明導電薄膜に対してパターニングを行うことにより、それぞれの画素領域における画素電極を形成し、前記画素電極はパッシベーション層ビアホールを介してドレイン電極と接続する。
本発明の実施例に係るＴＦＴ−ＬＣＤアレイ基板の製造方法において、上下隣接した二つの画素領域が共通電極ラインを共有する構造を形成することにより、表示品質に影響がない状況で開口率を有効に向上させた。従来のようなそれぞれの画素領域に一つの共通電極ラインを配置する構造を採用する場合と比べて、本発明の実施例によって提供されたＴＦＴ−ＬＣＤアレイ基板は、上下隣接した二つの画素領域において一つの共通電極ラインを省略することができ、画素領域の開口率を有効に向上させると共に、表示輝度が変わらない状況で、バックライトのエネルギー損失も有効に低減することができ、よって、ＴＦＴ−ＬＣＤアレイ基板の生産コストを低減した。また、本発明の実施例においてＴＦＴ−ＬＣＤアレイ基板を製造する場合、やはり四回のパターニング又は五回のパターニングを採用することができ、パターニングが増えなかった状態で、全体としてＴＦＴ−ＬＣＤの性能と品質を向上した。
また、ステップ１において、共通電極ラインと接続する第１の遮光バーと第２の遮光バーも形成できる。第１の遮光バーと第２の遮光バーはデータラインと平行すると共に、上下隣接した二つの画素領域の両側に位置する。まず、スパッタリング又は蒸着法を利用して、基板（例えば、ガラス基板又は石英基板）に一層のゲート金属薄膜を堆積する。該ゲート金属薄膜としてＭｏ、Ａｌなどの金属単層膜が採用されてもよく、複層金属薄膜からなる複合薄膜（例えば、Ｍｏ／Ａｌ／Ｍｏ複合薄膜）が採用されてもよい。また、通常のマスク（モノトーンマスクとも称する）を採用して、ゲート金属薄膜に対してパターニングを行うことにより、基板にゲートライン、ゲート電極、共通電極ライン、第１の遮光バー及び第２の遮光バーを形成する。共通電極ラインは上下隣接した二つの画素領域のゲートラインとゲートラインとの間に位置すると共に、上下隣接した二つの画素領域のゲートラインと平行する。また、第１の遮光バーと第２の遮光バーはデータラインと平行し、第１の遮光バーは画素領域の左側に位置すると共に、画素領域の左側のデータラインに近接し、第２の遮光バーは画素領域の右側に位置すると共に、画素領域の右側のデータラインに近接する。また、共通電極ラインは第１の遮光バーと第２の遮光バーのそれぞれと接続して、一体構造となった共通電極ライン、第１の遮光バーと第２の遮光バーは、それぞれの画素領域と共に、上側が凹状又は下側が凹状の遮光構造を構成する。即ち、上下隣接した二つの画素領域が共通電極ラインを共有する。
本実施例のＴＦＴ−ＬＣＤアレイ基板の製造方法の第１の例示において、上記ステップ２には以下のステップが含められる。即ち、
ステップ１１：ステップ１を完成した基板に、プラズマ強化化学的気相蒸着法を利用して、ゲート絶縁層、半導体薄膜及びドープ半導体薄膜を順次堆積する。
ステップ１２：ステップ１１を完成した基板に、スパッタリング又は蒸着法を利用してソース・ドレイン金属薄膜を堆積する。
ステップ１３：ソース・ドレイン金属薄膜に一層のフォトレジストを塗布する。
ステップ１４：ハーフトーン又はグレートーンのマスクを利用して露光することによって、フォトレジストをフォトレジスト完全保留領域、フォトレジスト完全除去領域、及びフォトレジスト半分保留領域に形成させる。フォトレジスト完全保留領域はデータライン、ソース電極、及びドレイン電極が存在する領域に対応し、フォトレジスト半分保留領域はソース電極とドレイン電極との間のＴＦＴチャネル領域が存在する領域に対応し、フォトレジスト完全除去領域は残された領域に対応する。現像処理した後、フォトレジスト完全保留領域のフォトレジストの厚さに変化がなく、フォトレジスト完全除去領域のフォトレジストが完全に除去され、フォトレジスト半分保留領域のフォトレジストの厚さが薄くなりうる。
ステップ１５：第１回目のエッチングにより、フォトレジスト完全除去領域のソース・ドレイン金属薄膜、ドープ半導体薄膜及び半導体薄膜を完全にエッチングして、活性層ランドとデータラインを形成する。
ステップ１６：アッシングを利用して、フォトレジスト半分保留領域のフォトレジストを除去することによって、該領域のソース・ドレイン金属薄膜を露出させる。
ステップ１７：第２回目のエッチングを利用して、フォトレジスト半分保留領域のソース・ドレイン金属薄膜及びドープ半導体薄膜を完全にエッチングすると共に、半導体薄膜の厚さの一部をエッチングすることによって、該領域の半導体薄膜が露出されて、ソース電極、ドレイン電極及びＴＦＴチャネル領域を形成する。
ステップ１８：残されたフォトレジストを剥離する。
本例示において、ハーフトーン又はグレートーンのマスクを採用して、１回のパターニングを行うことにより、活性層ランド、データライン、ソース電極、ドレイン電極及びＴＦＴチャネル領域を同時に形成する技術案を提供し、上記のステップを完成して形成された画素構造を図９と図１０に示した。
本実施例のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２の例示において、上記ステップ２には以下のステップが含められる。即ち、
ステップ２１：ステップ１を完成した基板に、プラズマ強化化学的気相蒸着法を利用して、ゲート絶縁層、半導体薄膜及びドープ半導体薄膜を順次堆積する。
ステップ２２：通常のマスクを採用するパターニングにより、活性層ランドを形成する。
ステップ２３：ステップ２２を完成した基板に、スパッタリング又は蒸着法を利用してソース・ドレイン金属薄膜を堆積する。
ステップ２４：通常のマスクを採用するパターニングにより、データライン、ソース電極、ドレイン電極及びＴＦＴチャネル領域を形成する。
本例示において、二つの通常のマスクを採用するパターニング、即ち、１回は通常のマスクを採用するパターニングにより活性層ランドを形成し、他の一回は通常のマスクを採用するパターニングにより、データライン、ソース電極、ドレイン電極及びＴＦＴチャネル領域を形成する。
上記のステップ３において、ＰＥＣＶＤ法を利用して一層のパッシべーション層を堆積することができ、通常のマスクを採用して、パッシべーション層に対してパターニングを行うことによりパッシべーション層ビアホールを形成する。このパッシべーション層ビアホールはドレイン電極の上方に位置する。上記ステップを完成して形成された画素構造を図１２と図１３に示した。
ステップ４において、スパッタリング法や蒸着法を利用して透明導電薄膜を堆積し、通常のマスクを採用するパターニングにより画素電極を形成し、該画素領域内に画素電極を形成すると共に、パッシべーション層ビアホールを介してドレイン電極と接続させる。上下隣接した二つの画素領域を一組とすると、共通電極ラインは上下隣接した二つの画素領域のゲートラインとゲートラインとの間に位置すると共に、上下隣接した二つの画素領域のゲートラインと平行し、第１の遮光バーと第２の遮光バーはデータラインと平行し、第１の遮光バーは画素領域の左側に位置すると共に、画素領域の左側のデータラインに近接し、第２の遮光バーは画素領域の右側に位置すると共に、画素領域の右側のデータラインに近接する。また、共通電極ラインは第１の遮光バーと第２の遮光バーを接続して、一体構造となった共通電極ライン、第１の遮光バーと第２の遮光バーは、それぞれの画素領域と共に、上側が凹状又は下側が凹状の遮光構造を構成する。また、画素電極と共通電極ラインによって蓄積容量が共通電極ライン（Ｃｓｔ ｏｎ Ｃｏｍｍｏｎ）における構造の形態が形成されるように、画素電極と共通電極ラインとがオーバーラップされる。
上記の実施例は、本発明の技術案に関して説明しただけであり、これらに限ったものではない。具体的実施例を参考しながら本発明に関して詳しく説明したが、当業者として、上記の各実施例に記載の技術案に対して変形したり、又は、その中の技術特徴に均等な技術的要件を採用したりすることができることを言うまでもない。このような変形や置き換えは、対応している技術案の実質を本発明の各実施例の技術案の精神と範囲から逸脱させない限りにおいて、可能であるということを理解しておきべきである。
１ 基板
２ ゲート電極
３ ゲート絶縁層
４ 半導体層
５ ドープ半導体層
６ ソース電極
７ ドレイン電極
８ パッシベーション層
９ パッシベーション層ビアホール
１１ ゲートライン
１２ 共通電極ライン
１３ データライン
１４ 画素電極
１５ 第１の遮光バー
１６ 第２の遮光バー
２０ 遮光バー
２ ゲート電極
３ ゲート絶縁層
４ 半導体層
５ ドープ半導体層
６ ソース電極
７ ドレイン電極
８ パッシベーション層
９ パッシベーション層ビアホール
１１ ゲートライン
１２ 共通電極ライン
１３ データライン
１４ 画素電極
１５ 第１の遮光バー
１６ 第２の遮光バー
２０ 遮光バー
Claims (9)
- 基板に形成された複数のゲートライン、複数のデータライン及び複数の共通電極ラインを含む薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）アレイ基板において、
前記複数のゲートラインと前記複数のデータラインは互いに交差されて複数の画素領域を画成すると共に、それぞれの画素領域に画素電極と薄膜トランジスタを形成し、上下隣接した二つの画素領域は一つの共通電極ラインを共有することを特徴とするＴＦＴ−ＬＣＤアレイ基板。 - 前記上下隣接した二つの画素領域が共用される共通電極ラインには、
上下隣接した二つの画素領域において、上側の画素領域のゲートラインは当該画素領域の上方に位置し、下側の画素領域のゲートラインは当該画素領域の下方に位置して、二つの画素電極を挟む二つのゲートラインの間に共有される共通電極ラインを設けることを特徴とする請求項１に記載のＴＦＴ−ＬＣＤアレイ基板。 - 前記共通電極ラインに接続する第１の遮光バーと第２の遮光バーを更に含むことを特徴とする請求項１又は２に記載のＴＦＴ−ＬＣＤアレイ基板。
- 前記共通電極ラインは前記上下隣接した二つの画素領域のゲートラインと平行し、前記第１の遮光バーと第２の遮光バーはデータラインと平行すると共に、前記上下隣接した二つの画素領域の両側に位置することを特徴とする請求項３に記載のＴＦＴ−ＬＣＤアレイ基板。
- 前記共通電極ラインは、前記第１の遮光バー及び第２の遮光バーと同時に一回のパターニング工程により形成することを特徴とする請求項３に記載のＴＦＴ−ＬＣＤアレイ基板。
- 基板にゲート金属薄膜を堆積し、前記ゲート金属薄膜に対してパターニングを行うことにより、画像領域のゲートライン、ゲート電極及び共通電極ラインを形成し、上下隣接した二つの画素領域に共通電極ラインを共有させるステップ１と、
ステップ１を完成した基板にゲート絶縁層、半導体薄膜、ドープ半導体薄膜及びソース・ドレイン金属薄膜を堆積し、前記ゲート絶縁層、半導体薄膜、ドープ半導体薄膜及びソース・ドレイン金属薄膜に対してパターニングを行うことにより、画像領域の活性層ランド、データライン、ドレイン電極、ソース電極及びＴＦＴチャネルを形成するステップ２と、
ステップ２を完成した基板にパッシベーション層を堆積し、前記パッシベーション層に対してパターニングを行うことにより、ドレイン電極の上方に位置するパッシベーション層ビアホールを形成するステップ３と、
ステップ３を完成した基板に透明導電薄膜を堆積し、前記透明導電薄膜に対してパターニングを行うことによりパッシベーション層ビアホールを介してドレイン電極に接続する画素領域の画素電極を形成するステップ４と、を含むことを特徴とする薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）アレイ基板の製造方法。 - 前記ステップ１において、共通電極ラインに接続する第１の遮光バーと第２の遮光バーを同時に形成し、前記第１の遮光バーと第２の遮光バーはデータラインに平行すると共に、それぞれの画素領域の両側に位置することを特徴とする請求項６に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
- 前記ステップ２において、パターニングによる活性層ランド、データライン、ドレイン電極、ソース電極及びＴＦＴチャネルの形成には、
ステップ１を完成した基板に、プラズマ強化化学的気相蒸着法を利用し、ゲート絶縁層、半導体薄膜及びドープ半導体薄膜を順次堆積した後に、スパッタリング又は蒸着法により、基板にソース・ドレイン金属薄膜を堆積することと、
ソース・ドレイン金属薄膜に一層のフォトレジストを塗布することと、
ハーフトーン又はグレートーンのマスクの露光によって、フォトレジストをフォトレジスト完全保留領域、フォトレジスト完全除去領域及びフォトレジスト半分保留領域に形成し、フォトレジスト完全保留領域はデータライン、ソース電極及びドレイン電極が存在する領域に対応し、フォトレジスト半分保留領域はソース電極とドレイン電極との間のＴＦＴチャネルが存在する領域に対応し、フォトレジスト完全除去領域は残された領域に対応し、現像処理した後、フォトレジスト完全保留領域のフォトレジストの厚さに変化がなく、フォトレジスト完全除去領域のフォトレジストが完全に除去され、フォトレジスト半分保留領域のフォトレジストの厚さが薄くなることと、
第１回目のエッチングを利用して、フォトレジスト完全除去領域のソース・ドレイン金属薄膜、ドープ半導体薄膜及び半導体薄膜を完全にエッチングすることによって、活性層ランドとデータラインを形成することと、
アッシングを利用して、フォトレジスト半分保留領域のフォトレジストを除去することによって、該領域のソース・ドレイン金属薄膜を露出することと、
第２回目のエッチングを利用して、フォトレジスト半分保留領域のソース・ドレイン金属薄膜及びドープ半導体薄膜を完全にエッチングすると共に、該領域の半導体薄膜が露出されるように、半導体薄膜の厚さの一部をエッチングすることによって、ソース電極、ドレイン電極及びＴＦＴチャネル領域を形成することと、
残されたフォトレジストを剥離することと、を含むことを特徴とする請求項６又は７に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。 - 前記ステップ２において、パターニングにより活性層ランド、データライン、ドレイン電極、ソース電極及びＴＦＴチャネルの形成には、
ステップ１を完成した基板に、プラズマ強化化学的気相蒸着法を利用してゲート絶縁層、半導体薄膜及びドープ半導体薄膜を順次堆積し、通常のマスクを採用してパターニングを行うことにより活性層ランドを形成することと、
スパッタリング又は蒸着法を利用してソース・ドレイン金属薄膜を堆積することと、
通常のマスクを採用してパターニングを行うことにより、データライン、ソース電極、ドレイン電極及びＴＦＴチャネル領域を形成することと、を含むことを特徴とする請求項６又は７に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
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