JP2010211206A5 - - Google Patents

Claims (9)

1. 基板にゲート金属薄膜を堆積し、前記ゲート金属薄膜に対してパターニングを行うことにより、画像領域のゲートライン、ゲート電極及び共通電極ラインを形成し、上下隣接した二つの画素領域に共通電極ラインを共有させるステップ１と、
   ステップ１を完成した基板にゲート絶縁層、半導体薄膜、ドープ半導体薄膜及びソース・ドレイン金属薄膜を堆積し、前記ゲート絶縁層、半導体薄膜、ドープ半導体薄膜及びソース・ドレイン金属薄膜に対してパターニングを行うことにより、画像領域の活性層ランド、データライン、ドレイン電極、ソース電極及びＴＦＴチャネルを形成するステップ２と、
   ステップ２を完成した基板にパッシベーション層を堆積し、前記パッシベーション層に対してパターニングを行うことにより、ドレイン電極の上方に位置するパッシベーション層ビアホールを形成するステップ３と、
   ステップ３を完成した基板に透明導電薄膜を堆積し、前記透明導電薄膜に対してパターニングを行うことによりパッシベーション層ビアホールを介してドレイン電極に接続する画素領域の画素電極を形成するステップ４と、を含むことを特徴とする薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）アレイ基板の製造方法。
2. 前記ステップ１において、共通電極ラインに接続する第１の遮光バーと第２の遮光バーを同時に形成し、前記第１の遮光バーと第２の遮光バーはデータラインに平行すると共に、それぞれの画素領域の両側に位置することを特徴とする請求項１に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
3. 前記ステップ２において、パターニングによる活性層ランド、データライン、ドレイン電極、ソース電極及びＴＦＴチャネルの形成には、
   ステップ１を完成した基板に、プラズマ強化化学的気相蒸着法を利用し、ゲート絶縁層、半導体薄膜及びドープ半導体薄膜を順次堆積した後に、スパッタリング又は蒸着法により、基板にソース・ドレイン金属薄膜を堆積することと、
   ソース・ドレイン金属薄膜に一層のフォトレジストを塗布することと、
   ハーフトーン又はグレートーンのマスクの露光によって、フォトレジストをフォトレジスト完全保留領域、フォトレジスト完全除去領域及びフォトレジスト半分保留領域に形成し、フォトレジスト完全保留領域はデータライン、ソース電極及びドレイン電極が存在する領域に対応し、フォトレジスト半分保留領域はソース電極とドレイン電極との間のＴＦＴチャネルが存在する領域に対応し、フォトレジスト完全除去領域は残された領域に対応し、現像処理した後、フォトレジスト完全保留領域のフォトレジストの厚さに変化がなく、フォトレジスト完全除去領域のフォトレジストが完全に除去され、フォトレジスト半分保留領域のフォトレジストの厚さが薄くなることと、
   第１回目のエッチングを利用して、フォトレジスト完全除去領域のソース・ドレイン金属薄膜、ドープ半導体薄膜及び半導体薄膜を完全にエッチングすることによって、活性層ランドとデータラインを形成することと、
   アッシングを利用して、フォトレジスト半分保留領域のフォトレジストを除去することによって、該領域のソース・ドレイン金属薄膜を露出することと、
   第２回目のエッチングを利用して、フォトレジスト半分保留領域のソース・ドレイン金属薄膜及びドープ半導体薄膜を完全にエッチングすると共に、該領域の半導体薄膜が露出されるように、半導体薄膜の厚さの一部をエッチングすることによって、ソース電極、ドレイン電極及びＴＦＴチャネル領域を形成することと、
   残されたフォトレジストを剥離することと、を含むことを特徴とする請求項１又は２に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
4. 前記ステップ２において、パターニングにより活性層ランド、データライン、ドレイン電極、ソース電極及びＴＦＴチャネルの形成には、
   ステップ１を完成した基板に、プラズマ強化化学的気相蒸着法を利用してゲート絶縁層、半導体薄膜及びドープ半導体薄膜を順次堆積し、通常のマスクを採用してパターニングを行うことにより活性層ランドを形成することと、
   スパッタリング又は蒸着法を利用してソース・ドレイン金属薄膜を堆積することと、
   通常のマスクを採用してパターニングを行うことにより、データライン、ソース電極、ドレイン電極及びＴＦＴチャネル領域を形成することと、を含むことを特徴とする請求項１又は２に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
5. 基板に形成された複数のゲートライン、複数のデータライン及び複数の共通電極ラインを含める薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）アレイ基板において、
   前記複数のゲートラインと前記複数のデータラインは互いに交差されて複数の画素領域を画成すると共に、それぞれの画素領域に画素電極と薄膜トランジスタを形成し、上下隣接した二つの画素領域は一つの共通電極ラインを共有することを特徴とするＴＦＴ−ＬＣＤアレイ基板。
6. 前記上下隣接した二つの画素領域が共用される共通電極ラインには、
   上下隣接した二つの画素領域において、上側の画素領域のゲートラインは当該画素領域の上方に位置し、下側の画素領域のゲートラインは当該画素領域の下方に位置して、二つの画素電極を挟む二つのゲートラインの間に共有される共通電極ラインを設けることを特徴とする請求項５に記載のＴＦＴ−ＬＣＤアレイ基板。
7. 前記共通電極ラインに接続する第１の遮光バーと第２の遮光バーを更に含むことを特徴とする請求項５又は６に記載のＴＦＴ−ＬＣＤアレイ基板。
8. 前記共通電極ラインは前記上下隣接した二つの画素領域のゲートラインと平行し、前記第１の遮光バーと第２の遮光バーはデータラインと平行すると共に、前記上下隣接した二つの画素領域の両側に位置することを特徴とする請求項７に記載のＴＦＴ−ＬＣＤアレイ基板。
9. 前記共通電極ラインは前記第１の遮光バーと第２の遮光バーとは同時に一回のパターニング工程により形成することを特徴とする請求項７に記載のＴＦＴ−ＬＣＤアレイ基板。