JP2010079302A - 液晶表示装置のアレイ基板の製造方法 - Google Patents
液晶表示装置のアレイ基板の製造方法 Download PDFInfo
- Publication number
- JP2010079302A JP2010079302A JP2009221180A JP2009221180A JP2010079302A JP 2010079302 A JP2010079302 A JP 2010079302A JP 2009221180 A JP2009221180 A JP 2009221180A JP 2009221180 A JP2009221180 A JP 2009221180A JP 2010079302 A JP2010079302 A JP 2010079302A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- region
- photoresist pattern
- liquid crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
Abstract
【課題】ＴＦＴチャンネルのオーバーエッチングされる程度が低下され、液晶表示装置の表示機能が確保できる液晶表示装置のアレイ基板の製造方法を提供することを目的とする。
【解決手段】液晶表示装置のアレイ基板の製造方法において、ソースドレイン金属層の上部に、スリートーンマスクによりフォトレジストパターン層を形成する工程と、フォトレジストパターン層が露出されたソースドレイン金属層及び第１の透明導電層に対してウェットエッチングを行う工程と、フォトレジストパターン層に対して第１回目のアッシングプロセスを行い、露出されたソースドレイン金属層、第１の透明導電層及び活性層パターンに対してドライエッチングを行う工程と、フォトレジストパターン層に対して第２回目のアッシングプロセスを行い、露出されたソースドレイン金属層に対してウェットエッチングを行う工程と、残されたフォトレジストパターン層を除去する工程と、を含む。
【選択図】図３
【解決手段】液晶表示装置のアレイ基板の製造方法において、ソースドレイン金属層の上部に、スリートーンマスクによりフォトレジストパターン層を形成する工程と、フォトレジストパターン層が露出されたソースドレイン金属層及び第１の透明導電層に対してウェットエッチングを行う工程と、フォトレジストパターン層に対して第１回目のアッシングプロセスを行い、露出されたソースドレイン金属層、第１の透明導電層及び活性層パターンに対してドライエッチングを行う工程と、フォトレジストパターン層に対して第２回目のアッシングプロセスを行い、露出されたソースドレイン金属層に対してウェットエッチングを行う工程と、残されたフォトレジストパターン層を除去する工程と、を含む。
【選択図】図３
Description
本発明は液晶表示装置のアレイ基板の製造方法に関し、特にオーバーエッチングされる程度が低下できる液晶表示装置のアレイ基板の製造方法に関する。
液晶表示装置のアレイ基板はフォトリソグラフィープロセスより製造される。フォトリソグラフィープロセスにおいて製造コストが極めて高いマスクが用いられ、液晶表示装置の製造プロセスがさらに進んで行くにつれて、いかにマスクの使用量を低減させるかは、当業分野にとってコストダウンと競争力をアップさせるキーになっている。
従来、マスクの使用量を低減させる目的を達成するため、種々の方法が提案された。例えば、１つのデュアルトーンマスク（ｄｕａｌ−ｔｏｎｅ ｍａｓｋ）を利用して、透明電極（ＩＴＯ、ＩＺＯなど）、ソース電極、ドレイン電極及び薄膜トランジスタ（ＴＦＴ）チャンネルを形成する方法が公開された。このような方法は、ツイストネマチックモード（ＴＮモード）液晶表示装置及び横電界駆動方式（ＦＦＳモード）液晶表示装置などのアレイ基板の製造プロセスに利用できる。
従来の四回のフォトリソグラフィープロセスより、ＴＮモード液晶表示装置のアレイ基板を製造する方法は下記の通りである。
（工程１）ゲート金属層を堆積し、第１回目のフォトリソグラフィープロセスにより、第１のマスクを利用してゲートラインを形成し、必要に応じて、ゲートラインと一体になったゲート電極を張り出せて形成することができる。
（工程２）工程１が完了した基板に、ゲート絶縁層、活性層（半導体層及びドープ半導体）を堆積し、第２回目のフォトリソグラフィープロセスにより、第２のマスクを利用して活性層（ＡＣＴＩＶＥ）パターンを形成する。
（工程３）工程２が完了した基板に、透明導電層及びソースドレイン金属層を順次堆積し、第３回目のフォトリソグラフィープロセスにより、第３のマスク（デュアルトーンマスク）を利用して画素電極、ソース電極、ドレイン電極及びＴＦＴチャンネルを形成する。
（工程４）工程３が完了した基板にパッシベーション層を堆積し、第４回目のフォトリソグラフィープロセスにより、第４のマスクを利用してパッシベーション層パターン及びビアホールを形成する。
従来の四回のフォトリソグラフィープロセスより、ＦＦＳモード液晶表示装置のアレイ基板を製造する方法は下記の通りである。
（工程１）ゲート金属層を堆積し、第１回目のフォトリソグラフィープロセスにより、第１のマスクを利用してゲートラインを形成し、必要に応じて、ゲートラインと一体になったゲート電極を張り出させて形成することができる。
（工程２）工程１が完了した基板に、ゲート絶縁層、活性層（半導体層及びドープ半導体）を堆積し、第２回目のフォトリソグラフィープロセスにより、第２のマスクを利用して活性層（ＡＣＴＩＶＥ）パターンを形成する。
（工程３）工程２が完了した基板に、第１の透明導電層及びソースドレイン金属層を順次堆積し、第３回目のフォトリソグラフィープロセスにより、第３のマスク（デュアルトーンマスク）を利用して画素電極、ソース電極、ドレイン電極及びＴＦＴチャンネルを形成する。
（工程４）工程３が完了した基板に、パッシベーション層及び第２の透明導電層を堆積し、第４回目のフォトリソグラフィープロセスにより、第４のマスクを利用してパッシベーション層パターン、ビアホール及び共通電極を形成する。
上記の二つの液晶表示装置のアレイ基板の製造方法は、一回のフォトリソグラフィープロセスにより、１つのデュアルトーンマスクプレートだけを利用して、画素電極、ソース電極、ドレイン電極及びＴＦＴチャンネルのパターンを完成し、コストが低減されたが、本発明の発明者が実践において、このような従来の方法により、液晶表示装置の表示機能が低減されるという重大な欠陥が生じされてしまうことを発見した。詳しく言うと、図１及び図２Ａ〜図２Ｆを併せて見ると、図１は従来の液晶表示装置のアレイ基板を表示する構造模式図である。図２Ａは従来のゲート電極、ゲート絶縁層、活性層パターンが形成されている基板に、第１の透明導電層及びソースドレイン金属層を堆積した後の基板の断面図であり、図２Ｂは図２Ａの基板に、デュアルトーンマスクを利用して、フォトレジストに対して露光と現像処理を行ってフォトレジストパターン層を形成した後の断面図であり、図２Ｃは図２Ｂの基板に対してエッチングした後の断面図であり、図２Ｄは図２Ｃの基板上のフォトレジストパターン層に対してアッシングプロセスを行った後の断面図であり、図２Ｅは図２Ｄの基板に対してエッチングを行った後の断面図である。図２Ｆは図２Ｅのフォトレジストパターン層を除去した後の断面図である。
図１に示したように、液晶表示装置のアレイ基板は、画素領域１０１、非表示領域及びＴＦＴ領域１０２から構成され、前記非表示領域には、画素領域１０１との間に位置する配線領域及び他の領域が含まれ、該ＴＦＴ領域１０２にはＴＦＴチャンネル領域１０２１、ソース電極領域１０２２及びドレイン電極領域１０２３が含まれている。該配線領域にはゲートライン領域１０３及びデータライン領域１０４が含まれている。画素領域１０１は数多くの画素電極１４１から構成された領域であり、ゲートライン領域１０３は複数のゲートライン１１から構成された領域である。データライン領域１０４は複数のデータライン１６から構成された領域である。
以下、図２Ａ〜図２Ｆによって、従来の液晶表示装置のアレイ基板の製造方法に関して、具体的に説明する。
（工程１）図２Ａに示したように、ゲートライン１１及びそれと一体のゲート電極１１１、ゲート絶縁層１２及び活性層パターン１３が形成されている基板１０に、第１の透明導電層１４とソースドレイン金属層１５が順次堆積される。
（工程２）図２Ｂに示したように、一層のフォトレジストを塗布し、フォトレジストパターン層１００がデュアルトーンマスクにより露光処理と現像処理を行って形成され、前記画素領域１０１のフォトレジストパターン層１００の厚さは、前記ソース電極領域１０２２、ドレイン電極領域１０２３及びデータライン領域１０４のフォトレジストパターン層１００の厚さより薄い。
（工程３）図２Ｃに示したように、基板１０の大面積に渡ってウェットエッチングを行い、基板１０の上に露出された領域のソースドレイン金属層１５、第１の透明導電層１４及び活性層の一部に対してエッチングを行って、ソース電極１５１及びＴＦＴチャンネル１３１が形成される。
（工程４）図２Ｄに示したように、フォトレジストパターン層１００に対してアッシングプロセスを行って、画素領域１０１のソース・ドレイン金属層１５が露出される。
（工程５）図２Ｅに示したように、基板１０の大面積に渡ってウェットエッチングを行い、基板の上に露出された領域のソースドレイン金属層１５に対してエッチングを行って、画素電極１４１及びドレイン電極１５２が形成される。
（工程６）図２Ｆに示したように残ったフォトレジストパターン層１００が除去される。
上記の工程３及び工程５において、ＴＦＴチャンネル、ソース電極、ドレイン電極及び画素電極を形成するため、基板の全般に対して二回の大面積のエッチングを行う必要があり、このような大面積のエッチングにウェットエッチングだけが利用でき、即ち、基板をエッチング液に浸せ、フォトレジストに覆われなく、且つ、該エッチング液に浸食された部分に対してエッチングを行う。上記の方法から分かるように、ＴＦＴチャンネル領域は二回ウェットエッチングされ、ウェットエッチングのエッチング程度に対して制御しにくくなるため、ＴＦＴチャンネルがオーバーエッチング（Ｏｖｅｒ Ｅｔｃｈ）される問題が避けられない。
本発明は、ＴＦＴチャンネルのオーバーエッチングされる程度が低下され、液晶表示装置の表示機能が確保できる液晶表示装置のアレイ基板の製造方法を提供することに目的がある。
上記の目的を達するために、本発明は、
（工程ａ）ゲートライン、ゲート絶縁層及び活性層パターンが順次形成されている基板を提供する工程と、
（工程ｂ）前記基板に、第１の透明導電層及びソースドレイン金属層を順次堆積する工程と、
（工程ｃ）前記ソースドレイン金属層の上部に、スリートーンマスク（ｔｈｒｅｅ ｔｏｎｅ ｍａｓｋ）によりフォトレジストパターン層を形成する工程と、
（工程ｄ）前記フォトレジストパターン層が露出されたソースドレイン金属層及び第１の透明導電層に対してウェットエッチングを行う工程と、
（工程ｅ）前記フォトレジストパターン層に対して第１回目のアッシングプロセスを行い、露出されたソースドレイン金属層、第１の透明導電層及び活性層パターンに対してドライエッチングを行う工程と、
（工程ｆ）前記フォトレジストパターン層に対して第２回目のアッシングプロセスを行い、露出されたソースドレイン金属層に対してウェットエッチングを行う工程と、
（工程ｇ）残されたフォトレジストパターン層を除去する工程と、
を含むことを特徴とする、液晶表示装置のアレイ基板の製造方法を提供する。
（工程ａ）ゲートライン、ゲート絶縁層及び活性層パターンが順次形成されている基板を提供する工程と、
（工程ｂ）前記基板に、第１の透明導電層及びソースドレイン金属層を順次堆積する工程と、
（工程ｃ）前記ソースドレイン金属層の上部に、スリートーンマスク（ｔｈｒｅｅ ｔｏｎｅ ｍａｓｋ）によりフォトレジストパターン層を形成する工程と、
（工程ｄ）前記フォトレジストパターン層が露出されたソースドレイン金属層及び第１の透明導電層に対してウェットエッチングを行う工程と、
（工程ｅ）前記フォトレジストパターン層に対して第１回目のアッシングプロセスを行い、露出されたソースドレイン金属層、第１の透明導電層及び活性層パターンに対してドライエッチングを行う工程と、
（工程ｆ）前記フォトレジストパターン層に対して第２回目のアッシングプロセスを行い、露出されたソースドレイン金属層に対してウェットエッチングを行う工程と、
（工程ｇ）残されたフォトレジストパターン層を除去する工程と、
を含むことを特徴とする、液晶表示装置のアレイ基板の製造方法を提供する。
上記の目的を達するために、本発明は、
（工程ａａ）ＴＦＴの領域の上に第１の金属層、第１の絶縁層、半導体層及びドープ半導体層を有する基板を提供し、且つ、該基板が前記第１の絶縁層に覆われ、前記基板は画素領域、ＴＦＴ領域及び非表示領域を含め、該ＴＦＴ領域はソース電極領域、ドレイン電極領域及びＴＦＴチャンネル領域を含める工程と、
（工程ｂｂ）工程ａａが完了した基板に、第１の透明導電層及び第２の金属層を順次堆積する工程と、
（工程ｃｃ）前記第２の金属層にフォトレジストパターン層を形成し、且つ、前記ＴＦＴチャンネル領域のフォトレジストパターン層は第１の厚さを有し、前記画素領域のフォトレジストパターン層は第２の厚さを有し、前記ソース電極領域及びドレイン電極領域のフォトレジストパターン層は第３の厚さを有し、前記フォトレジストパターン層の第１の厚さは第２の厚さより薄く、第２の厚さは第３の厚さより薄くなる工程と、
（工程ｄｄ）前記非表示領域の第２の金属層及び第１の透明導電層に対してエッチングを行う工程と、
（工程ｅｅ）前記フォトレジストパターン層に対して第１回目のアッシングプロセスを行い、前記ＴＦＴチャンネル領域の第２の金属層を露出させる工程と、
（工程ｆｆ）ＴＦＴチャンネル領域の第２の金属層、透明導電層及びドープ半導体層に対してエッチングを行う工程と、
（工程ｇｇ）前記フォトレジストパターン層に対して第２回目のアッシングプロセスを行い、前記画素領域の第２の金属層を露出させる工程と、
（工程ｈｈ）前記画素領域の第２の金属層に対してエッチングを行う工程と、
（工程ｉｉ）残されたフォトレジストパターン層を除去する工程と、
をさらに含むことを特徴とする、液晶表示装置のアレイ基板の製造方法を提供する。
（工程ａａ）ＴＦＴの領域の上に第１の金属層、第１の絶縁層、半導体層及びドープ半導体層を有する基板を提供し、且つ、該基板が前記第１の絶縁層に覆われ、前記基板は画素領域、ＴＦＴ領域及び非表示領域を含め、該ＴＦＴ領域はソース電極領域、ドレイン電極領域及びＴＦＴチャンネル領域を含める工程と、
（工程ｂｂ）工程ａａが完了した基板に、第１の透明導電層及び第２の金属層を順次堆積する工程と、
（工程ｃｃ）前記第２の金属層にフォトレジストパターン層を形成し、且つ、前記ＴＦＴチャンネル領域のフォトレジストパターン層は第１の厚さを有し、前記画素領域のフォトレジストパターン層は第２の厚さを有し、前記ソース電極領域及びドレイン電極領域のフォトレジストパターン層は第３の厚さを有し、前記フォトレジストパターン層の第１の厚さは第２の厚さより薄く、第２の厚さは第３の厚さより薄くなる工程と、
（工程ｄｄ）前記非表示領域の第２の金属層及び第１の透明導電層に対してエッチングを行う工程と、
（工程ｅｅ）前記フォトレジストパターン層に対して第１回目のアッシングプロセスを行い、前記ＴＦＴチャンネル領域の第２の金属層を露出させる工程と、
（工程ｆｆ）ＴＦＴチャンネル領域の第２の金属層、透明導電層及びドープ半導体層に対してエッチングを行う工程と、
（工程ｇｇ）前記フォトレジストパターン層に対して第２回目のアッシングプロセスを行い、前記画素領域の第２の金属層を露出させる工程と、
（工程ｈｈ）前記画素領域の第２の金属層に対してエッチングを行う工程と、
（工程ｉｉ）残されたフォトレジストパターン層を除去する工程と、
をさらに含むことを特徴とする、液晶表示装置のアレイ基板の製造方法を提供する。
本発明において、第１回目のウェットエッチングを行う時、ＴＦＴチャンネル領域がフォトレジストパターン層により保護されるように、スリートーンマスクを利用して、ＴＦＴチャンネル領域にもフォトレジストパターン層を形成させ、そして、エッチング程度が高精度に制御できるドライエッチングを利用して、ＴＦＴチャンネルをエッチングさせた。このように、従来技術のＴＦＴチャンネルが二回のウェットエッチングを経過するウェットエッチングより、本発明のＴＦＴチャンネルは一回のドライエッチングと一回のウェットエッチングを経過し、ＴＦＴチャンネルがウェットエッチングにエッチされる工程数を減少したため、オーバーエッチングされる程度が低減され、ＴＦＴチャンネルの幅が広すぎて液晶表示装置の表示機能に影響を与えることが避けられる。
以下、本発明の技術案に対して、図面及び実施例により、さらに詳しく説明する。
図３は、本発明の液晶表示装置のアレイ基板の製造方法のフォローチャートであり、本発明の液晶表示装置のアレイ基板の製造方法において、
（工程ａ）ゲートライン及びゲートラインと一体なゲート電極、ゲート絶縁層及び活性層パターンが順次形成されている基板を提供する工程と、
（工程ｂ）前記基板に、第１の透明導電層及びソースドレイン金属層を順次堆積する工程と、
（工程ｃ）前記ソースドレイン金属層の上部に、スリートーンマスクによりフォトレジストパターン層を形成する工程と、
（工程ｄ）前記フォトレジストパターン層が露出されたソースドレイン金属層及び第１の透明導電層に対してウェットエッチングを行う工程と、
（工程ｅ）前記フォトレジストパターン層に対して第１回目のアッシングプロセスを行い、第１回目のアッシングプロセスにより露出されたソースドレイン金属層、第１の透明導電層及び活性層パターンに対してドライエッチングを行って、ＴＦＴチャンネル及びソース電極を形成する工程と、
（工程ｆ）前記フォトレジストパターン層に対して第２回目のアッシングプロセスを行い、露出されたソースドレイン金属層に対してウェットエッチングを行って、画素電極及びドレイン電極を形成する工程と、
（工程ｇ）残されたフォトレジストパターン層を除去する工程と、
を含む。
（工程ａ）ゲートライン及びゲートラインと一体なゲート電極、ゲート絶縁層及び活性層パターンが順次形成されている基板を提供する工程と、
（工程ｂ）前記基板に、第１の透明導電層及びソースドレイン金属層を順次堆積する工程と、
（工程ｃ）前記ソースドレイン金属層の上部に、スリートーンマスクによりフォトレジストパターン層を形成する工程と、
（工程ｄ）前記フォトレジストパターン層が露出されたソースドレイン金属層及び第１の透明導電層に対してウェットエッチングを行う工程と、
（工程ｅ）前記フォトレジストパターン層に対して第１回目のアッシングプロセスを行い、第１回目のアッシングプロセスにより露出されたソースドレイン金属層、第１の透明導電層及び活性層パターンに対してドライエッチングを行って、ＴＦＴチャンネル及びソース電極を形成する工程と、
（工程ｆ）前記フォトレジストパターン層に対して第２回目のアッシングプロセスを行い、露出されたソースドレイン金属層に対してウェットエッチングを行って、画素電極及びドレイン電極を形成する工程と、
（工程ｇ）残されたフォトレジストパターン層を除去する工程と、
を含む。
上記の工程ｃにおいて使われるスリートーンマスクには、透過率が異なる三種類の領域があるため、上記のスリートーンマスクにより形成されたフォトレジストパターンは異なる三種類の厚さを有する。即ち、前記工程ｅにおいて第１回目のアッシングを経過して露出された領域の厚さは、前記工程ｆにおいて第２回目のアッシングを経過して露出された領域の厚さより薄く、且つ、前記工程ｆにおいて第２回目のアッシングを経過して露出された領域の厚さは、前記工程ｇにおいて残された領域の厚さより薄い。
本発明において、第１回目のウェットエッチングを行う時、ＴＦＴチャンネル領域がフォトレジストパターン層により保護されるように、スリートーンマスクを利用して、ＴＦＴチャンネル領域にもフォトレジストパターン層を形成させ、そして、エッチング程度が高精度に制御できるドライエッチングを利用して、ＴＦＴチャンネルをエッチさせた。このように、従来技術のＴＦＴチャンネルが二回のウェットエッチングを経過するウェットエッチングより、本発明のＴＦＴチャンネルは一回のドライエッチングと一回のウェットエッチングを経過し、ＴＦＴチャンネルがウェットエッチングにエッチされる工程数を減少したため、オーバーエッチングされる程度が低減され、ＴＦＴチャンネルの幅が広すぎて液晶表示装置の表示機能に影響を与えることが避けられる。
本発明の液晶表示装置のアレイ基板の製造方法において、さらに以下の工程を含める。
（工程ｈ）工程ｇが完了した基板に絶縁層を堆積し、フォトリソグラフィープロセスによりパッシベーション層パターン及びビアホールを形成する工程。続いて工程ｉも行ってもいい。即ち、工程ｈが完了した基板に透明導電層を堆積し、フォトリソグラフィープロセスにより共通電極を形成する。工程ｈと工程ｉは、剥離プロセス（ｌｉｆｔ ｏｆｆ）により、一回のフォトリソグラフィープロセスを利用して完了できる。詳しく言うと、
（工程ｊ）工程ｇが完了した基板に、絶縁層を堆積し、フォトリソグラフィープロセスによりパッシベーション層パターンを形成し、フォトレジストを除去しなくて、前記フォトレジスト及び前記パッシベーション層パターン上に第２の透明導電層を堆積し、パッシベーション層パターンの上部に共通電極が形成されるように、剥離プロセスにより前記フォトレジスト上の第２の透明導電層を除去する。
（工程ｊ）工程ｇが完了した基板に、絶縁層を堆積し、フォトリソグラフィープロセスによりパッシベーション層パターンを形成し、フォトレジストを除去しなくて、前記フォトレジスト及び前記パッシベーション層パターン上に第２の透明導電層を堆積し、パッシベーション層パターンの上部に共通電極が形成されるように、剥離プロセスにより前記フォトレジスト上の第２の透明導電層を除去する。
以下、本発明の液晶表示装置のアレイ基板の製造方法の最良の実施例に関して詳しく説明する。
図１に示したように、液晶表示装置のアレイ基板は、画素領域１０１、非表示領域及びＴＦＴ領域１０２から構成され、前記非表示領域には画素領域１０１との間に位置する配線領域及び他の領域が含まれ、該ＴＦＴ領域１０２にはＴＦＴチャンネル領域１０２１、ソース電極領域１０２２及びドレイン電極１０２３が含まれている。該配線領域にはゲートライン領域１０３及びデータライン領域１０４が含まれている。画素領域１０１は数多くの画素電極１４１から構成された領域であり、ゲートライン領域１０３は複数のゲートライン１１から構成された領域である。データライン領域１０４は複数のデータライン１６から構成された領域である。
図１及び図４Ａ〜図４Ｊを合わせて見ると、図４Ａはゲートライン及びゲートラインと一体のゲート電極が形成されている基板の断面図であり、図４Ｂは図４Ａの基板にゲート絶縁層及び活性層パターンを形成した後の断面図であり、図４Ｃは図４Ｂの基板に第１の透明導電層及びソースドレイン金属層を形成した後の断面図であり、図４Ｄは図４Ｃの基板にフォトレジストパターン層を形成した後の断面図であり、図４Ｅは図４Ｄの基板に対してウェットエッチングを行った後の断面図であり、図４Ｆは図４Ｅのフォトレジストパターン層に対して第１回のアッシングプロセスを行った後の断面図であり、図４Ｇは図４ＦのＴＦＴチャンネル領域に対してドライエッチングを行った後の断面図であり、図４Ｈは図４Ｇのフォトレジストパターン層に対して第２回のアッシングプロセスを行った後の断面図であり、図４Ｉは図４Ｈの基板に対してウェットエッチングを行った後の断面図であり、図４Ｊは図４Ｉにおけるフォトレジストパターン層を除去した後の断面図である。
本発明の液晶表示装置のアレイ基板の製造方法において、以下の工程を含む。
（工程ａａ）ＴＦＴの領域１０２の上に第１の金属層、第１の絶縁層、半導体層及びドープ半導体層を有する基板１０を提供し、且つ、該基板１０が前記第１の絶縁層に覆われ、前記第１の金属層はゲートライン領域１０３内にも形成されている。第１の金属層はＣｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ又はＣｕの単層膜であり、或いは、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ及びＣｕのいずれの組合せにより構成した複合膜であり、ＴＦＴ領域１０２内に形成された第１の金属層はゲート電極１１１とし、ゲートライン領域１０３内に形成された第１の金属層はゲートライン１１としている。第１の絶縁層はゲート絶縁層１２として、ゲートライン１１及びゲート電極１１１が他の構造と絶縁されるように、ゲートライン１１及びゲート電極１１１の上を覆われている。具体的に、図４Ａに示したように、先に基板１０の上に、第１の金属層を堆積した後、フォトリソグラフィープロセスにより、ＴＦＴ領域１０２内の第１の金属層を保留させてゲート電極１１１を形成し、ゲートライン領域１０３内の第１の金属層を保留させてゲートライン１１を形成する（図１を参照）。そして、図４Ｂに示したように、ゲート絶縁層１２及び活性層（半導体層及びドープ半導体層）を順次堆積させ、フォトリソグラフィープロセスにより、ＴＦＴ領域１０２内の活性層のみを保留させて、活性層パターン１３を形成する。
（工程ｂｂ）工程ａａが完了した基板に、第１の透明導電層１４及び第２の金属層を順次堆積する。図４Ｃに示したように、前記第２の金属層はソースドレイン金属層１５である。前記ソースドレイン金属層はＣｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ又はＣｕの単層膜であり、或いは、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ及びＣｕのいずれの組合せにより構成した複合膜である。第１の透明導電層はＩＴＯ又はＩＺＯである。
（工程ｃｃ）スリートーンマスクにより、前記第２の金属層にフォトレジストパターン層１００を形成し、且つ、ＴＦＴチャンネル領域１０２１のフォトレジストパターン層１００は第１の厚さを有し、前記画素領域１０１のフォトレジストパターン層１００は第２の厚さを有し、前記ソース電極領域１０２２、ドレイン電極領域１０２３及びデータライン領域１０４（図１を参照）のフォトレジストパターン層１００は第３の厚さを有する。図４Ｄに示したように、フォトレジストパターン層の第１の厚さが第２の厚さより薄く、第２の厚さが第３の厚さより薄い。
（工程ｄｄ）図４Ｅに示したように、前記データライン領域１０４（図１を参照）の以外の非表示領域の第２の金属層（ソースドレイン金属層１５）及び第１の透明導電層１４に対してエッチングを行う。基板の全般に対して大面積のエッチングを行う必要があるため、ウェットエッチングにより行う必要がある。この場合、ＴＦＴチャンネル領域１０２１内にフォトレジストパターン層１００がやはり存在しているため、ＴＦＴチャンネル領域１０２１はエッチングされない。
（工程ｅｅ）図４Ｆに示したように、前記フォトレジストパターン層１００に対して第１回のアッシングプロセスを行って、ＴＦＴチャンネル領域１０２１の第２の金属層（ソースドレイン金属層１５）を露出させる。この場合、アッシングプロセスにより除去されたフォトレジストパターン層１００の厚さが第１の厚さであるため、ＴＦＴチャンネル領域１０２１のフォトレジストパターン層１００が除去されて、ソースドレイン金属層１５が露出される。その分、残った部分のフォトレジストパターン層１００も第１の厚さほどの厚さに相当する厚さが減少される。
（工程ｆｆ）図４Ｇに示したように、ＴＦＴチャンネル領域１０２１の第２の金属層（ソースドレイン金属層１５）、第１の透明導電層１４及び活性層パターン１３の一部に対してエッチングを行う。面積が小さいＴＦＴチャンネル領域１０２１に対してエッチングを行うため、ドライエッチングにより、エッチング程度が高精度に制御されることができ、ソースドレイン金属層１５、第１の透明導電層１４及び活性層パターン１３の一部（ドープ半導体）がエッチングされて、ＴＦＴチャンネル１３１及びソース電極１５１が形成される。
（工程ｇｇ）図４Ｈに示したように、前記フォトレジストパターン層１００に対して第２回のアッシングプロセスを行って、画素領域１０１の第２の金属層（ソースドレイン金属層１５）を露出させる。この場合、除去されたフォトレジストパターン層１００の厚さは、第２の厚さから第１の厚さを差し引いた値に相当する程度であるため、画素領域１０１のソースドレイン金属層１５が露出される。
（工程ｈｈ）図４Ｉに示したように、前記画素領域１０１の第２の金属層（ソースドレイン金属層１５）に対してエッチングを行う。基板の全般に対して大面積のエッチングを行う必要があるため、ウェットエッチングにより行う必要がある。画素領域１０１のソースドレイン金属層１５がエッチされてしまい、ドレイン電極１５２及び画素電極１４１が形成される。
（工程ｉｉ）図４Ｊに示したように、残ったフォトレジストパターン層が除去される。
また、工程ｉｉが完了した基板に第２の絶縁層を堆積し、フォトリソグラフィープロセスによりパッシベーション層パターンが形成される。或いは、続いて第２の透明導電層を堆積し、フォトリソグラフィープロセスにより共通電極が形成される。また、工程ｉｉが完了した基板に、さらに第２の絶縁層を堆積し、フォトリソグラフィープロセスによりパッシベーション層パターンが形成され、フォトレジストを除去せずに、前記フォトレジスト及び前記パッシベーション層パターン上に第２の透明導電層を堆積し、パッシベーション層パターンの上部に共通電極が形成されるように、剥離プロセス（ｌｉｆｔ ｏｆｆ）により前記フォトレジスト上の第２の透明導電層を除去する。
本発明は、ＴＦＴチャンネル領域の上に一層のフォトレジストパターン層を保留させることにより、第１回目のウェットエッチングを行う時、ＴＦＴチャンネル領域が保護される。そして、高精度にエッチング程度が制御可能なドライエッチングを利用して、ＴＦＴチャンネルがエッチングされた。このように、従来技術のＴＦＴチャンネルが二回のウェットエッチングを経過するウェットエッチングより、本発明のＴＦＴチャンネルは一回のドライエッチングと一回のウェットエッチングを経過し、ＴＦＴチャンネルがウェットエッチングによりエッチされる工程数を減少したため、オーバーエッチングされる程度が低減され、ＴＦＴチャンネルの幅が広すぎて液晶表示装置の表示機能に影響を与えることが避けられる。
当業者は、上記の製造方法をＴＮモード又はＦＦＳモードの液晶表示装置の製造方法に適用され、一回のフォトリソグラフィープロセスにより、ソース電極、ドレイン電極、ＴＦＴチャンネル及び画素電極パターンを形成すると同時に、ＴＦＴチャンネルがオーバーエッチされる問題を解決する。
上記の実施例は本発明の技術案に関して説明しただけであり、これらに限ったものではない。上記の実施例を参考しながら本発明に関して詳しく説明したが、当業者は、上記の各実施例に記載の技術案に対して変形することができるし、或は、その中の部分の技術特徴に対して等価的置換ができるし、このような変形と置換は、対応している技術案の実質を本発明の各実施例の技術案の精神と範囲から逸脱させない、とのことに理解すべきである。
１０ 基板
１１ ゲートライン
１１１ ゲート電極
１２ ゲート絶縁層
１３ 活性層パターン
１４ 第１の透明導電層
１４１ 画素電極
１５ ソースドレイン金属層
１５１ ソース電極
１５２ ドレイン電極
１６ データライン
１３１ ＴＦＴチャンネル
１００ フォトレジストパターン層
１０１ 画素領域
１０２ ＴＦＴ領域
１０３ ゲートライン領域
１０４ データライン領域
１０２１ ＴＦＴチャンネル領域
１０２２ ソース電極領域
１０２３ ドレイン電極領域
１１ ゲートライン
１１１ ゲート電極
１２ ゲート絶縁層
１３ 活性層パターン
１４ 第１の透明導電層
１４１ 画素電極
１５ ソースドレイン金属層
１５１ ソース電極
１５２ ドレイン電極
１６ データライン
１３１ ＴＦＴチャンネル
１００ フォトレジストパターン層
１０１ 画素領域
１０２ ＴＦＴ領域
１０３ ゲートライン領域
１０４ データライン領域
１０２１ ＴＦＴチャンネル領域
１０２２ ソース電極領域
１０２３ ドレイン電極領域
Claims (10)
- （工程ａ）ゲートライン、ゲート絶縁層及び活性層パターンが順次形成されている基板を提供する工程と、
（工程ｂ）前記基板に、第１の透明導電層及びソースドレイン金属層を順次堆積する工程と、
（工程ｃ）前記ソースドレイン金属層の上部に、スリートーンマスクによりフォトレジストパターン層を形成する工程と、
（工程ｄ）前記フォトレジストパターン層が露出されたソースドレイン金属層及び第１の透明導電層に対してウェットエッチングを行う工程と、
（工程ｅ）前記フォトレジストパターン層に対して第１回目のアッシングプロセスを行い、露出されたソースドレイン金属層、第１の透明導電層及び活性層パターンに対してドライエッチングを行う工程と、
（工程ｆ）前記フォトレジストパターン層に対して第２回目のアッシングプロセスを行い、露出されたソースドレイン金属層に対してウェットエッチングを行う工程と、
（工程ｇ）残されたフォトレジストパターン層を除去する工程と、
を含むことを特徴とする、液晶表示装置のアレイ基板の製造方法。 - 前記スリートーンマスクにより形成されたフォトレジストパターン層が、前記工程ｅにおいて第１回目のアッシングプロセスを経過して露出された領域の厚さは、前記工程ｆにおいて第２回目のアッシングプロセスを経過して露出された領域の厚さより薄く、且つ、前記工程ｆにおいて第２回目のアッシングプロセスを経過して露出された領域の厚さは、前記工程ｇにおいて残された領域の厚さより薄いことを特徴とする、請求項１に記載の液晶表示装置のアレイ基板の製造方法。
- （工程ｈ）工程ｇが完了した基板に絶縁層を堆積し、フォトリソグラフィープロセスによりパッシベーション層パターン及びビアホールを形成する工程をさらに含むことを特徴とする、請求項２に記載の液晶表示装置のアレイ基板の製造方法。
- （工程ｉ）工程ｈが完了した基板に第２の透明導電層を堆積し、フォトリソグラフィープロセスにより共通電極を形成する工程をさらに含むことを特徴とする、請求項３に記載の液晶表示装置のアレイ基板の製造方法。
- （工程ｊ）工程ｇが完了した基板に絶縁層を堆積し、フォトレジストを利用したフォトリソグラフィープロセスによりパッシベーション層パターン及びビアホールを形成し、該フォトレジストを除去せずに、前記フォトレジスト及び前記パッシベーション層パターン上に第２の透明導電層を堆積し、パッシベーション層パターンの上部に共通電極が形成されるように、剥離プロセスにより前記フォトレジスト上の第２の透明導電層を除去する工程をさらに含むことを特徴とする、請求項２に記載の液晶表示装置のアレイ基板の製造方法。
- （工程ａａ）ＴＦＴの領域の上に第１の金属層、第１の絶縁層、半導体層及びドープ半導体層を有する基板を提供し、且つ、該基板が前記第１の絶縁層に覆われ、前記基板は画素領域、ＴＦＴ領域及び非表示領域を含み、該ＴＦＴ領域はソース電極領域、ドレイン電極領域及びＴＦＴチャンネル領域を含む工程と、
（工程ｂｂ）工程ａａが完了した基板に、第１の透明導電層及び第２の金属層を順次堆積する工程と、
（工程ｃｃ）前記第２の金属層にフォトレジストパターン層を形成し、且つ、前記ＴＦＴチャンネル領域のフォトレジストパターン層は第１の厚さを有し、前記画素領域のフォトレジストパターン層は第２の厚さを有し、前記ソース電極領域及びドレイン電極領域のフォトレジストパターン層は第３の厚さを有し、前記フォトレジストパターン層の第１の厚さは第２の厚さより薄く、第２の厚さは第３の厚さより薄くなる工程と、
（工程ｄｄ）前記非表示領域の第２の金属層及び第１の透明導電層に対してエッチングを行う工程と、
（工程ｅｅ）前記フォトレジストパターン層に対して第１回目のアッシングプロセスを行い、前記ＴＦＴチャンネル領域の第２の金属層を露出させる工程と、
（工程ｆｆ）ＴＦＴチャンネル領域の第２の金属層、透明導電層及びドープ半導体層に対してエッチングを行う工程と、
（工程ｇｇ）前記フォトレジストパターン層に対して第２回目のアッシングプロセスを行い、前記画素領域の第２の金属層を露出させる工程と、
（工程ｈｈ）前記画素領域の第２の金属層に対してエッチングを行う工程と、
（工程ｉｉ）残されたフォトレジストパターン層を除去する工程と、
を含むことを特徴とする、液晶表示装置のアレイ基板の製造方法。 - 前記工程ｄｄにおいてウェットエッチングによりエッチングを行い、前記工程ｆｆにおいてドライエッチングによりエッチングを行い、前記工程ｈｈにおいてウェットエッチングによりエッチングを行うことを特徴とする、請求項６に記載の液晶表示装置のアレイ基板の製造方法。
- （工程ｊｊ）工程ｉｉが完了した基板に第２の絶縁層を堆積し、フォトリソグラフィープロセスによりパッシベーション層パターン及びビアホールを形成する工程をさらに含むことを特徴とする、請求項７に記載の液晶表示装置のアレイ基板の製造方法。
- （工程ｋｋ）工程ｊｊが完了した基板に第２の透明導電層を堆積し、フォトリソグラフィープロセスにより共通電極を形成する工程をさらに含むことを特徴とする、請求項８に記載の液晶表示装置のアレイ基板の製造方法。
- （工程ｌｌ）工程ｉｉが完了した基板に第２の絶縁層を堆積し、フォトレジストを利用したフォトリソグラフィープロセスによりパッシベーション層パターン及びビアホールを形成し、該フォトレジストを除去せずに、前記フォトレジスト及び前記パッシベーション層パターン上に第２の透明導電層を堆積し、パッシベーション層パターンの上部に共通電極が形成されるように、剥離プロセスにより前記フォトレジスト上の第２の透明導電層を除去する工程をさらに含むことを特徴とする、請求項７に記載の液晶表示装置のアレイ基板の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200810222792.1 | 2008-09-25 | ||
| CN2008102227921A CN101685229B (zh) | 2008-09-25 | 2008-09-25 | 液晶显示器阵列基板的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010079302A true JP2010079302A (ja) | 2010-04-08 |
| JP5593047B2 JP5593047B2 (ja) | 2014-09-17 |
Family
ID=42038078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009221180A Active JP5593047B2 (ja) | 2008-09-25 | 2009-09-25 | 液晶表示装置のアレイ基板の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8017465B2 (ja) |
| JP (1) | JP5593047B2 (ja) |
| KR (1) | KR101089259B1 (ja) |
| CN (1) | CN101685229B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102237397B (zh) * | 2010-04-22 | 2013-04-17 | 北京京东方光电科技有限公司 | 电极结构及制备方法、阵列基板及制备方法 |
| CN102148259B (zh) * | 2010-10-12 | 2014-04-16 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板及其制造方法和液晶显示器 |
| CN102456620B (zh) * | 2010-10-22 | 2015-04-15 | 北京京东方光电科技有限公司 | 阵列基板及其制造方法 |
| CN102456619B (zh) * | 2010-10-22 | 2014-01-15 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法和液晶显示器 |
| CN102637648B (zh) * | 2011-07-15 | 2014-03-05 | 京东方科技集团股份有限公司 | 薄膜晶体管液晶显示器、阵列基板及其制造方法 |
| CN102769040B (zh) * | 2012-07-25 | 2015-03-04 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板及其制作方法、显示装置 |
| CN102799038B (zh) * | 2012-07-25 | 2015-04-01 | 北京京东方光电科技有限公司 | 一种阵列基板、显示装置及阵列基板的制造方法 |
| CN102881598B (zh) | 2012-09-17 | 2015-08-12 | 京东方科技集团股份有限公司 | 薄膜晶体管的制造方法、阵列基板的制造方法及显示装置 |
| CN103943636A (zh) * | 2014-04-04 | 2014-07-23 | 深圳莱宝高科技股份有限公司 | 一种薄膜晶体管阵列基板及其制作方法 |
| KR20160024081A (ko) | 2014-08-22 | 2016-03-04 | 삼성디스플레이 주식회사 | 금속 패턴의 형성 방법 및 표시 기판의 제조 방법 |
| CN104617112B (zh) * | 2015-02-09 | 2017-10-17 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
| CN104637806A (zh) * | 2015-03-02 | 2015-05-20 | 京东方科技集团股份有限公司 | 一种刻蚀方法 |
| KR102232755B1 (ko) * | 2015-04-07 | 2021-03-26 | 삼성전자주식회사 | 2차원 물질을 이용한 전자소자 및 그 제조 방법 |
| CN105097551A (zh) | 2015-08-13 | 2015-11-25 | 京东方科技集团股份有限公司 | 一种薄膜晶体管的制作方法和阵列基板的制作方法 |
| CN107092111B (zh) * | 2016-02-17 | 2021-06-11 | 群创光电股份有限公司 | 主动元件阵列基板以及显示面板 |
| CN106783737B (zh) * | 2017-04-07 | 2020-02-21 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示面板、显示装置 |
| CN108701695A (zh) * | 2017-05-17 | 2018-10-23 | 深圳市柔宇科技有限公司 | 阵列基板及其制造方法 |
| CN108417583B (zh) * | 2018-03-09 | 2021-10-29 | 惠科股份有限公司 | 一种阵列基板的制造方法和阵列基板 |
| CN108470718A (zh) * | 2018-03-23 | 2018-08-31 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示面板、显示装置 |
| CN113241323B (zh) * | 2021-03-09 | 2024-05-03 | 滁州惠科光电科技有限公司 | 一种阵列基板的制造方法和显示面板 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002341367A (ja) * | 2001-05-18 | 2002-11-27 | Nec Corp | 液晶表示装置及びその製造方法 |
| JP2004177946A (ja) * | 2002-11-15 | 2004-06-24 | Nec Kagoshima Ltd | 液晶表示装置の製造方法 |
| JP2006189775A (ja) * | 2004-12-31 | 2006-07-20 | Lg Phillips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| JP2006189769A (ja) * | 2004-12-31 | 2006-07-20 | Lg Phillips Lcd Co Ltd | 液晶表示装置およびその製造方法 |
| JP2007189120A (ja) * | 2006-01-16 | 2007-07-26 | Idemitsu Kosan Co Ltd | Ｔｆｔ基板及びその製造方法 |
| JP2007294970A (ja) * | 2006-04-21 | 2007-11-08 | Beijing Boe Optoelectronics Technology Co Ltd | Ｔｆｔ−ｌｃｄアレー基板及びその製造方法 |
| JP2007329298A (ja) * | 2006-06-08 | 2007-12-20 | Mitsubishi Electric Corp | Ｔｆｔアレイ基板、その製造方法、及び表示装置 |
| JP2008175930A (ja) * | 2007-01-17 | 2008-07-31 | Hitachi Displays Ltd | 表示装置および表示装置の製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333273B1 (ko) * | 1999-08-02 | 2002-04-24 | 구본준, 론 위라하디락사 | 박막트랜지스터형 액정표시장치의 어레이기판과 그 제조방법 |
| KR100476366B1 (ko) * | 2002-04-17 | 2005-03-16 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| KR100499371B1 (ko) * | 2002-04-17 | 2005-07-04 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| KR100971955B1 (ko) * | 2002-11-11 | 2010-07-23 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이기판 제조방법 |
| KR100619624B1 (ko) | 2003-10-11 | 2006-09-08 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| TWI382452B (zh) * | 2004-03-19 | 2013-01-11 | Samsung Display Co Ltd | 薄膜電晶體陣列面板及其製造方法 |
| CN100462825C (zh) * | 2005-12-23 | 2009-02-18 | 北京京东方光电科技有限公司 | 一种薄膜晶体管液晶显示器的阵列基板结构及其制造方法 |
| KR20070075808A (ko) * | 2006-01-16 | 2007-07-24 | 삼성전자주식회사 | 표시 기판의 제조 방법 및 이를 이용하여 제조한 표시 기판 |
| CN100442132C (zh) | 2006-11-17 | 2008-12-10 | 北京京东方光电科技有限公司 | 一种tft lcd阵列基板结构及其制造方法 |
| CN100461433C (zh) | 2007-01-04 | 2009-02-11 | 北京京东方光电科技有限公司 | 一种tft阵列结构及其制造方法 |
-
2008
- 2008-09-25 CN CN2008102227921A patent/CN101685229B/zh not_active Expired - Fee Related
-
2009
- 2009-09-24 US US12/565,953 patent/US8017465B2/en not_active Expired - Fee Related
- 2009-09-25 JP JP2009221180A patent/JP5593047B2/ja active Active
- 2009-09-25 KR KR1020090091041A patent/KR101089259B1/ko active IP Right Grant
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002341367A (ja) * | 2001-05-18 | 2002-11-27 | Nec Corp | 液晶表示装置及びその製造方法 |
| JP2004177946A (ja) * | 2002-11-15 | 2004-06-24 | Nec Kagoshima Ltd | 液晶表示装置の製造方法 |
| JP2006189775A (ja) * | 2004-12-31 | 2006-07-20 | Lg Phillips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| JP2006189769A (ja) * | 2004-12-31 | 2006-07-20 | Lg Phillips Lcd Co Ltd | 液晶表示装置およびその製造方法 |
| JP2007189120A (ja) * | 2006-01-16 | 2007-07-26 | Idemitsu Kosan Co Ltd | Ｔｆｔ基板及びその製造方法 |
| JP2007294970A (ja) * | 2006-04-21 | 2007-11-08 | Beijing Boe Optoelectronics Technology Co Ltd | Ｔｆｔ−ｌｃｄアレー基板及びその製造方法 |
| JP2007329298A (ja) * | 2006-06-08 | 2007-12-20 | Mitsubishi Electric Corp | Ｔｆｔアレイ基板、その製造方法、及び表示装置 |
| JP2008175930A (ja) * | 2007-01-17 | 2008-07-31 | Hitachi Displays Ltd | 表示装置および表示装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5593047B2 (ja) | 2014-09-17 |
| US20100075450A1 (en) | 2010-03-25 |
| CN101685229A (zh) | 2010-03-31 |
| KR20100035131A (ko) | 2010-04-02 |
| US8017465B2 (en) | 2011-09-13 |
| CN101685229B (zh) | 2012-02-29 |
| KR101089259B1 (ko) | 2011-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5593047B2 (ja) | 液晶表示装置のアレイ基板の製造方法 | |
| US8236628B2 (en) | Array substrate and manufacturing method | |
| JP4823989B2 (ja) | Ｔｆｔ―ｌｃｄアレイ基板及びその製造方法 | |
| JP5588740B2 (ja) | Ｔｆｔ−ｌｃｄアレイ基板およびその製造方法 | |
| JP5804538B2 (ja) | フォトレジストの縁部のバリの形成方法とアレイ基板の製造方法 | |
| WO2014124568A1 (zh) | 薄膜晶体管、阵列基板及其制作方法及显示装置 | |
| KR20070122158A (ko) | Ｔｆｔ ｌｃｄ 어레이 기판 및 그 제조 방법 | |
| JP2008010810A (ja) | フラットパネルディスプレイに使用される薄膜トランジスタの製造方法 | |
| JP5741992B2 (ja) | Ｔｆｔ−ｌｃｄアレイ基板及びその製造方法 | |
| KR20090044119A (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| KR101357042B1 (ko) | 액정표시장치의 제조방법 | |
| WO2015096312A1 (zh) | 阵列基板及其制作方法和显示装置 | |
| WO2015055030A1 (zh) | 阵列基板及其制作方法、显示装置 | |
| US8178374B2 (en) | Thin film patterning method and method for manufacturing a liquid crystal display device | |
| JP2008166671A (ja) | 薄膜トランジスターの製造方法 | |
| WO2018006446A1 (zh) | 薄膜晶体管阵列基板及其制造方法 | |
| WO2013181915A1 (zh) | Tft阵列基板及其制造方法和显示装置 | |
| JP2008098642A (ja) | 薄膜トランジスタ基板の製造方法 | |
| TW201322340A (zh) | 畫素結構及其製作方法 | |
| KR20070045751A (ko) | 포토 마스크 | |
| US20050142704A1 (en) | Method for fabricating liquid crystal display device | |
| JP2005215434A (ja) | 表示装置用基板の製造方法及びそれを用いた表示装置の製造方法 | |
| KR101813719B1 (ko) | 박막트랜지스터 어레이 기판의 제조 방법 | |
| JP2007059926A (ja) | パターン形成方法及び薄膜トランジスタの製造方法 | |
| JP2008066723A5 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120904 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131002 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131015 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140115 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140707 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140804 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5593047 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |