WO2014124568A1 - 薄膜晶体管、阵列基板及其制作方法及显示装置 - Google Patents

薄膜晶体管、阵列基板及其制作方法及显示装置 Download PDF

Info

Publication number
WO2014124568A1
WO2014124568A1 PCT/CN2013/073514 CN2013073514W WO2014124568A1 WO 2014124568 A1 WO2014124568 A1 WO 2014124568A1 CN 2013073514 W CN2013073514 W CN 2013073514W WO 2014124568 A1 WO2014124568 A1 WO 2014124568A1
Authority
WO
WIPO (PCT)
Prior art keywords
drain
active layer
pattern
thin film
film transistor
Prior art date
Application number
PCT/CN2013/073514
Other languages
English (en)
French (fr)
Inventor
高山
黄炜赟
高永益
Original Assignee
京东方科技集团股份有限公司
成都京东方光电科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京东方科技集团股份有限公司, 成都京东方光电科技有限公司 filed Critical 京东方科技集团股份有限公司
Publication of WO2014124568A1 publication Critical patent/WO2014124568A1/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Definitions

  • the present disclosure relates to a thin film transistor, an array substrate, a method of fabricating the same, and a display device. Background technique
  • Thin film transistors are commonly used in array substrates used in various display devices such as liquid crystal displays. Since thin film transistors generally include a plurality of stacked patterned layers, a large step difference is caused when the edges of some adjacent stacks are aligned with each other. It has a large impact on the subsequent film formation process.
  • a source/drain and data line and an active layer are formed using a masking technique such as HTM (halftone) or gray tone at the channel
  • HTM halftone
  • the source and drain and active layer patterns are in a single patterning process. Forming, the drain and the edges of the active layer are flush, such that the thicker active layer and drain form a larger step difference at the edge than the layer below it.
  • the pixel electrode covers the drain to contact it, it is likely to be broken due to the large step, resulting in a risk of displaying an abnormality.
  • An embodiment of the present disclosure provides a method of fabricating a thin film transistor, including forming a pattern of a source and a drain of a thin film transistor and a pattern of an active layer such that the active layer and the side of the drain The edge of the drain forms a stepped structure.
  • the drain is above the active layer, and on the drain side, the drain and the edge of the active layer are offset from each other, and the edge of the active layer is
  • the pattern of the source and the drain of the thin film transistor and the pattern of the active layer include: forming an active layer film and a source/drain metal layer film, forming an active layer by a patterning process, and a source and a drain on the active layer, wherein a source/drain metal layer film over the region where the channel is to be formed and a portion of the source/drain metal film on the outside of the drain are removed together to form The step structure.
  • a step of sequentially forming a gate and a gate insulating layer is further included.
  • Another embodiment of the present disclosure provides a method for fabricating a thin film transistor array substrate, comprising the steps of: forming a thin film transistor, a gate line pattern, and a data line pattern on a substrate substrate; wherein, in forming the thin film transistor, Forming a pattern of a drain of the thin film transistor and a pattern of the active layer near an edge of the display area of the pixel unit; forming a pattern of the pixel electrode, the pattern of the pixel electrode covering the step structure and the pixel unit Display area.
  • the drain is above the active layer, on a side close to the display region, the drain of the thin film transistor and the edge of the active layer are staggered from each other, and the active The edge of the layer is closer to the display area than the edge of the drain.
  • the active layer and the pattern of source and drain are formed by a single mask process.
  • a gate metal film is formed on the substrate substrate, and forming a pattern including a gate electrode and a gate line by a patterning process includes: forming a gate metal layer film on the substrate substrate; using a reticle to pass A patterning process processes the gate metal layer film to form a pattern including a gate and a gate line.
  • forming a pattern including an active layer on the gate insulating layer and a source and a drain on the active layer and a pattern of data lines by the patterning process include: a film on the source/drain metal layer Applying a layer of photoresist; exposing the photoresist with a multi-tone or gray tone mask to form a full exposure area, a partial exposure area and an unexposed area of the photoresist; wherein the full exposure area corresponds to a display area in the pixel unit, the partial exposure area corresponding to a channel region of the thin film transistor and an edge region of the active layer close to the drain side, wherein the unexposed region corresponds to a source and a drain of the thin film transistor
  • the source-drain metal layer
  • the pattern forming the pixel electrode includes: forming a transparent conductive film for the pixel electrode; applying a layer of photoresist on the transparent conductive film for the pixel electrode; and performing the photoresist on the reticle Exposing and developing, so that the photoresist covering the step structure and the display region is retained, the photoresist covering the active layer, the source and the data line is removed; and the region where the photoresist is removed is etched away a transparent conductive film; stripping the remaining photoresist to obtain a pattern of the pixel electrode covering the stepped structure and the display region, and the pattern of the pixel electrode is also stepped in a portion covering the stepped structure.
  • the method further includes: forming a pattern of the passivation layer and a pattern of the common electrode.
  • Another embodiment of the present disclosure provides a thin film transistor including a stacked source drain and an active layer, wherein a drain of the thin film transistor and an edge of the active layer are formed as a step structure on the drain side .
  • the drain is above the active layer, and on the drain side, the drain and the edge of the active layer are offset from each other, and the edge of the active layer is The outer side of the edge of the drain.
  • the thin film transistor further includes a gate and a gate insulating layer under the active layer.
  • Another embodiment of the present disclosure provides a thin film transistor array substrate including a plurality of pixel units, each of which includes a thin film transistor and a display region outside a region where the thin film transistor is located, wherein a drain of the thin film transistor
  • the edges of the pattern of the pole and the pattern of the active layer are stepped structures.
  • the array substrate further includes: a pixel electrode covering a display area of the pixel unit and covering a stepped shape formed by a pattern of the drain and an edge of a pattern of the active layer, and A portion of the pixel unit in contact with the drain and the active layer is stepped.
  • the drain is above the active layer, on a side close to the display region, the drain of the thin film transistor and the active layer are staggered at each other, and the The edge of the source layer is closer to the display area than the edge of the drain.
  • Another embodiment of the present disclosure provides a display device including any of the array substrates described above.
  • a mask process using a slope control is performed when a pattern of an active layer, a source, a drain, and a data line is formed, and a mask process using a slope control is also performed in the subsequent fabrication of the pixel electrode. Therefore, the edge of the active layer and the drain close to the display region is stepped, and the pixel electrode is connected to the drain in a stepped manner, thereby reducing the step difference between the pixel electrode and the drain connected portion, so that the pixel electrode is less likely to be broken. .
  • FIG. 1 is a schematic view showing a pattern of forming a gate line in the method for fabricating an array substrate of the present disclosure
  • FIG. 2 is a schematic view showing a method of forming a gate insulating layer in the method for fabricating the array substrate of the present disclosure
  • a schematic diagram of the active layer and the SD layer is formed
  • FIG. 4 is a schematic diagram of coating the photoresist in the method for fabricating the array substrate of the present disclosure
  • FIG. 5 is a schematic diagram of the method for fabricating the array substrate of the present disclosure. Schematic diagram of the first treatment of the glue;
  • FIG. 6 is a schematic view showing etching of an SD layer and an active layer in the method of fabricating the array substrate of the present disclosure
  • FIG. 7 is a schematic view showing a second processing of the photoresist in the method for fabricating the array substrate of the present disclosure
  • FIG. 8 is a schematic view showing etching of an SD layer in the method for fabricating an array substrate of the present disclosure
  • FIG. 9 is a schematic view showing etching of a doped semiconductor layer of an SD layer in the method for fabricating the array substrate of the present disclosure
  • FIG. 10 is a schematic diagram of forming a pixel electrode pattern in the method for fabricating an array substrate of the present disclosure
  • FIG. 11 is a schematic diagram of forming a passivation layer in the method for fabricating the array substrate of the present disclosure
  • a schematic diagram of a common electrode pattern is formed.
  • an embodiment of the present disclosure provides a method for fabricating a thin film transistor array substrate, including the following steps:
  • the thin film transistor includes a gate, a gate insulating layer, an active layer, a source and a drain;
  • a pattern of the passivation layer and a pattern of the common electrode are sequentially formed.
  • a common electrode can be formed and then a pixel electrode can be formed. Further, the above-described step of forming the common electrode is not necessary. For example, in the vertical electric field driven liquid crystal display panel, the common electrode may not be formed on the array substrate.
  • the embodiment of the present disclosure forms a stepped shape by the edge of the active layer and the drain close to the display region, and connects the pixel electrode to the drain in a stepped manner, thereby reducing the step difference between the pixel electrode and the drain connected portion.
  • the pixel electrode is less susceptible to breakage.
  • forming the thin film transistor, the gate line pattern, and the data line pattern on the substrate of the substrate includes, for example:
  • a gate metal film is formed on the substrate of the substrate, and the pattern including the gate and the gate line formed by the patterning process includes:
  • the metal thin film is processed by a patterning process using a mask to form a pattern including a gate electrode 2 and a gate line (not shown).
  • the step of forming the gate insulating layer 3 is as shown in FIG. 2.
  • an active layer film and a source/drain metal layer film are formed on the gate insulating layer, and the active layer formed on the gate insulating layer is formed by a patterning process and is located at the
  • the source and drain patterns on the source layer and the graphics of the data lines include:
  • An active layer film 4 and a source/drain metal layer film 5 are formed on the gate insulating layer 3; as shown in FIG. 3; as shown in FIG. 3, the active layer film 4 includes, for example, a semiconductor layer and a semiconductor layer. Hetero-semiconductor layer (not separately labeled in the figure).
  • the active layer film 4 and the source/drain metal layer film 5 are processed by a patterning process to form an active layer pattern including the gate insulating layer 3, and a source electrode 6 and a drain electrode on the active layer. 8 and the data line graphics, as shown in Figure 4 - Figure 9;
  • the active layer film 4 and the source/drain metal layer film 5 are processed by a patterning process to form an active layer pattern including the gate insulating layer 3, and a source on the active layer
  • the pattern of pole 6, drain 8 and data lines can include:
  • the photoresist 7 is exposed by using a multi-tone or gray tone mask to form a full exposure region, a partial exposure region 701 and an unexposed region 700 of the photoresist;
  • the full exposure region corresponds to a display region in the pixel unit ( a portion of the exposed area 701 and a region other than the unexposed area 700, which is not shown in the drawing, corresponds to a channel region of the thin film transistor and an edge region of the active layer near the drain side.
  • the unexposed region 700 corresponds to a source and a drain of the thin film transistor and a data line;
  • the photoresist in the fully exposed region is completely removed, the thickness of the photoresist remaining in the partially exposed region 701 is retained, and the full thickness of the photoresist in the unexposed region 700 is retained; as shown in FIG. 5; Performing a first etching on the source/drain metal layer film and the active layer film in the completely removed region of the photoresist, and the source/drain metal layer film and the active layer film are flushed by the edge of the first etched pattern ; As shown in Figure 6;
  • the photoresist of the partially exposed region 701 is completely removed by the ashing process to expose the source/drain metal layer film, and the photoresist of the unexposed region 700 is retained in a partial thickness; as shown in FIG. 7;
  • Removing the remaining photoresist to form a pattern of the active layer, a pattern of the source and a pattern of the drain, and a pattern of the data lines, and the pattern of the active layer and the edge of the pattern of the drain constitute the Step structure; when the active layer includes the semiconductor layer and the doped semiconductor layer, the exposed doped semiconductor may be etched before removing the remaining photoresist in this step to expose the semiconductor layer of the channel region, as shown in FIG. Shown.
  • the edge of the active layer 4 and the edge of the drain electrode 8 are shifted from each other (that is, as described above).
  • the drain is above the active layer, and on the side close to the display region, the edge of the active layer is closer to the display region than the edge of the drain.
  • a half exposure region of the photoresist is formed on the side close to the display region. Therefore, the ladder structure.
  • a process of forming a source drain and an active layer pattern by a one-mask process can form a step structure between the drain and the active layer (further avoiding breakage of the pixel electrode), and No additional process steps are added.
  • the pattern forming the pixel electrode includes: forming a transparent conductive film for the pixel electrode;
  • the step of forming the passivation layer 10 is as shown in FIG.
  • the step of forming the common electrode 11 is as shown in FIG.
  • the thin film transistor mentioned in the embodiment of the present disclosure is not limited to the application to the above array substrate, but can be applied to any other suitable occasion. Accordingly, the present invention also provides a method of fabricating a thin film transistor. The method includes forming a pattern of source and drain of the thin film transistor and a pattern of the active layer such that the active layer and the edge of the drain form a stepped structure on one side of the drain.
  • the drain is above the active layer, and on the drain side, the drain and the edge of the active layer are offset from each other, and the edge of the active layer is
  • the pattern of the source and the drain of the thin film transistor and the pattern of the active layer include: forming an active layer film and a source/drain metal layer film, forming an active layer by a patterning process, and a source and a drain on the active layer, wherein a portion of the source/drain metal layer film corresponding to the upper side of the drain region and a portion of the source/drain metal film on the outside of the drain are formed together to form a The ladder structure.
  • a step of sequentially forming a gate and a gate insulating layer is further included.
  • the positions of the source and the drain are also interchangeable.
  • the principles of the multi-tone reticle or the gray scale reticle described in this embodiment are the same, and the light transmission amount is different.
  • the photoresist of different regions is exposed to different degrees to obtain a photoresist coating layer of different thickness after development; thereby forming a stepped shape of the edge of the active layer and the source and drain near the display region, thereby enabling the pixel electrode
  • the contact portion with the drain and the active layer has a step shape, thereby reducing the step difference between the pixel electrode and the drain connected portion, so that the pixel electrode is less likely to be broken.
  • the multi-tone mask is preferably a halftone mask (HTM).
  • HTM halftone mask
  • an embodiment of the present disclosure further provides an array substrate including a plurality of pixel units, each of which includes a thin film transistor and a display area outside the area where the thin film transistor is located.
  • the pattern of the drain of the thin film transistor and the edge of the pattern of the active layer are stepped structures.
  • the array substrate further includes: a pixel electrode, the pixel electrode covers a display area of the pixel unit and covers a step shape formed by a pattern of the drain and an edge of a pattern of the active layer, and the pixel A portion of the electrode in contact with the drain and the active layer is stepped.
  • the array substrate of the present disclosure may be an array substrate obtained by the method as described above; or an array substrate obtained by other methods, which can also reduce the step difference between the pixel electrode and the drain connected portion, so that the pixel electrode is less likely to be broken. .
  • the embodiment of the present disclosure further provides a display device including the above array substrate, and the edge of the active layer and the drain near the display region is also formed in a step shape, so that the portion where the pixel electrode and the drain contact are also formed in a step shape. , the step difference between the pixel electrode and the drain connected portion can be reduced, so that the pixel electrode is less likely to be broken.
  • the thin film transistor mentioned in the embodiment of the present disclosure is not limited to the application to the above array substrate, but can be applied to any other suitable occasion. Accordingly, the present invention also provides a thin film transistor.
  • the thin film transistor includes: a stacked source drain and an active layer, wherein a drain of the thin film transistor and an edge of the active layer are formed in a stepped structure on the drain side.
  • the drain is above the active layer, and on the drain side, the drain and the edge of the active layer are offset from each other, and the edge of the active layer is In one example of the edge of the drain, the thin film transistor further includes a gate and a gate insulating layer under the active layer.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

一种薄膜晶体管、阵列基板及其制作方法及显示装置，该薄膜晶体管的制作方法包括：形成薄膜晶体管的源极（6）和漏极（8）的图形，以及有源层（4）的图形，使得在漏极（8）的一侧将有源层（4）与漏极（8）的边缘形成阶梯结构。阵列基板包括该薄膜晶体管，显示装置包括该阵列基板。

Description

薄膜晶体管、 阵列基板及其制作方法及显示装置 技术领域
本公开涉及一种薄膜晶体管、 阵列基板及其制作方法及显示装置。 背景技术
薄膜晶体管常应用于液晶显示器等各类显示器件所采用的阵列基板中。 由于薄膜晶体管一般包括多个堆叠的图案化层， 在有些相邻的叠层的边缘相 互对齐时， 会造成较大的段差。 对后续的膜形成工艺造成较大的影响。
例如， 在沟道处用 HTM (半色调）或者是灰色调之类的掩模技术以形成 源漏极和数据线以及有源层时， 源漏极和有源层的图形在一次构图工艺中形 成， 漏极和有源层的边缘齐平， 从而较厚的有源层和漏极在边缘处与其下面 的层形成较大的段差。 当像素电极覆盖漏极以与之接触时很可能会因该较大 的段差而发生断裂， 导致显示异常的风险。 发明内容
本公开的一个实施例提供一种薄膜晶体管的制作方法， 包括形成薄膜晶 体管的源极和漏极的图形以及有源层的图形以使得在所述漏极的一侧所述有 源层与所述漏极的边缘形成阶梯结构。
在一个示例中， 所述漏极在所述有源层的上方， 且在所述漏极一侧， 所 述漏极和有源层的边缘相互错开， 且所述有源层的边缘在所述漏极的边缘的 在一个示例中， 形成薄膜晶体管的源极和漏极的图形以及有源层的图形 包括： 形成有源层薄膜以及源漏金属层薄膜， 由构图工艺形成有源层以及位 于所述有源层上的源极、 漏极， 其中， 对应于要形成沟道的区域上方的源漏 金属层薄膜和所述漏极外侧的部分源漏金属层薄膜被一同去除， 以形成所述 阶梯结构。
在一个示例中， 在形成所述有源层之前， 还包括依次形成栅极和栅极绝 缘层的步骤。 本公开的另一个实施例一种薄膜晶体管阵列基板的制作方法， 包括以下 步骤： 在村底基板上形成薄膜晶体管、 栅线图形和数据线图形； 其中， 在形 成所述薄膜晶体管的过程中， 将薄膜晶体管的漏极的图形和有源层的图形靠 近像素单元的显示区域的边缘形成阶梯结构； 形成像素电极的图形， 所述像 素电极的图形覆盖所述阶梯结构和所述像素单元中的显示区域。
在一个示例中， 所述漏极在所述有源层的上方， 在靠近所述显示区域的 一侧， 所述薄膜晶体管的漏极和有源层在的边缘相互错开， 且所述有源层的 边缘比所述漏极的边缘更靠近所述显示区域。
在一个示例中， 所述薄膜晶体管包括栅极、 栅绝缘层、 所述有源层、 源 极和所述漏极；在村底基板上形成薄膜晶体管、栅线图形和数据线图形包括： 提供所述村底基板； 在所述村底基板上形成栅极金属薄膜， 由构图工艺形成 包括栅极和栅线的图形； 形成栅绝缘层； 形成有源层薄膜以及源漏金属层薄 膜， 由构图工艺形成包括位于栅绝缘层上的有源层以及位于所述有源层上的 源极、 漏极的图形以及数据线的图形。
在一个示例中， 所述有源层和所述源极和漏极的图形通过一次掩模工艺 形成。
在一个示例中， 在所述村底基板上形成栅极金属薄膜， 由构图工艺形成 包括栅极和栅线的图形包括： 在所述村底基板上形成栅极金属层薄膜； 采用 掩模版通过构图工艺对所述栅极金属层薄膜进行处理， 形成包括栅极和栅线 的图形。
在一个示例中， 由构图工艺形成包括位于栅绝缘层上的有源层以及位于 所述有源层上的源极、 漏极的图形以及数据线的图形包括： 在所述源漏金属 层薄膜上涂敷一层光刻胶;采用多色调或者灰色调掩模版对光刻胶进行曝光， 形成光刻胶的全曝光区域、 部分曝光区域和未曝光区域； 其中， 所述全曝光 区域对应所述像素单元内的显示区域， 所述部分曝光区域对应所述薄膜晶体 管的沟道区域和有源层靠近漏极一侧的边缘区域， 所述未曝光区域对应所述 薄膜晶体管的源极和漏极以及数据线； 对曝光后的光刻胶进行显影， 全曝光 区域的光刻胶完全去除， 部分曝光区域的光刻胶保留部分厚度， 未曝光区域 的光刻胶全厚度保留； 对光刻胶完全去除区域的源漏金属层薄膜和有源层薄 膜进行第一次刻蚀， 所述源漏金属层薄膜和有源层薄膜经第一次刻蚀后的图 形的边缘齐平； 通过灰化工艺， 将部分曝光区域的光刻胶完全去除， 露出源 漏金属层薄膜， 将未曝光区域的光刻胶保留部分厚度； 对所述部分曝光区域 上露出的源漏金属层薄膜进行第二次刻蚀， 露出该区域上的有源层薄膜； 去 除剩余的光刻胶， 从而形成有源层的图案、 源极的图案和漏极的图案以及数 据线的图案， 且所述有源层的图案和所述漏极的图案的边缘构成所述阶梯结 构。
在一个示例中， 形成像素电极的图形包括： 形成像素电极用的透明导电 薄膜； 在所述像素电极用的透明导电薄膜上涂敷一层光刻胶； 采用掩模版对 所述光刻胶进行曝光并显影， 使得覆盖所述阶梯结构和所述显示区域的光刻 胶被保留， 覆盖有源层、 源极以及数据线的光刻胶被去除； 刻蚀掉光刻胶被 去除的区域的透明导电薄膜； 剥离剩余的光刻胶， 得到覆盖所述阶梯结构和 所述显示区域的像素电极的图形， 且所述像素电极的图形在覆盖所述阶梯结 构的部分也是阶梯状。
在一个示例中， 该方法还包括： 形成钝化层的图形及公共电极的图形。 本公开的另一个实施例提供一种薄膜晶体管， 包括堆叠的源漏极和有源 层， 其中在所述漏极一侧， 所述薄膜晶体管的漏极和有源层的边缘形成为阶 梯结构。
在一个示例中， 所述漏极在所述有源层的上方， 且在所述漏极一侧， 所 述漏极和有源层的边缘相互错开， 且所述有源层的边缘在所述漏极的边缘的 外侧。
在一个示例中， 该薄膜晶体管还包括位于所述有源层下方的栅极和栅极 绝缘层。
本公开的另一个实施例提供一种薄膜晶体管阵列基板， 包括多个像素单 元， 每个像素单元中包括薄膜晶体管以及在所述薄膜晶体管所在区域之外的 显示区域， 其中所述薄膜晶体管的漏极的图形和有源层的图形的边缘为阶梯 结构。
在一个示例中， 该阵列基板还包括： 像素电极， 所述像素电极覆盖所述 像素单元的显示区域并覆盖所述漏极的图形与所述有源层的图形的边缘形成 的阶梯形状， 并且所述像素单元与所述漏极和所述有源层接触的部分为阶梯 状。 在一个示例中， 其中所述漏极在所述有源层的上方， 在靠近所述显示区 域的一侧， 所述薄膜晶体管的漏极和有源层在的边缘相互错开， 且所述有源 层的边缘比所述漏极的边缘更靠近所述显示区域。
本公开的另一个实施例提供一种显示装置，包括如上所述任一阵列基板。 上述方案中， 通过在制作有源层、 源极、 漏极和数据线的图形时， 采用 坡度控制的掩模工艺制作， 以及在后续进行像素电极制作时， 也采用坡度控 制的掩模工艺制作， 从而使有源层与漏极靠近显示区域的边缘形成阶梯状， 使像素电极以阶梯状的形式与漏极连接， 从而减小像素电极与漏极相连部分 的段差， 使像素电极不易发生断裂。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 筒单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 1为本公开的阵列基板的制作方法中 , 形成栅线的图形的示意图； 图 2为本公开的阵列基板的制作方法中 , 形成栅绝缘层的示意图； 图 3为本公开的阵列基板的制作方法中 ,形成有源层和 SD层的示意图； 图 4为本公开的阵列基板的制作方法中 , 涂覆光刻胶的示意图； 图 5为本公开的阵列基板的制作方法中 , 对光刻胶进行第一次处理的示 意图；
图 6为本公开的阵列基板的制作方法中 , 对 SD层和有源层进行刻蚀的 示意图；
图 7为本公开的阵列基板的制作方法中 , 对光刻胶进行第二次处理的示 意图；
图 8为本公开的阵列基板的制作方法中 , 对 SD层进行刻蚀的示意图； 图 9为本公开的阵列基板的制作方法中 , 对 SD层的掺杂半导体层进行 刻蚀的示意图；
图 10为本公开的阵列基板的制作方法中， 形成像素电极图形的示意图； 图 11为本公开的阵列基板的制作方法中， 形成钝化层的示意图； 图 12为本公开的阵列基板的制作方法中， 形成公共电极图形的示意图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图，对本发明实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在本申请提供的实施例基础上所 作出的修改、 变型和润饰， 以及各种等同替换， 都属于本发明保护的范围。
如图 1 -图 12所示，本公开的实施例提供一种薄膜晶体管阵列基板的制 作方法， 包括以下步骤：
在村底基板上形成薄膜晶体管、 栅线图形和数据线图形； 在形成所述薄 膜晶体管的过程中， 将薄膜晶体管的漏极的图形和有源层的图形靠近像素单 元的显示区域的边缘形成为阶梯结构；所述薄膜晶体管包括栅极、栅绝缘层、 有源层、 源极和漏极；
形成像素电极的图形， 所述像素电极的图形覆盖所述阶梯结构和所述像 素单元中的显示区域；
依次形成钝化层的图形及公共电极的图形。
另外， 上述各步骤之间的顺序可以根据实际需要而调整。 例如， 可以先 形成公共电极然后再形成像素电极。 此外， 上述形成公共电极的步骤也并不 是必要的， 例如， 在纵向电场驱动的液晶显示面板中， 公共电极可以不形成 在阵列基板上。
本公开的该实施例通过将有源层与漏极靠近显示区域的边缘形成阶梯 状， 使像素电极以阶梯状的形式与漏极连接， 从而减小像素电极与漏极相连 部分的段差， 使像素电极不易发生断裂。
在一个示例中，本公开的上述实施例中，在村底基板上形成薄膜晶体管、 栅线图形和数据线图形例如包括：
提供一村底基板；
在所述村底基板上形成栅极金属薄膜， 由构图工艺形成包括栅极和栅线 (未示出） 的图形；
形成栅绝缘层；
在所述栅绝缘层上形成有源层薄膜以及源漏金属层薄膜， 由构图工艺形 成包括位于栅绝缘层上的有源层以及位于所述有源层上的源极、 漏极的图形 以及数据线的图形。
在本公开的上述实施例中， 如图 1所示， 在所述村底基板上形成栅极金 属薄膜， 由构图工艺形成包括栅极和栅线的图形包括：
形成栅极金属层薄膜；
采用掩模版通过构图工艺对所述金属薄膜进行处理， 形成包括栅极 2和 栅线（未示出） 的图形。
进一步的， 在本公开的上述实施例中， 在形成包括栅极和栅线的图形之 后， 形成栅绝缘层 3的步骤如图 2所示。
进一步的， 在本公开的上述实施例中， 在所述栅绝缘层上形成有源层薄 膜以及源漏金属层薄膜， 由构图工艺形成包括位于栅绝缘层上的有源层以及 位于所述有源层上的源极、 漏极的图形以及数据线的图形包括：
在所述栅绝缘层 3上形成有源层薄膜 4和源漏金属层薄膜 5; 如图 3所 示； 如图 3所示， 有源层薄膜 4例如包括半导体层和半导体层之上的掺杂半 导体层（图中未单独标出） 。
通过构图工艺对所述有源层薄膜 4和源漏金属层薄膜 5进行处理， 形成 包括位于栅绝缘层 3上的有源层图形， 以及位于所述有源层上的源极 6、 漏 极 8和数据线的图形， 如图 4 -图 9所示；
在一个示例中， 通过构图工艺对所述有源层薄膜 4和源漏金属层薄膜 5 进行处理， 形成包括位于栅绝缘层 3上的有源层图形， 以及位于所述有源层 上的源极 6、 漏极 8和数据线的图形可以包括：
在所述源漏金属层薄膜上涂敷一层光刻胶 7, 如图 4所示；
采用多色调或者灰色调掩模版对光刻胶 7进行曝光， 形成光刻胶的全曝 光区域、 部分曝光区域 701和未曝光区域 700; 所述全曝光区域对应所述像 素单元内的显示区域（部分曝光区域 701和未曝光区域 700之外的区域， 在 图中未标出） ， 所述部分曝光区域 701对应所述薄膜晶体管的沟道区域和有 源层靠近漏极一侧的边缘区域， 所述未曝光区域 700对应所述薄膜晶体管的 源极和漏极以及数据线；
对曝光后的光刻胶进行显影， 全曝光区域的光刻胶完全去除， 部分曝光 区域 701的光刻胶保留部分厚度， 未曝光区域 700的光刻胶全厚度保留； 如 图 5所示； 对光刻胶完全去除区域的源漏金属层薄膜和有源层薄膜进行第一次刻 蚀， 所述源漏金属层薄膜和有源层薄膜经第一次刻蚀后的图形的边缘齐平； 如图 6所示；
通过灰化工艺， 将部分曝光区域 701的光刻胶完全去除， 露出源漏金属 层薄膜， 将未曝光区域 700的光刻胶保留部分厚度； 如图 7所示；
对所述部分曝光区域上露出的源漏金属层薄膜进行第二次刻蚀， 露出该 区域上的有源层薄膜； 如图 8所示；
去除剩余的光刻胶， 从而形成有源层的图案、 源极的图案和漏极的图案 以及数据线的图案， 且所述有源层的图案和所述漏极的图案的边缘构成所述 阶梯结构； 当有源层包括半导体层和掺杂半导体层时， 还可在本步骤中去除 剩余光刻胶之前对露出的掺杂半导体进行刻蚀， 露出沟道区域的半导体层， 如图 9所示。
如图 9所示， 在靠近显示区域的一侧（即将要形成像素电极的一侧， 图 中为左侧） ， 有源层 4的边缘和漏电极 8的边缘彼此错开（也就是形成如上 所述的阶梯形状） 。 另外， 漏极在有源层的上方， 在靠近显示区域的一侧， 有源层的边缘比漏极的边缘更靠近显示区域。 在该实施例中， 形成源漏极和 有源层的图形时， 在靠近显示区域的一侧形成光刻胶的半曝光区域。 因此， 梯结构。 本实施例在源漏极和有源层图形通过一次掩模工艺形成的工艺 （例 如 5mask工艺）下， 能够形成漏极和有源层之间的阶梯结构（进一步避免像 素电极的断裂） ， 而且不增加额外的工艺步骤。
进一步的， 在本公开的上述实施例中， 形成像素电极的图形包括： 形成像素电极用的透明导电薄膜；
在所述像素电极用的透明导电薄膜上涂敷一层光刻胶；
采用掩模版对所述光刻胶进行曝光并显影， 使得覆盖所述阶梯结构和所 述显示区域的光刻胶被保留，覆盖有源层、源极以及数据线的光刻胶被去除； 刻蚀掉所述光刻胶被去除的区域的透明导电薄膜；
剥离剩余的光刻胶， 得到覆盖所述阶梯结构和所述显示区域的像素电极 9的图形，且所述像素电极 9的图形在覆盖所述阶梯结构的部分也是阶梯状， 如图 10所示。 进一步的， 在本公开的上述实施例中， 在形成像素电极的图形之后， 形 成钝化层 10的步骤如图 11所示。
进一步的， 在本公开的上述实施例中， 形成钝化层 10的步骤之后， 形成 公共电极 11的步骤如图 12所示。
另外， 本公开实施例中提及的薄膜晶体管不限于应用到上述阵列基板， 而是可以应用到其他任何合适的场合。 因此， 本发明还提供一种薄膜晶体管 的制作方法。 该方法包括形成薄膜晶体管的源极和漏极的图形以及有源层的 图形以使得在所述漏极的一侧所述有源层与所述漏极的边缘形成阶梯结构。
在一个示例中， 所述漏极在所述有源层的上方， 且在所述漏极一侧， 所 述漏极和有源层的边缘相互错开， 且所述有源层的边缘在所述漏极的边缘的 在一个示例中， 形成薄膜晶体管的源极和漏极的图形以及有源层的图形 包括： 形成有源层薄膜以及源漏金属层薄膜， 由构图工艺形成有源层以及位 于所述有源层上的源极、 漏极， 其中， 对应于要形成沟道区域上方的源漏金 属层薄膜和所述漏极外侧的部分源漏金属层薄膜被一同去除， 以形成所述阶 梯结构。
在一个示例中， 在形成所述有源层之前， 还包括依次形成栅极和栅极绝 缘层的步骤。
本公开的上述实施例中， 源极和漏极的位置还可以互换； 另外， 本实施 方式中所述的多色调掩模版或灰阶掩模版的原理相通， 均是通过不同的透光 量对不同区域的光刻胶进行不同程度的曝光， 以得到显影后不同厚度的光刻 胶覆盖层； 从而实现有源层、 源漏极的靠近显示区域的边缘形成阶梯状， 从 而可以使像素电极与漏极和有源层接触部具有阶梯状， 从而减小像素电极与 漏极相连部分的段差， 使像素电极不易发生断裂。 本实施方式中， 多色调掩 模版优选采用半色调掩模版（HTM )。 当然， 本公开的实施例中不限于采用 这些掩模版， 具有该功能的其他类型的掩模版也包括在本公开所要求保护的 范围之内。
再如图 12所示，本公开的实施例还提供一种阵列基板， 包括多个像素单 元， 每个像素单元中包括薄膜晶体管以及在所述薄膜晶体管所在区域之外的 显示区域。所述薄膜晶体管的漏极的图形和有源层的图形的边缘为阶梯结构。 例如， 该阵列基板还包括： 像素电极， 所述像素电极覆盖所述像素单元 的显示区域并覆盖所述漏极的图形与所述有源层的图形的边缘形成的阶梯形 状， 并且所述像素电极与所述漏极和有源层接触的部分为阶梯状。
本公开的该阵列基板可以为按照如上所述的方法得到的阵列基板； 也可 以是按照其它方法得到的阵列基板， 同样可以减小像素电极与漏极相连部分 的段差， 使像素电极不易发生断裂。
本公开的实施例还提供一种包括上述阵列基板的显示装置， 同样将有源 层与漏极的靠近显示区域的边缘制作成阶梯状， 从而使像素电极与漏极接触 的部分也形成阶梯状， 可以减小像素电极与漏极相连部分的段差， 使像素电 极不易发生断裂。
另外， 本公开实施例中提及的薄膜晶体管不限于应用到上述阵列基板， 而是可以应用到其他任何合适的场合。 因此，本发明还提供一种薄膜晶体管。 该薄膜晶体管包括： 包括堆叠的源漏极和有源层， 其中在所述漏极一侧， 所 述薄膜晶体管的漏极和有源层的边缘形成为阶梯结构。
在一个示例中， 所述漏极在所述有源层的上方， 且在所述漏极一侧， 所 述漏极和有源层的边缘相互错开， 且所述有源层的边缘比所述漏极的边缘的 在一个示例中， 该薄膜晶体管还包括位于所述有源层下方的栅极和栅极 绝缘层。
以上所述仅是本发明的示范性实施方式， 而非用于限制本发明的保护范 围， 本发明的保护范围由所附的权利要求确定。

Claims

权利要求书
1、一种薄膜晶体管的制作方法， 包括形成薄膜晶体管的源极和漏极的图 形以及有源层的图形以使得在所述漏极的一侧所述有源层与所述漏极的边缘 形成阶梯结构。
2、 根据权利要求 1所述的薄膜晶体管的制作方法，
其中所述漏极在所述有源层的上方， 且在所述漏极一侧， 所述漏极和有 源层的边缘相互错开， 且所述有源层的边缘在所述漏极的边缘的外侧。
3、根据权利要求 2所述的薄膜晶体管的制作方法，其中形成薄膜晶体管 的源极和漏极的图形以及有源层的图形包括：
形成有源层薄膜以及源漏金属层薄膜， 由构图工艺形成有源层以及位于 所述有源层上的源极、 漏极， 其中， 对应于要形成沟道的区域上方的源漏金 属层薄膜和所述漏极外侧的部分源漏金属层薄膜被一同去除， 以形成所述阶 梯结构。
4、根据权利要求 1-3中任一项所述的薄膜晶体管的制作方法， 其中在形 成所述有源层之前， 还包括依次形成栅极和栅极绝缘层的步骤。
5、 一种薄膜晶体管阵列基板的制作方法， 包括以下步骤：
在村底基板上形成薄膜晶体管、 栅线图形和数据线图形； 其中， 在形成 所述薄膜晶体管的过程中， 将薄膜晶体管的漏极的图形和有源层的图形靠近 像素单元的显示区域的边缘形成阶梯结构；
形成像素电极的图形， 所述像素电极的图形覆盖所述阶梯结构和所述像 素单元中的显示区域。
6、 根据权利要求 5所述的薄膜晶体管阵列基板的制作方法，
其中所述漏极在所述有源层的上方， 在靠近所述显示区域的一侧， 所述 薄膜晶体管的漏极和有源层在的边缘相互错开， 且所述有源层的边缘比所述 漏极的边缘更靠近所述显示区域。
7、 根据权利要求 5或 6所述的薄膜晶体管阵列基板的制作方法， 其中， 所述薄膜晶体管包括栅极、 栅绝缘层、 所述有源层、 源极和所述漏极； 在村 底基板上形成薄膜晶体管、 栅线图形和数据线图形包括：
提供所述村底基板； 在所述村底基板上形成栅极金属薄膜， 由构图工艺形成包括栅极和栅线 的图形；
形成栅绝缘层；
形成有源层薄膜以及源漏金属层薄膜， 由构图工艺形成包括位于栅绝缘 层上的有源层以及位于所述有源层上的源极、漏极的图形以及数据线的图形。
8、根据权利要求 7所述的薄膜晶体管阵列基板的制作方法，其中所述有 源层和所述源极和漏极的图形通过一次掩模工艺形成。
9、根据权利要求 7所述的薄膜晶体管阵列基板的制作方法， 其中， 在所 述村底基板上形成栅极金属薄膜， 由构图工艺形成包括栅极和栅线的图形包 括：
在所述村底基板上形成栅极金属层薄膜；
采用掩模版通过构图工艺对所述栅极金属层薄膜进行处理， 形成包括栅 极和栅线的图形。
10、 根据权利要求 7所述的薄膜晶体管阵列基板的制作方法， 其中， 由 构图工艺形成包括位于栅绝缘层上的有源层以及位于所述有源层上的源极、 漏极的图形以及数据线的图形包括：
在所述源漏金属层薄膜上涂敷一层光刻胶；
采用多色调或者灰色调掩模版对光刻胶进行曝光， 形成光刻胶的全曝光 区域、 部分曝光区域和未曝光区域； 其中， 所述全曝光区域对应所述像素单 元内的显示区域， 所述部分曝光区域对应所述薄膜晶体管的沟道区域和有源 层靠近漏极一侧的边缘区域， 所述未曝光区域对应所述薄膜晶体管的源极和 漏极以及数据线；
对曝光后的光刻胶进行显影， 全曝光区域的光刻胶完全去除， 部分曝光 区域的光刻胶保留部分厚度， 未曝光区域的光刻胶全厚度保留；
对光刻胶完全去除区域的源漏金属层薄膜和有源层薄膜进行第一次刻 蚀， 所述源漏金属层薄膜和有源层薄膜经第一次刻蚀后的图形的边缘齐平； 通过灰化工艺， 将部分曝光区域的光刻胶完全去除， 露出源漏金属层薄 膜， 将未曝光区域的光刻胶保留部分厚度；
对所述部分曝光区域上露出的源漏金属层薄膜进行第二次刻蚀， 露出该 区域上的有源层薄膜； 去除剩余的光刻胶， 从而形成有源层的图案、 源极的图案和漏极的图案 以及数据线的图案， 且所述有源层的图案和所述漏极的图案的边缘构成所述 阶梯结构。
11、 根据权利要求 5-10 中任一项所述的薄膜晶体管阵列基板的制作方 法， 其中， 形成像素电极的图形包括：
形成像素电极用的透明导电薄膜；
在所述像素电极用的透明导电薄膜上涂敷一层光刻胶；
采用掩模版对所述光刻胶进行曝光并显影， 使得覆盖所述阶梯结构和所 述显示区域的光刻胶被保留，覆盖有源层、源极以及数据线的光刻胶被去除； 刻蚀掉光刻胶被去除的区域的透明导电薄膜；
剥离剩余的光刻胶， 得到覆盖所述阶梯结构和所述显示区域的像素电极 的图形， 且所述像素电极的图形在覆盖所述阶梯结构的部分也是阶梯状。
12、 根据权利要求 5-11 中任一项所述的薄膜晶体管阵列基板的制作方 法， 还包括： 形成钝化层的图形及公共电极的图形。
13、 一种薄膜晶体管， 包括堆叠的源漏极和有源层， 其中在所述漏极一 侧， 所述薄膜晶体管的漏极和有源层的边缘形成为阶梯结构。
14、根据权利要求 13所述的薄膜晶体管，其中所述漏极在所述有源层的 上方， 且在所述漏极一侧， 所述漏极和有源层的边缘相互错开， 且所述有源 层的边缘在所述漏极的边缘的外侧。
15、 根据权利要求 13或 14所述的薄膜晶体管， 还包括位于所述有源层 下方的栅极和栅极绝缘层。
16、 一种薄膜晶体管阵列基板， 包括多个像素单元， 每个像素单元中包 括薄膜晶体管以及在所述薄膜晶体管所在区域之外的显示区域，
其中所述薄膜晶体管的漏极的图形和有源层的图形的边缘为阶梯结构。
17、根据权利要求 16所述的阵列基板， 还包括： 像素电极， 所述像素电 极覆盖所述像素单元的显示区域并覆盖所述漏极的图形与所述有源层的图形 的边缘形成的阶梯形状， 并且所述像素单元与所述漏极和所述有源层接触的 部分为阶梯状。
18、 根据权利要求 16或 17所述的阵列基板， 其中所述漏极在所述有源 层的上方， 在靠近所述显示区域的一侧， 所述薄膜晶体管的漏极和有源层在 的边缘相互错开， 且所述有源层的边缘比所述漏极的边缘更靠近所述显示区 域。
19、 一种显示装置， 包括如权利要求 16-18中任一项所述的阵列基板。
PCT/CN2013/073514 2013-02-17 2013-03-29 薄膜晶体管、阵列基板及其制作方法及显示装置 WO2014124568A1 (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201310051912.7A CN103199060B (zh) 2013-02-17 2013-02-17 一种薄膜晶体管阵列基板及其制作方法及显示装置
CN201310051912.7 2013-02-17

Publications (1)

Publication Number Publication Date
WO2014124568A1 true WO2014124568A1 (zh) 2014-08-21

Family

ID=48721514

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2013/073514 WO2014124568A1 (zh) 2013-02-17 2013-03-29 薄膜晶体管、阵列基板及其制作方法及显示装置

Country Status (2)

Country Link
CN (1) CN103199060B (zh)
WO (1) WO2014124568A1 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456740B (zh) 2013-08-22 2016-02-24 京东方科技集团股份有限公司 像素单元及其制造方法、阵列基板和显示装置
CN103680327B (zh) * 2013-12-27 2016-03-16 京东方科技集团股份有限公司 阵列基板及显示装置
CN103811502A (zh) * 2014-02-17 2014-05-21 北京京东方光电科技有限公司 阵列基板、阵列基板的制备方法、显示装置
CN103913944A (zh) 2014-03-20 2014-07-09 京东方科技集团股份有限公司 半色调掩膜版、阵列基板及其制作方法、显示装置
CN104091807B (zh) * 2014-06-19 2016-09-07 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN104733473A (zh) * 2015-03-13 2015-06-24 京东方科技集团股份有限公司 显示基板及其制备方法
CN104934110A (zh) 2015-06-26 2015-09-23 合肥京东方光电科技有限公司 导电结构及其制作方法、阵列基板、显示装置
CN104934448B (zh) 2015-07-10 2018-05-01 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN105093816B (zh) * 2015-09-23 2019-08-02 武汉华星光电技术有限公司 一种显示面板的信号线的制程方法及显示面板
CN107104077B (zh) * 2017-04-14 2019-04-02 深圳市华星光电半导体显示技术有限公司 Tft阵列基板的制作方法
CN108598086B (zh) * 2018-04-20 2020-05-29 武汉华星光电技术有限公司 Tft阵列基板的制作方法及tft阵列基板
US10971530B2 (en) 2018-04-20 2021-04-06 Wuhan China Star Optoelectronics Technology Co., Ltd. Manufacturing method for a TFT array substrate and TFT array substrate
CN109378270A (zh) * 2018-09-29 2019-02-22 大连芯冠科技有限公司 功率器件多场板的制备方法
CN110518024B (zh) * 2019-10-11 2022-05-20 京东方科技集团股份有限公司 一种阵列基板、显示面板及显示装置
CN111584522A (zh) * 2020-05-25 2020-08-25 成都中电熊猫显示科技有限公司 阵列基板及其制作方法、显示面板
CN111697008B (zh) * 2020-06-22 2023-07-14 成都京东方显示科技有限公司 阵列基板及阵列基板制作方法
CN113690256B (zh) * 2021-08-23 2024-05-07 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN114779546B (zh) * 2022-04-24 2024-03-26 福州京东方光电科技有限公司 阵列基板及其制备方法、液晶显示面板及显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1560901A (zh) * 2004-03-08 2005-01-05 友达光电股份有限公司 薄膜晶体管阵列基板及薄膜叠层结构的制造方法
CN1570739A (zh) * 2004-04-28 2005-01-26 友达光电股份有限公司 应用于反射式平面显示器的反射电极的制作方法及光罩
CN102289118A (zh) * 2010-06-21 2011-12-21 卡西欧计算机株式会社 液晶显示元件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4342711B2 (ja) * 2000-09-20 2009-10-14 株式会社日立製作所 液晶表示装置の製造方法
KR100978260B1 (ko) * 2005-12-27 2010-08-26 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101264722B1 (ko) * 2007-09-20 2013-05-15 엘지디스플레이 주식회사 액정표시장치의 제조방법
KR101048927B1 (ko) * 2008-05-21 2011-07-12 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101066029B1 (ko) * 2008-06-25 2011-09-20 엘지디스플레이 주식회사 액정표시장치용 어레이 기판

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1560901A (zh) * 2004-03-08 2005-01-05 友达光电股份有限公司 薄膜晶体管阵列基板及薄膜叠层结构的制造方法
CN1570739A (zh) * 2004-04-28 2005-01-26 友达光电股份有限公司 应用于反射式平面显示器的反射电极的制作方法及光罩
CN102289118A (zh) * 2010-06-21 2011-12-21 卡西欧计算机株式会社 液晶显示元件

Also Published As

Publication number Publication date
CN103199060A (zh) 2013-07-10
CN103199060B (zh) 2015-06-10

Similar Documents

Publication Publication Date Title
WO2014124568A1 (zh) 薄膜晶体管、阵列基板及其制作方法及显示装置
JP5593047B2 (ja) 液晶表示装置のアレイ基板の製造方法
WO2016119324A1 (zh) 阵列基板及其制作方法、显示装置
WO2014127579A1 (zh) 薄膜晶体管阵列基板、制造方法及显示装置
WO2014205998A1 (zh) Coa基板及其制造方法、显示装置
WO2014139283A1 (zh) 阵列基板及其制作方法、显示装置
JP2010211206A5 (zh)
WO2015055030A1 (zh) 阵列基板及其制作方法、显示装置
WO2015096314A1 (zh) 阵列基板及其制造方法、显示装置
US20140206139A1 (en) Methods for fabricating a thin film transistor and an array substrate
KR101467710B1 (ko) Ｔｆｔ 어레이 기판, 그 제조방법 및 디스플레이 장치
WO2015096312A1 (zh) 阵列基板及其制作方法和显示装置
JP2015025955A5 (zh)
WO2014015628A1 (zh) 阵列基板及其制作方法、显示装置
WO2013143321A1 (zh) 阵列基板及其制造方法和显示装置
WO2018006446A1 (zh) 薄膜晶体管阵列基板及其制造方法
WO2014015585A1 (zh) 有机薄膜晶体管阵列基板制作方法
WO2015096374A1 (zh) 阵列基板及其制作方法、显示装置和薄膜晶体管
CN107438903B (zh) 薄膜晶体管制造方法
WO2013185454A1 (zh) 阵列基板及其制造方法和显示装置
WO2015067069A1 (zh) 阵列基板的制作方法及通孔的制作方法
WO2019223076A1 (zh) 金属氧化物薄膜晶体管及其制作方法、显示器
US9553170B2 (en) Manufacturing method of thin film transistor and thin film transistor
US20120119210A1 (en) Pixel structure and dual gate pixel structure
WO2015024332A1 (zh) 显示装置、阵列基板、像素结构及其制造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13875011

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

32PN Ep: public notification in the ep bulletin as address of the adressee cannot be established

Free format text: NOTING OF LOSS OF RIGHTS PURSUANT TO RULE 112(1) EPC (EPO FORM 1205A DATED 11/12/2015)

122 Ep: pct application non-entry in european phase

Ref document number: 13875011

Country of ref document: EP

Kind code of ref document: A1