WO2014015585A1 - 有机薄膜晶体管阵列基板制作方法 - Google Patents

有机薄膜晶体管阵列基板制作方法 Download PDF

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WO2014015585A1
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photoresist
layer
film transistor
thin film
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张学辉
宁策
杨静
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京东方科技集团股份有限公司
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    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
    • H10K71/231—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers
    • H10K71/233—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers by photolithographic etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/621—Providing a shape to conductive layers, e.g. patterning or selective deposition

Definitions

  • Embodiments of the present invention relate to a method of fabricating an organic thin film transistor (OTFT) array substrate.
  • OTFT organic thin film transistor
  • a transistor can be used to control and drive pixels in a flat panel display such as a liquid crystal display or an electroluminescent display.
  • a flat panel display such as a liquid crystal display or an electroluminescent display.
  • researchers have tried to replace glass substrates with plastic substrates.
  • a plastic substrate is used, a low temperature process is required, so that a conventional amorphous silicon manufacturing process cannot be used.
  • organic thin film transistor in which an active layer is formed using an organic semiconductor material.
  • the organic thin film transistor has the advantages of suitable for large-area processing, suitable for flexible substrates, low process cost, and the like, and has broad application prospects in the fields of flat panel display, sensors, memory cards, and radio frequency identification tags.
  • the channel region is obtained by etching away a source/drain metal film.
  • the etching can be dry or wet engraving, or both dry and wet engraving. This subsequent etching causes damage to the surface of the gate insulating layer of the channel region, affecting the arrangement of the organic semiconductor thereon.
  • Embodiments of the present invention are for avoiding damage to the surface of the gate insulating layer during fabrication of the organic thin film transistor array substrate, and do not affect the alignment of the organic semiconductor as the active layer on the gate insulating layer.
  • An aspect of the invention provides a method for fabricating an organic thin film transistor array substrate, comprising: Step S1: preparing a gate line pattern on a substrate, including a gate line PAD region;
  • Step S2 forming a gate insulating layer on the substrate formed in step S1 and forming a photoresist on the gate insulating layer; by exposing and developing the photoresist, remaining corresponding to the organic thin film transistor to be formed a portion of the photoresist in the channel region, and then etching away the gate insulating layer in the gate line PAD region;
  • Step S3 sequentially forming a pixel electrode layer and a source/drain metal film on the substrate formed in step S2, and then peeling off part of the photoresist remaining in step S2 and the pixel electrode layer and source thereon Leaking metal film;
  • Step S4 sequentially forming an organic semiconductor layer and an etch barrier layer on the substrate formed in step S3;
  • Step S5 performing a plurality of etching processes on the substrate formed in the step S4, forming an organic semiconductor layer pattern region D, a data line and a data line PAD pattern region C and a pixel electrode pattern region B on the substrate.
  • the photoresist is exposed with a two-tone mask, so that the photoresist of the gate line PAD region is completely removed after being developed, and the organic thin film transistor is completely removed.
  • the photoresist in the channel region is completely retained after development, and the photoresist in other regions is partially retained after being developed; thereafter, the photoresist is subjected to ashing treatment, and the partially retained light of the other regions The photoresist is removed, and a portion of the photoresist of the channel region of the organic thin film transistor is retained.
  • the photoresist is exposed by a mask, the photoresist in the gate line PAD region is completely removed after being developed, and the photoresist in other regions is Retaining; after the etching of the gate line PAD region is completed, the remaining photoresist is again exposed by using a mask, and a portion of the photoresist corresponding to the channel region of the organic thin film transistor is developed. It is retained, and the remaining area of the photoresist is completely removed after development.
  • the thickness of the photoresist remaining in the step S2 is greater than the sum of the thicknesses of the pixel electrode layer and the source/drain metal film formed in the step S3.
  • the step S5 includes the following steps:
  • Step S501 processing the etch barrier layer to completely retain the etch barrier layer of the organic semiconductor layer pattern region D, partially retaining the etch barrier layer of the data line and the data line PAD pattern region C, and partially retaining the pixel electrode pattern
  • the etch stop layer of the region B, and the etch stop layer of the other region A is completely removed; wherein the thickness of the etch stop layer of the region B is smaller than the thickness of the etch stop layer of the region C, and the etch stop layer of the region C a thickness less than the thickness of the etch stop layer of the region D; then, etching to remove the organic semiconductor layer, the source/drain metal film, and the pixel electrode layer in the region A;
  • Step S502 processing the etch barrier layer in the substrate formed in step S501 to completely remove the etch barrier layer of the region B, partially retaining the etch barrier layer of the region C and the region D, and the region The thickness of the etch stop layer of C is smaller than the thickness of the etch stop layer of the region D; After etching, the organic semiconductor layer and the source/drain metal film in the region B are removed; Step S503: processing the etch barrier layer in the substrate formed in step S502 to block the etching of the region C The layer is completely removed, partially retaining the etch stop of the region D; then the active layer is advanced.
  • the etch barrier layer is made of a photosensitive material.
  • the processing of the etch barrier layer comprises: exposing and developing the etch barrier layer with a two-tone mask to make the regions A, B,
  • the thickness of the etch stop layer in C and D is not exactly the same.
  • the processing on the etch barrier layer is ashing treatment, and each ashing treatment removes substantially the same thickness of the etch barrier layer of each region.
  • the step S5 includes the following steps:
  • Step S5001 exposing, developing, and etching the substrate formed in step S4 with the first mask to remove the etch barrier layer in the region A other than the regions B, C, and D, An organic semiconductor layer, a source/drain metal film, and a pixel electrode layer;
  • Step S5002 exposing, developing, and etching the substrate formed in step S5001 with a second mask to remove the etch barrier layer, the organic semiconductor layer, and the source/drain metal film in the region B;
  • Step S5003 The substrate formed in step S5002 is exposed by a third mask, and the method is as follows. For example, in step S5, the step of performing a step of applying a layer of photoresist on the substrate formed in step S4 is performed. Exposure and development processing of S5001, S5002, and S5003.
  • Figure la is a schematic view showing the structure of forming a gate electrode on a glass substrate in the embodiment of the present invention
  • Figure lb is a developed view of a cross section of the drawing la in the b-b direction;
  • FIG. 2a is a cross-sectional view showing a gate insulating layer and a portion of a photoresist formed on the substrate shown in FIG. 2b;
  • FIG. 2b is a cross-sectional view showing a pixel electrode layer and a source/drain metal film sequentially formed on the substrate shown in FIG. 2a;
  • Figure 2c is a cross-sectional view after the photoresist is stripped off on the substrate shown in Figure 2b;
  • Figure 2d is a cross-sectional view showing the organic semiconductor layer and the etch stop layer formed on the substrate shown in Figure 2c, and the etch stop layer is exposed and developed;
  • 2e is a cross-sectional view of the pixel electrode layer, the source/drain metal film, and the organic semiconductor layer, which are not covered by the barrier layer, on the substrate shown in FIG. 2d;
  • FIG. 2f is a cross-sectional view of the etch stop layer ashing treatment on the substrate shown in FIG. 2e, so that the etch barrier layer covering the pixel electrode pattern region is completely ashed;
  • Figure 2g is a cross-sectional view showing the organic semiconductor layer and the source/drain metal film of the pixel electrode pattern region etched away on the substrate shown in Figure 2f;
  • 2h is an etch barrier ashing process on the substrate shown in FIG. 2g, completely ashing the etch barrier layer of the data line and the data line PAD pattern region, and etching the corresponding organic semiconductor layer Rear sectional view;
  • FIG. 2i is a schematic structural view of the organic thin film transistor array substrate corresponding to FIG. 2h
  • FIG. 2h is an expanded view of the cross section of FIG. 2i in the c-c direction.
  • the array substrate of the embodiment of the present invention may include a plurality of gate lines and a plurality of data lines, the gate lines and the data lines crossing each other thereby defining a plurality of pixel units arranged in a matrix, each of the pixel units including a thin film as a switching element Transistors and pixel electrodes.
  • the gate of the thin film transistor of each pixel is electrically connected or integrally formed with the corresponding gate line
  • the source is electrically connected or integrally formed with the corresponding data line
  • the drain is electrically connected or integrally formed with the corresponding pixel electrode.
  • the following description is mainly made for a single pixel unit, but other pixel units may be formed identically.
  • Figure la is a schematic view showing the structure of forming a gate electrode on a glass substrate
  • Figure 1b is a cross-sectional view of the la in the bb direction.
  • a gate line pattern is prepared over the glass substrate 1, for example, a gate metal film is formed on the glass substrate 1, and then a gate electrode and a gate line pattern are formed by a process such as exposure, development, etching, etc., including a storage capacitor region 130 and a gate line PAD. Area 120.
  • the gate line PAD area 120 is located in the peripheral circuit portion of the substrate, for example for connection to a PCB board for inputting signals.
  • the gate electrode 2 is formed integrally with the gate line 12.
  • the glass substrate 1 can also be replaced with a plastic substrate; the formation of the gate metal film can be achieved by deposition or sputtering. Similar below The structure can be formed by a similar process and will not be described in detail.
  • a gate insulating layer 3 is formed on the substrate shown in FIG. 1b, and a layer of photoresist is spin-coated on the gate insulating layer 3.
  • the layer of photoresist is exposed, developed, and then the gate insulating layer 3 of the gate line PAD region 120 is etched away, and a portion of the photoresist 9 corresponding to the channel region of the organic thin film transistor is left, as shown in FIG. 2a.
  • FIG. 2a A cross-sectional view of an organic thin film transistor array substrate.
  • the process implementation may, for example, expose the photoresist with a two-tone reticle (eg, a halftone or gray reticle); the photoresist corresponding to the gate line PAD region 120 is fully exposed and is fully developed during development The photoresist corresponding to the channel region of the organic thin film transistor is removed without being exposed to be entirely developed during development, and the photoresist corresponding to other regions is partially exposed to be partially retained during development. Etching is performed using the obtained photoresist pattern.
  • a two-tone reticle eg, a halftone or gray reticle
  • the partially retained photoresist is removed by an ashing process; the ashing process can simultaneously remove the photoresist of the processed region (the lithographically completely retained region and the photoresist portion remaining region)
  • the thickness can be, for example, carried out by plasma bombardment or the like.
  • a portion of the photoresist 9 corresponding to the channel region of the organic thin film transistor is retained.
  • a positive photoresist is taken as an example for description.
  • a pixel electrode layer 4 and a source/drain metal film are sequentially formed on the substrate shown in FIG. 2a.
  • a cross-sectional view as shown in Fig. 2b is formed. Thereafter, the previously retained photoresist 9 is peeled off. In the case where the thickness of the photoresist 9 is made larger than the sum of the thicknesses of the pixel electrode layer 4 and the source/drain metal film 51, a part of the pixels covering the photoresist 9 can be removed while the photoresist 9 is peeled off. The electrode layer 4 and a portion of the source/drain metal film 51 are removed and formed into a cross-sectional view as shown in Fig. 2c. This process enables the subsequently formed organic semiconductor layers to be better aligned on the surface of the gate insulating layer 3.
  • an organic semiconductor layer 6 and an etch stop layer 7 are sequentially formed on the formed substrate, and are etched a plurality of times to form an active layer pattern region D, a data line and a data line PAD pattern region on the substrate. C and the pixel electrode pattern area 8.
  • the etch barrier layer may be made of a photosensitive material.
  • the photosensitive material can be changed in properties after being irradiated with, for example, ultraviolet light; then, a predetermined portion (e.g., an exposed portion) can be removed by development.
  • a predetermined portion e.g., an exposed portion
  • the dry etching or wet etching process of the metal material does not affect the photosensitive material. Therefore, the implementation of the above process can be as follows, for example.
  • the etch stop layer 7 is exposed and developed with a two-tone mask (for example, a halftone or gray tone mask), and the etch stop layer 7 in the active layer pattern region D is substantially completely retained.
  • a two-tone mask for example, a halftone or gray tone mask
  • the barrier layer 7 is etched in the electrode pattern region B, and the etch barrier layer 7 in the other regions A is completely removed.
  • the thickness of the etch stop layer 7 of the region B is smaller than the thickness of the etch stop layer 7 of the region C, and the thickness of the etch stop layer 7 of the region C is smaller than the thickness of the etch stop layer 7 of the region D.
  • the organic semiconductor layer 6, the source/drain metal film 51, and the pixel electrode layer 4 in the region A are removed by a dry etching or wet etching process to form a cross-sectional view as shown in Fig. 2e.
  • the etch stop layer 7 on the substrate is ashed to completely remove the etch stop layer 7 of the region B. Since the thickness of the etch stop layer 7 of the region B is smaller than the thickness of the etch stop layer 7 of the region C, and the thickness of the etch stop layer 7 of the region C is smaller than the thickness of the etch stop layer 7 of the region D, it is completely removed.
  • the barrier layer 7 of the region B is etched, the etch stop layer 7 of the region C and the region D can still be partially retained, and the thickness of the etch stop layer 7 of the region C is still smaller than the thickness of the etch stop layer 7 of the region D.
  • a cross-sectional view as shown in Fig. 2f is formed.
  • the organic semiconductor layer 6 and the source/drain metal film 51 in the region B are removed by a dry etching or wet etching process to form a cross-sectional view as shown in Fig. 2g. Thereby, the source electrode 8 and the drain electrode 5 are formed.
  • the etch stop layer 7 in the substrate is again ashed, and the etch stop layer 7 of the region C is completely removed, and the etch stop layer 7 of the portion D is partially removed.
  • the process is similar to that in the third step above.
  • the organic semiconductor layer 6 in the region C is further removed by a dry etching or wet etching process, and the organic semiconductor layer 6 remaining in the region D is used to form an active layer of the organic thin film transistor.
  • an organic thin film transistor array substrate which is required to be fabricated in the present embodiment shown in Figs. 2h and 2i is obtained, which includes a data line PAD region 140.
  • the data line PAD area 140 functions similarly to the gate line PAD area 120 and is located in the peripheral circuit portion of the substrate, for example for connection to a PCB board for inputting signals.
  • the photosensitive material is used as an etch barrier layer, and the ashing treatment and etching are combined to realize an array structure of different pattern regions, thereby reducing the number of times of spin-on photoresist and exposure and development using a mask. Reduce product costs and simplify processes.
  • the difference between the fabrication process of the array substrate and the embodiment 1 is as follows.
  • a part of the photoresist 9 which forms the channel region of the organic thin film transistor is realized by mask exposure.
  • the photoresist formed on the gate insulating layer 3 is exposed by a mask, so that the photoresist of the gate line PAD region 120 is completely removed by development, and the photoresist of other regions is retained and etched; Exposing and developing the remaining photoresist with a mask to make the corresponding A portion of the photoresist 9 in the channel region of the organic thin film transistor is retained, and the photoresist in the remaining region is completely removed.
  • the process is simple and easy.
  • etch stop layer of the non-photosensitive material a more versatile process is used for etching to form the active layer pattern region D, the data line and the data line PAD on the substrate.
  • a layer of photoresist is spin-coated, and the substrate is exposed, developed, and etched by using the first mask. Removing the etch stop layer 7 in the region A other than the regions ⁇ C, D, the organic semiconductor layer 6, the source and drain metal film and the pixel electrode layer 4;
  • the formed substrate is further exposed, developed and etched by using a second mask to remove the etch stop layer 7, the organic semiconductor layer 6 and the source/drain metal film in the region B;
  • the formed substrate is subjected to exposure, development and etching treatment by using a third mask, and the etch stop layer 7 and the organic semiconductor layer 6 in the region C are removed, and the remaining light on the region D is removed. It can be peeled off.
  • the embodiment of the present invention avoids the latter by retaining a portion of the photoresist to correspond to the channel region of the organic thin film transistor during etching of the gate insulating layer to expose the gate line PAD region.
  • the surface of the gate insulating layer is destroyed during etching of the source and drain metal film, which ensures the surface quality of the gate insulating layer, so that the organic semiconductor forming the active layer can be well aligned on the surface of the gate insulating layer, and the channel region is ensured. Quality, further improving the quality of the organic thin film transistor array substrate.

Abstract

一种有机薄膜晶体管阵列基板制作方法，包括：在基板上依次制备栅线图形、栅绝缘层、像素电极层、源漏金属薄膜、有机半导体层（6）和刻蚀阻档层（7），其中，在形成栅绝缘层（3）之后，在其上旋涂光刻胶（9），通过对光刻胶曝光显影后，保留对应于晶体管的沟道区域的部分光刻胶，再形成像素电极层（4）和源漏金属薄膜（51），后再剥离掉光刻胶及其上方的像素电极层（4）以及源漏金属薄膜（51）。该方法避免了刻蚀源漏金属薄膜（51）的过程中破坏栅绝缘层表面，能保证栅绝缘层（3）表面质量以及沟道区的质量。

Description

有机薄膜晶体管阵列基板制作方法
技术领域
本发明的实施例涉及一种有机薄膜晶体管 （OTFT ) 阵列基板制作方法。 背景技术
晶体管作为开关器件与驱动器件， 可用于控制与驱动平板显示器（例如 液晶显示器、 场致发光显示器） 中的像素。 目前， 研究人员尝试用塑料基板 代替玻璃基板。 但是当使用塑料基板时， 需要用低温工艺， 因此不能釆用传 统的非晶硅制造工艺。 为了解决这个问题， 本领域技术人员研究使用有机半 导体材料制作有源层的有机薄膜晶体管。 有机薄膜晶体管具有适合大面积加 工、 适用于柔性基板、 工艺成本低等优点， 在平板显示、 传感器、 存储卡、 射频识别标签等领域显现出广泛的应用前景。
通常， 在有机薄膜晶体管阵列基板的制作过程中， 沟道区是通过刻蚀掉 源漏金属薄膜得到的。 该刻蚀可为干刻或湿刻， 或者同时使用干刻与湿刻。 该后续的刻蚀会对沟道区的栅绝缘层表面造成损伤， 影响有机半导体在其上 的排列。 发明内容
本发明的实施例用于避免有机薄膜晶体管阵列基板制作过程中对栅绝缘 层表面的破坏， 不影响作为有源层的有机半导体在栅绝缘层上的排列。
本发明的一个方面提供了一种有机薄膜晶体管阵列基板制作方法，包括： 步骤 S1 : 在基板上制备栅线图形， 其包括栅线 PAD区域；
步骤 S2: 在步骤 S1所形成的基板上形成栅绝缘层并在所述栅绝缘层上 形成一层光刻胶； 通过对所述光刻胶曝光显影， 保留对应于待形成的有机薄 膜晶体管的沟道区域的部分光刻胶， 然后刻蚀掉所述栅线 PAD 区域中的栅 绝缘层；
步骤 S3: 在步骤 S2所形成的基板上依次形成像素电极层和源漏金属薄 膜， 之后剥离掉步骤 S2 中所保留的部分光刻胶及其上方的像素电极层和源 漏金属薄膜；
步骤 S4: 在步骤 S3所形成的基板上依次形成有机半导体层和刻蚀阻挡 层；
步骤 S5: 对步骤 S4所形成的基板进行多次刻蚀处理， 在基板上形成有 机半导体层图形区域 D, 数据线及数据线 PAD图形区域 C以及像素电极图 形区 B。
对于制作方法， 例如， 所述步骤 S2 中釆用双色调掩膜版对光刻胶进行 曝光， 使所述栅线 PAD 区域的光刻胶经显影后被完全去除， 而所述有机薄 膜晶体管的沟道区域的光刻胶经显影后被全部保留， 其他区域的光刻胶经显 影后被部分保留； 之后， 对所述光刻胶进行灰化处理， 所述其他区域的被部 分保留的光刻胶被去除， 而所述有机薄膜晶体管的沟道区域的部分光刻胶被 保留。
对于制作方法， 例如， 所述步骤 S2 中釆用掩膜版对所述光刻胶进行曝 光， 所述栅线 PAD 区域的光刻胶经显影后被完全去除， 其他区域的光刻胶 则被保留； 在对所述栅线 PAD 区域的刻蚀完成之后， 对被保留的光刻胶再 次釆用掩膜版进行曝光， 对应于所述有机薄膜晶体管沟道区域的部分光刻胶 经显影后被保留， 而剩余区域的光刻胶经显影后被完全去除。
对于制作方法， 例如， 所述步骤 S2 中所保留的光刻胶的厚度大于步骤 S3中所形成的像素电极层和源漏金属薄膜的厚度之和。
对于制作方法， 例如， 所述步骤 S5包括以下步骤：
步骤 S501 : 对所述刻蚀阻挡层进行处理， 以完全保留有机半导体层图形 区域 D的刻蚀阻挡层， 部分保留数据线及数据线 PAD图形区域 C的刻蚀阻 挡层，部分保留像素电极图形区域 B的刻蚀阻挡层， 而其它区域 A的刻蚀阻 挡层完全去除； 其中， 区域 B的刻蚀阻挡层的厚度小于区域 C的刻蚀阻挡层 的厚度，区域 C的刻蚀阻挡层的厚度小于区域 D的刻蚀阻挡层的厚度；然后， 进行刻蚀去掉所述区域 A中的所述有机半导体层、源漏金属薄膜和像素电极 层；
步骤 S502: 对步骤 S501所形成基板中的刻蚀阻挡层进行处理， 以完全 去除所述区域 B的刻蚀阻挡层， 部分保留所述区域 C和区域 D的刻蚀阻挡 层，且所述区域 C的刻蚀阻挡层的厚度小于区域 D的刻蚀阻挡层的厚度； 然 后进行刻蚀， 去掉所述区域 B中的所述有机半导体层和源漏金属薄膜； 步骤 S503: 对步骤 S502所形成基板中的刻蚀阻挡层进行处理， 使所述 区域 C的刻蚀阻挡层完全去除，部分保留所述区域 D的刻蚀阻挡层； 然后进 的有源层。
对于制作方法， 例如， 所述刻蚀阻挡层釆用光敏性材料。
对于制作方法， 例如， 所述步骤 S501 中， 对所述刻蚀阻挡层进行的处 理包括： 釆用双色调掩膜版对刻蚀阻挡层进行曝光、显影， 以使所述区域 A、 B、 C和 D中刻蚀阻挡层的厚度不完全相同。
对于制作方法， 例如， 所述步骤 S502和 S503中， 对所述刻蚀阻挡层进 行的处理均为灰化处理， 且每次灰化处理对各区域的刻蚀阻挡层去除基本相 同的厚度。
对于制作方法， 例如， 所述步骤 S5包括以下步骤：
步骤 S5001 : 釆用第一掩膜版对步骤 S4所形成的基板进行曝光、显影和 刻蚀处理， 以去掉所述区域 B、 C、 D之外的区域 A中的所述刻蚀阻挡层、 有机半导体层、 源漏金属薄膜和像素电极层；
步骤 S5002: 釆用第二掩膜版对步骤 S5001所形成的基板进行曝光、 显 影和刻蚀处理， 以去掉所述区域 B中的所述刻蚀阻挡层、 有机半导体层和源 漏金属薄膜；
步骤 S5003: 釆用第三掩膜版对步骤 S5002所形成的基板进行曝光、 显 对于制作方法， 例如， 所述步骤 S5中通过在步骤 S4所形成的基板上旋 涂一层光刻胶实现步骤 S5001、 S5002和 S5003的曝光、 显影处理。
上述实施例所提供的有机薄膜晶体管阵列基板制作方法， 在刻蚀栅绝缘 层以露出栅线 PAD 区域的过程中， 通过部分保留光刻胶用以占位作为有机 薄膜晶体管的沟道区域， 避免了刻蚀源漏金属薄膜的过程中破坏栅绝缘层表 面， 能保证栅绝缘层表面质量， 使形成有源层的有机半导体在栅绝缘层表面 上能够很好的排列， 保证沟道区的质量， 进一步提高有机薄膜晶体管阵列基 板的质量。 附图说明
为了更清楚地说明本公开实施例的技术方案， 下面将对实施例的附图作 简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例， 而非对本公开的限制。
图 la是本发明实施例中玻璃基板上形成栅电极的结构示意图； 图 lb是图 la在 b-b方向截面的展开图；
图 2a是在图 lb所示的基板上形成栅绝缘层和部分光刻胶的截面图； 图 2b是在图 2a所示的基板上依次形成像素电极层和源漏金属薄膜的截 面图；
图 2c是在图 2b所示的基板上剥离掉光刻胶之后的截面图；
图 2d是在图 2c所示的基板上形成有机半导体层和刻蚀阻挡层， 并将刻 蚀阻挡层曝光显影处理后的截面图；
图 2e是在图 2d所示的基板上将未被刻蚀阻挡层覆盖区域的像素电极层， 源漏金属薄膜和有机半导体层刻蚀掉后的截面图；
图 2f是在图 2e所示的基板上对刻蚀阻挡层灰化处理， 使覆盖像素电极 图形区域的刻蚀阻挡层完全被灰化掉的截面图；
图 2g是在图 2f所示的基板上将像素电极图形区域的有机半导体层和源 漏金属薄膜刻蚀掉后的截面图；
图 2h是在图 2g所示的基板上对刻蚀阻挡层灰化处理， 使数据线及数据 线 PAD 图形区域的刻蚀阻挡层完全灰化掉， 并将其对应的有机半导体层刻 蚀掉后的截面图；
图 2i是图 2h对应的有机薄膜晶体管阵列基板的结构示意图，且图 2h为 图 2i在 c-c方向截面的展开图。
附图标记
1 : 玻璃基板； 2: 栅电极； 12: 栅线； 3: 栅绝缘层； 4: 像素电极层； 5: 漏电极； 6: 有机半导体层； 7: 刻蚀阻挡层； 8: 源电极； 9: 光刻胶； 120: 栅线 PAD区域； 130: 存储电容区域； 140: 数据线 PAD区域。 具体实施方式
为使本公开实施例的目的、 技术方案和优点更加清楚， 下面将结合本公 开实施例的附图，对本公开实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本公开的一部分实施例， 而不是全部的实施例。 基于所描 述的本公开的实施例， 本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本公开保护的范围。
除非另作定义， 此处使用的技术术语或者科学术语应当为本发明所属领 域内具有一般技能的人士所理解的通常意义。 本发明专利申请说明书以及权 利要求书中使用的 "第一" 、 "第二" 以及类似的词语并不表示任何顺序、 数量或者重要性，而只是用来区分不同的组成部分。同样， "一个 "或者 "一" 等类似词语也不表示数量限制， 而是表示存在至少一个。 "包括" 或者 "包 含" 等类似的词语意指出现在 "包括" 或者 "包含" 前面的元件或者物件涵 盖出现在 "包括" 或者 "包含" 后面列举的元件或者物件及其等同， 并不排 除其他元件或者物件。 "连接" 或者 "相连" 等类似的词语并非限定于物理 的或者机械的连接， 而是可以包括电性的连接， 不管是直接的还是间接的。 "上" 、 "下" 、 "左" 、 "右" 等仅用于表示相对位置关系， 当被描述对 象的绝对位置改变后， 则该相对位置关系也可能相应地改变。
本发明实施例的阵列基板可包括多条栅线和多条数据线， 这些栅线和数 据线彼此交叉由此限定了排列为矩阵的多个像素单元， 每个像素单元包括作 为开关元件的薄膜晶体管和像素电极。 例如， 每个像素的薄膜晶体管的栅极 与相应的栅线电连接或一体形成， 源极与相应的数据线电连接或一体形成， 漏极与相应的像素电极电连接或一体形成。 下面的描述主要针对单个像素单 元进行， 但是其他像素单元可以相同地形成。
实施例 1
本实施例中制作有机薄膜晶体管阵列基板的过程具体描述如下。
图 la为玻璃基板上形成栅电极的结构示意图， 图 lb为图 la在 b-b方向 上的截面图。 首先， 在玻璃基板 1上方制备栅线图形， 例如在玻璃基板 1上 形成栅金属薄膜， 然后通过曝光、显影、刻蚀等工艺形成栅电极和栅线图形， 包括存储电容区域 130以及栅线 PAD区域 120。 栅线 PAD区域 120位于基 板外围电路部分， 例如用于与 PCB板连接以输入信号。 在本实施例中， 栅电 极 2与栅线 12—体形成。在制备柔性显示器件时，玻璃基板 1也可以替换为 塑料基板； 栅金属薄膜的形成可以通过沉积或溅镀等方式来实现。 下面类似 的结构可以釆用与之类似的工艺形成， 因此不再详述。
然后， 在图 lb所示的基板上形成栅绝缘层 3 , 并在栅绝缘层 3上旋涂一 层光刻胶。 对该层光刻胶曝光、 显影， 然后刻蚀掉栅线 PAD区域 120的栅 绝缘层 3,并保留对应于形成有机薄膜晶体管沟道区域的部分光刻胶 9,形成 如图 2a所示的有机薄膜晶体管阵列基板的截面图。该过程实现方式例如可釆 用双色调掩模版（例如半色调或灰色调掩膜版）对光刻胶进行曝光； 对应于 栅线 PAD区域 120的光刻胶被完全曝光而在显影时被完全去除， 对应于有 机薄膜晶体管的沟道区域的光刻胶未被曝光而在显影时全部保留， 对应于其 他区域的光刻胶则被部分曝光而在显影时被部分保留。 用所得到的光刻胶图 形进行刻蚀。 接下来， 釆用灰化处理工艺去除被部分保留的光刻胶； 该灰化 处理工艺能够同时将所处理区域 (光刻完全保留区域以及光刻胶部分保留区 域） 的光刻胶去除掉相同的厚度， 例如可以釆用等离子体轰击等方式进行。 在灰化处理之后，对应于有机薄膜晶体管的沟道区域的部分光刻胶 9被保留。 这里以正性光刻胶为例进行说明。
接下来， 在图 2a所示的基板上依次形成像素电极层 4和源漏金属薄膜
51 , 形成如图 2b所示的截面图。 之后， 剥离掉之前保留的光刻胶 9。 在保证 光刻胶 9的厚度大于像素电极层 4和源漏金属薄膜 51的厚度之和的情况下， 在剥离掉光刻胶 9的同时， 还能够将覆盖在光刻胶 9上的部分像素电极层 4 和部分源漏金属薄膜 51—并去除， 形成如图 2c所示的截面图。 该处理过程 能够使后续所形成的有机半导体层更好地在栅绝缘层 3表面上排列。
进一步， 在形成的基板上依次形成有机半导体层 6和刻蚀阻挡层 7, 并 对其进行多次刻蚀处理， 以在基板上形成有源层图形区域 D, 数据线及数据 线 PAD图形区域 C以及像素电极图形区域8。
本实施例中， 刻蚀阻挡层可以釆用光敏性材料。 光敏性材料， 在经例如 紫外光照射后， 能够改变其性质； 然后， 通过显影即可将其预定部分（例如 被曝光部分）去除。 并且， 对金属材料的干刻或湿刻工艺对光敏性材料不产 生影响。 所以， 上述过程的实现方式例如可如下所述。
第一步， 釆用双色调掩模版（例如半色调或灰色调掩膜版）对刻蚀阻挡 层 7进行曝光并显影，基本上完全保留有源层图形区域 D中的刻蚀阻挡层 7， 部分保留数据线及数据线 PAD图形区域 C中的刻蚀阻挡层 7,部分保留像素 电极图形区域 B中的刻蚀阻挡层 7, 而完全去除其它区域 A中的刻蚀阻挡层 7。 区域 B的刻蚀阻挡层 7的厚度小于区域 C的刻蚀阻挡层 7的厚度， 区域 C的刻蚀阻挡层 7的厚度小于区域 D的刻蚀阻挡层 7的厚度。 经该步骤处理 后， 形成如图 2d所示的截面图。
第二步， 釆用干刻或湿刻工艺， 去掉区域 A中的有机半导体层 6、 源漏 金属薄膜 51和像素电极层 4, 形成如图 2e所示的截面图。
第三步， 灰化处理基板上的刻蚀阻挡层 7, 完全去除区域 B的刻蚀阻挡 层 7。因为区域 B的刻蚀阻挡层 7的厚度小于区域 C的刻蚀阻挡层 7的厚度， 而区域 C的刻蚀阻挡层 7的厚度小于区域 D的刻蚀阻挡层 7的厚度，所以在 完全去除区域 B的刻蚀阻挡层 7时， 区域 C和区域 D的刻蚀阻挡层 7仍然 能够被部分保留，并且区域 C的刻蚀阻挡层 7的厚度依然小于区域 D的刻蚀 阻挡层 7的厚度， 形成如图 2f所示的截面图。
第四步， 釆用干刻或湿刻工艺， 去掉区域 B中的有机半导体层 6和源漏 金属薄膜 51 , 形成如图 2g所示的截面图。 由此， 形成源电极 8和漏电极 5。
第五步， 再一次灰化处理基板中的刻蚀阻挡层 7, 完全去除区域 C的刻 蚀阻挡层 7, 部分保留区域 D的刻蚀阻挡层 7, 其过程类似于如上第三步中。 之后， 进一步通过干刻或湿刻工艺， 去掉区域 C中的有机半导体层 6, 在区 域 D保留下的有机半导体层 6用于形成有机薄膜晶体管的有源层。此时得到 图 2h和图 2i所示的本实施例所需制作的有机薄膜晶体管阵列基板， 其包括 数据线 PAD区域 140。 数据线 PAD区域 140的作用类似于栅线 PAD区域 120, 位于基板外围电路部分， 例如用于与 PCB板连接以输入信号。
本实施例中， 釆用光敏性材料作为刻蚀阻挡层， 将灰化处理和刻蚀相结 合实现不同图形区域的阵列结构， 减少了旋涂光刻胶、 使用掩膜版曝光显影 的次数， 降低产品成本， 简化工艺。
实施例 2
本实施中， 仅仅阵列基板的制作过程与实施例 1的区别之处描述如下。 一方面， 形成有机薄膜晶体管沟道区域的部分光刻胶 9釆用掩膜版曝光 来实现。 例如， 首先釆用掩膜版对栅绝缘层 3上形成的光刻胶进行曝光， 使 栅线 PAD区域 120的光刻胶经显影完全去除， 其他区域的光刻胶保留， 进 行刻蚀； 然后， 对所保留的光刻胶再釆用掩膜版进行曝光、 显影， 以使对应 于有机薄膜晶体管的沟道区域的部分光刻胶 9被保留， 剩余区域的光刻胶则 被完全去除。 该工艺简单易行。
另一方面， 针对非光敏性材料的刻蚀阻挡层而言， 则釆用更为普适的工 艺来进行刻蚀处理，以在基板上形成有源层图形区域 D,数据线及数据线 PAD 图形区域 C以及像素电极图形区域8。 其一个具体示例说明如下。 下面的说 明以正性光刻胶为例进行说明。
第一步， 在形成了有机半导体层 6和刻蚀阻挡层 7之后的基板上， 旋涂 一层光刻胶， 釆用第一掩膜版对该基板进行曝光、 显影和刻蚀处理， 以去掉 所述区域^ C、 D之外的区域 A中的刻蚀阻挡层 7、 有机半导体层 6、 源漏 金属薄膜和像素电极层 4;
第二步，釆用第二掩膜版对所形成的基板再进行曝光、显影和刻蚀处理， 以去掉区域 B中的刻蚀阻挡层 7、 有机半导体层 6和源漏金属薄膜；
第三步，釆用第三掩膜版对所形成的基板又进行曝光、显影和刻蚀处理， 去掉区域 C中的刻蚀阻挡层 7和有机半导体层 6, 并将区域 D上剩余的光刻 胶剥离即可。
由以上实施例可以看出， 本发明实施例通过在刻蚀栅绝缘层以露出栅线 PAD区域的过程中， 保留部分光刻胶以对应于有机薄膜晶体管的沟道区域， 从而避免了在之后的刻蚀源漏金属薄膜的过程中破坏栅绝缘层表面， 这能保 证栅绝缘层表面质量， 使形成有源层的有机半导体在栅绝缘层表面上能够很 好的排列，保证沟道区的质量，进一步提高有机薄膜晶体管阵列基板的质量。
以上所述仅是本公开的示范性实施方式， 而非用于限制本公开的保护范 围， 本公开的保护范围由所附的权利要求确定。

Claims

权利要求书
1、 一种有机薄膜晶体管阵列基板制作方法， 包括：
步骤 S1 : 在基板上制备栅线图形， 其包括栅线 PAD区域；
步骤 S2: 在步骤 S1所形成的基板上形成栅绝缘层并在所述栅绝缘层上 形成一层光刻胶； 通过对所述光刻胶曝光显影， 保留对应于待形成的有机薄 膜晶体管的沟道区域的部分光刻胶， 然后刻蚀掉所述栅线 PAD 区域中的栅 绝缘层；
步骤 S3: 在步骤 S2所形成的基板上依次形成像素电极层和源漏金属薄 膜， 之后剥离掉步骤 S2 中所保留的部分光刻胶及其上方的像素电极层和源 漏金属薄膜；
步骤 S4: 在步骤 S3所形成的基板上依次形成有机半导体层和刻蚀阻挡 层；
步骤 S5: 对步骤 S4所形成的基板进行多次刻蚀处理， 在基板上形成有 机半导体层图形区域 D, 数据线及数据线 PAD图形区域 C以及像素电极图 形区 B。
2、如权利要求 1所述的有机薄膜晶体管阵列基板制作方法， 其中， 所述 步骤 S2中釆用双色调掩膜版对光刻胶进行曝光， 使所述栅线 PAD区域的光 刻胶经显影后被完全去除， 而所述有机薄膜晶体管的沟道区域的光刻胶经显 影后被全部保留， 其他区域的光刻胶经显影后被部分保留； 之后， 对所述光 刻胶进行灰化处理， 所述其他区域的被部分保留的光刻胶被去除， 而所述有 机薄膜晶体管的沟道区域的部分光刻胶被保留。
3、如权利要求 1所述的有机薄膜晶体管阵列基板制作方法， 其中， 所述 步骤 S2中釆用掩膜版对所述光刻胶进行曝光， 所述栅线 PAD区域的光刻胶 经显影后被完全去除， 其他区域的光刻胶则被保留；
在对所述栅线 PAD 区域的刻蚀完成之后， 对被保留的光刻胶再次釆用 掩膜版进行曝光， 对应于所述有机薄膜晶体管沟道区域的部分光刻胶经显影 后被保留， 而剩余区域的光刻胶经显影后被完全去除。
4、如权利要求 1-3任一所述的有机薄膜晶体管阵列基板制作方法， 其中 所述步骤 S2中所保留的光刻胶的厚度大于步骤 S3中所形成的像素电极层和 源漏金属薄膜的厚度之和。
5、如权利要求 1所述的有机薄膜晶体管阵列基板制作方法，其中所述步 骤 S5包括以下步骤：
步骤 S501 : 对所述刻蚀阻挡层进行处理， 以完全保留有机半导体层图形 区域 D的刻蚀阻挡层， 部分保留数据线及数据线 PAD图形区域 C的刻蚀阻 挡层，部分保留像素电极图形区域 B的刻蚀阻挡层， 而其它区域 A的刻蚀阻 挡层完全去除； 其中， 区域 B的刻蚀阻挡层的厚度小于区域 C的刻蚀阻挡层 的厚度，区域 C的刻蚀阻挡层的厚度小于区域 D的刻蚀阻挡层的厚度；然后， 进行刻蚀去掉所述区域 A中的所述有机半导体层、源漏金属薄膜和像素电极 层；
步骤 S502: 对步骤 S501所形成基板中的刻蚀阻挡层进行处理， 以完全 去除所述区域 B的刻蚀阻挡层， 部分保留所述区域 C和区域 D的刻蚀阻挡 层，且所述区域 C的刻蚀阻挡层的厚度小于区域 D的刻蚀阻挡层的厚度； 然 后进行刻蚀， 去掉所述区域 B中的所述有机半导体层和源漏金属薄膜；
步骤 S503: 对步骤 S502所形成基板中的刻蚀阻挡层进行处理， 使所述 区域 C的刻蚀阻挡层完全去除，部分保留所述区域 D的刻蚀阻挡层； 然后进 的有源层。
6、如权利要求 5所述的有机薄膜晶体管阵列基板制作方法，其中所述刻 蚀阻挡层釆用光敏性材料。
7、如权利要求 6所述的有机薄膜晶体管阵列基板制作方法，其中所述步 骤 S501 中， 对所述刻蚀阻挡层进行的处理包括： 釆用双色调掩膜版对刻蚀 阻挡层进行曝光、 显影， 以使所述区域 A、 B、 C和 D中刻蚀阻挡层的厚度 不完全相同。
8、如权利要求 6所述的有机薄膜晶体管阵列基板制作方法，其中所述步 骤 S502和 S503中， 对所述刻蚀阻挡层进行的处理均为灰化处理， 且每次灰 化处理对各区域的刻蚀阻挡层去除基本相同的厚度。
9、如权利要求 1所述的有机薄膜晶体管阵列基板制作方法，其中所述步 骤 S5包括以下步骤：
步骤 S5001 : 釆用第一掩膜版对步骤 S4所形成的基板进行曝光、显影和 刻蚀处理， 以去掉所述区域 Β、 C、 D之外的区域 Α中的所述刻蚀阻挡层、 有机半导体层、 源漏金属薄膜和像素电极层；
步骤 S5002: 釆用第二掩膜版对步骤 S5001所形成的基板进行曝光、 显 影和刻蚀处理， 以去掉所述区域 B中的所述刻蚀阻挡层、 有机半导体层和源 漏金属薄膜；
步骤 S5003: 釆用第三掩膜版对步骤 S5002所形成的基板进行曝光、 显
10、 如权利要求 9所述的有机薄膜晶体管阵列基板制作方法， 其中， 所 述步骤 S5中通过在步骤 S4所形成的基板上旋涂一层光刻胶实现步骤 S5001、 S5002和 S5003的曝光、 显影处理。
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