JP5074625B2 - 薄膜トランジスタ基板の製造方法 - Google Patents

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Description

本発明は、薄膜トランジスタ基板の製造方法に関し、特に、表示パネルを構成する薄膜トランジスタ基板の製造方法に関するものである。
アクティブマトリクス駆動方式の液晶表示パネルは、例えば、画像の最小単位である各画素毎にスイッチング素子として薄膜トランジスタ（thin film transistor、以下、「ＴＦＴ」と称する）が設けられたＴＦＴ基板を備えている。
ＴＦＴ基板は、例えば、ガラス基板に被エッチング膜及び感光性樹脂膜を順に成膜した後に、その感光樹脂膜をフォトマスクを介して露光することによりレジストパターンを形成し、そのレジストパターンから露出する被エッチング膜をエッチングする、という一連の工程を繰り返すことにより、製造することができる。
ところで、ＴＦＴ基板を備えた液晶表示パネルでは、その製造コストの低減を図るために、ガラス基板を大型化したり、上記フォトマスクの枚数を削減したりするＴＦＴ基板の製造方法が従来より提案されている。
例えば、特許文献１には、ハーフトーンパターンのフォトマスクを用いて、３種の膜厚を有するレジストパターンを形成することにより、フォトマスクの枚数を削減するＴＦＴ基板の製造方法が開示されている。
また、従来のシリコン半導体膜を使用したＴＦＴ基板の製造方法では、半導体膜としてシリコン膜を、画素電極として酸化物導電膜を、別々に形成していたが、近年、半導体膜として酸化物半導体膜を用いる次世代の高性能なＴＦＴが提案されている。
例えば、特許文献２には、ＴＦＴを構成する酸化物半導体膜により画素電極が構成されたＴＦＴアレイ及びその製造方法が開示されている。
特開２０００−１６４８８６号公報 特開２００８−４０３４３号公報
図１３（ａ）〜図１３（ｆ）は、特許文献２に開示されたＴＦＴアレイに対応するＴＦＴ基板１５０の製造工程を説明するための断面図である。
ここで、ＴＦＴ基板１５０は、例えば、互いに平行に延びるように設けられた複数のゲート線（不図示）と、各ゲート線と直交する方向に互いに平行に延びるように設けられた複数のソース線１１３（図１３（ｆ）参照）と、各ゲート線及び各ソース線１１３の交差部毎、すなわち、画像の最小単位である各画素毎にそれぞれ設けられた複数のＴＦＴ１０５（図１３（ｆ）参照）と、マトリクス状に設けられ、各ＴＦＴ１０５にそれぞれ接続された複数の画素電極（１１４ｃ、図１３（ｆ）参照）とを備えている。ここで、ＴＦＴ基板１５０では、複数の画素電極がマトリクス状に配置された領域に画像表示を行う表示領域が規定され、その表示領域の周囲に非表示領域が規定されている。そして、ＴＦＴ基板１５０の非表示領域では、上記ゲート線が、後述するゲート絶縁膜１１２に形成されたコンタクトホールを介して、ソース線１１３と同一層に同一材料で形成された接続配線に接続されている。
ＴＦＴ１０５は、例えば、図１３（ｆ）に示すように、ガラス基板１１０上に設けられた上記ゲート線の一部又は突出部であるゲート電極１１１と、ゲート電極１１１を覆うように設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２上にゲート電極１１１に重なるように設けられた半導体層１１４とを備えている。ここで、半導体層１１４は、例えば、図１３（ｆ）に示すように、ゲート電極１１１に重なるように設けられたチャネル領域１１４ａと、チャネル領域１１４ａの図中左側に隣り合うように設けられ、ソース線１１３に接続されたソース領域１１４ｂと、チャネル領域１１４ａの図中右側に隣り合うように設けられ、上記画素電極を構成するドレイン領域１１４ｃとを備えている。
以下に、上記構成のＴＦＴ基板１５０を製造する方法の概略を説明する。
まず、ガラス基板１１０上に、１枚目のフォトマスクを用いて、図１３（ａ）に示すように、ゲート電極１１１を形成する。
続いて、２枚目のフォトマスクを用いて、図１３（ｂ）に示すように、ゲート電極１１１を覆い、且つ上記非表示領域において、コンタクトホール（不図示）を有するゲート絶縁膜１１２を形成する。
その後、３枚目のフォトマスクを用いて、図１３（ｃ）に示すように、ゲート絶縁膜１１２上にソース線１１３を形成する。
さらに、４枚目のフォトマスクを用いて、図１３（ｄ）に示すように、ゲート絶縁膜１１２及びソース線１１３上に、酸化物半導体層１１４を形成する。
そして、５枚目のフォトマスクを用いて、図１３（ｅ）に示すように、ソース配線１１３及び酸化物半導体層１１４上に、層間絶縁膜１１５を形成する。
最後に、層間絶縁膜１１５から露出する酸化物半導体層１１４をプラズマＰで処理して低抵抗化することにより、図１３（ｆ）に示すように、チャネル領域１１４ａ、ソース領域１１４ｂ及びドレイン領域（画素電極）１１４ｃを形成する。
以上のようにして、５枚のフォトマスクを用いて、ＴＦＴ基板１５０を製造することができる。
しかしながら、ＴＦＴ基板１５０では、プラズマ処理によりダメージを受けたソース領域１１４ｂ及びドレイン領域１１４ｃがチャネル領域１１４ａと隣り合っているので、ＴＦＴ１０５の特性が不良になるおそれがある。さらに、その製造に５枚のフォトマスクが必要であるが、画素電極として機能するドレイン領域１１４ｃ以外の酸化物半導体層１１４のうち、ソース領域１１４ｂが層間絶縁膜１１５に覆われていないため、例えば、ＴＦＴ基板１５０を備えた液晶表示パネルでは、ソース線１１３の電位が液晶層に直接かかってしまい、実際の製造プロセスでは、ソース領域１１４ｂを何らかの絶縁膜で覆うための追加工程が必要になるので、改善の余地がある。
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、酸化物半導体を用いた良好な特性の薄膜トランジスタ、及び基板端部において配線接続構造を備えた薄膜トランジスタ基板を可及的に低コストで製造することにある。
上記目的を達成するために、本発明は、画素電極を構成する酸化物半導体膜を単独でパターニングせずに、酸化物半導体膜の薄膜トランジスタを構成する部分を層間絶縁膜で覆うようにしたものである。
具体的に本発明に係る薄膜トランジスタ基板の製造方法は、基板にゲート電極及び第１の配線を形成するゲート層形成工程と、上記ゲート電極及び第１の配線を覆うように第１の絶縁膜を成膜した後に、該第１の絶縁膜を上記第１の配線に重なる位置にコンタクトホールが形成されるようにパターニングして、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記ゲート絶縁膜を覆うように導電膜を成膜した後に、該導電膜をパターニングして、上記ゲート電極に重なると共に互いに離間するようにそれぞれ設けられたソース電極及びドレイン電極と、上記第１の配線に交差するように設けられ、上記コンタクトホールを介して上記第１の配線に接続された第２の配線とを形成するソース層形成工程と、上記ソース電極、ドレイン電極及び第２の配線を覆うように、酸化物半導体膜及び第２の絶縁膜を順に成膜した後に、該第２の絶縁膜をパターニングして、層間絶縁膜を形成する層間絶縁膜形成工程と、上記層間絶縁膜から露出する酸化物半導体膜を低抵抗化して、画素電極を形成する画素電極形成工程とを備えることを特徴とする。
上記の方法によれば、まず、ゲート層形成工程において、例えば、基板に（第１の）導電膜を形成した後に、第１のフォトマスクを用いて形成した第１のレジストパターンから露出する（第１の）導電膜をパターニングして、ゲート電極及び第１の配線を形成する。続いて、ゲート絶縁膜形成工程において、ゲート電極及び第１の配線上に、第１の絶縁膜を成膜した後に、第２のフォトマスクを用いて形成した第２のレジストパターンから露出する第１の絶縁膜をパターニングして、基板端部において配線接続構造を構成するためのコンタクトホールを有するゲート絶縁膜を形成する。そして、ソース層形成工程において、ゲート絶縁膜上に（第２の）導電膜を成膜した後に、第３のフォトマスクを用いて形成した第３のレジストパターンから露出する（第２の）導電膜をパターニングして、ソース電極、ドレイン電極及び第２の配線を形成する。ここで、第１の配線及び第２配線は、ゲート絶縁膜に形成されたコンタクトホールを介して互いに接続されているので、基板端部において配線接続構造が具体的に構成される。さらに、層間絶縁膜形成工程において、ソース電極、ドレイン電極及び第２の配線上に酸化物半導体膜及び第２の絶縁膜を順に成膜した後に、第４のフォトマスクを用いて形成した第４のレジストパターンから露出する第２の絶縁膜をパターニングして、層間絶縁膜を形成する。最後に、画素電極形成工程において、層間絶縁膜から露出する酸化物半導体膜を低抵抗化して、画素電極を形成する。これにより、第１、第２、第３及び第４の４枚のフォトマスクを用いて、薄膜トランジスタ基板が製造されるので、基板端部において配線接続構造を備えた薄膜トランジスタ基板が可及的に低コストで製造される。また、製造された薄膜トランジスタ基板では、酸化物半導体膜の薄膜トランジスタを構成する部分が、層間絶縁膜により覆われているので、また、それにより、低抵抗化のために供給されるプラズマなどからダメージを受け難いので、薄膜トランジスタの特性が良好になる。したがって、酸化物半導体を用いた良好な特性の薄膜トランジスタ、及び基板端部において配線接続構造を備えた薄膜トランジスタ基板が可及的に低コストで製造される。
また、本発明に係る薄膜トランジスタ基板の製造方法は、基板にゲート電極及び第１の配線を形成するゲート層形成工程と、上記ゲート電極及び第１の配線を覆うように第１の絶縁膜及び酸化物半導体膜を順に成膜した後に、上記第１の絶縁膜及び酸化物半導体膜の積層膜を上記第１の配線に重なる位置にコンタクトホールが形成されるようにパターニングして、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記酸化物半導体膜を覆うように導電膜を成膜した後に、該導電膜をパターニングして、上記ゲート電極に重なると共に互いに離間するようにそれぞれ設けられたソース電極及びドレイン電極と、上記第１の配線に交差するように設けられ、上記コンタクトホールを介して上記第１の配線に接続された第２の配線とを形成するソース層形成工程と、上記ソース電極、ドレイン電極及び第２の配線を覆うように、第２の絶縁膜を成膜した後に、該第２の絶縁膜をパターニングして、層間絶縁膜を形成する層間絶縁膜形成工程と、上記層間絶縁膜から露出する酸化物半導体膜を低抵抗化して、画素電極を形成する画素電極形成工程とを備えることを特徴とする。
上記の方法によれば、まず、ゲート層形成工程において、例えば、基板に（第１の）導電膜を形成した後に、第１のフォトマスクを用いて形成した第１のレジストパターンから露出する（第１の）導電膜をパターニングして、ゲート電極及び第１の配線を形成する。続いて、ゲート絶縁膜形成工程において、ゲート電極及び第１の配線上に、第１の絶縁膜及び酸化物半導体膜を順に成膜した後に、第２のフォトマスクを用いて形成した第２のレジストパターンから露出する第１の絶縁膜及び酸化物半導体膜の積層膜をパターニングして、基板端部において配線接続構造を構成するためのコンタクトホールを有するゲート絶縁膜を形成する。そして、ソース層形成工程において、酸化物半導体膜上に（第２の）導電膜を成膜した後に、第３のフォトマスクを用いて形成した第３のレジストパターンから露出する（第２の）導電膜をパターニングして、ソース電極、ドレイン電極及び第２の配線を形成する。ここで、第１の配線及び第２配線は、ゲート絶縁膜（第１の絶縁膜及び酸化物半導体膜の積層膜）に形成されたコンタクトホールを介して互いに接続されているので、基板端部において配線接続構造が具体的に構成される。さらに、層間絶縁膜形成工程において、ソース電極、ドレイン電極及び第２の配線上に第２の絶縁膜を成膜した後に、第４のフォトマスクを用いて形成した第４のレジストパターンから露出する第２の絶縁膜をパターニングして、層間絶縁膜を形成する。最後に、画素電極形成工程において、層間絶縁膜から露出する酸化物半導体膜を低抵抗化して、画素電極を形成する。これにより、第１、第２、第３及び第４の４枚のフォトマスクを用いて、薄膜トランジスタ基板が製造されるので、基板端部において配線接続構造を備えた薄膜トランジスタ基板が可及的に低コストで製造される。また、製造された薄膜トランジスタ基板では、酸化物半導体膜の薄膜トランジスタを構成する部分が、層間絶縁膜により覆われているので、また、それにより、低抵抗化のために供給されるプラズマなどからダメージを受け難いので、薄膜トランジスタの特性が良好になる。したがって、酸化物半導体を用いた良好な特性の薄膜トランジスタ、及び基板端部において配線接続構造を備えた薄膜トランジスタ基板が可及的に低コストで製造される。
上記ゲート層形成工程では、上記ソース層形成工程で形成されるドレイン電極と上記画素電極形成工程で形成される画素電極との境界に達するように、上記ゲート電極を幅広に形成してもよい。
上記の方法によれば、ゲート電極がドレイン電極と画素電極との境界に達するように幅広に形成されるので、ゲート電極が高電圧に保持されたときに、ドレイン電極の下層の半導体層が低抵抗化され、ドレイン電極及び画素電極が互いに確実に接続される。
また、本発明に係る薄膜トランジスタ基板の製造方法は、基板にゲート電極及び第１の配線を形成するゲート層形成工程と、上記ゲート電極及び第１の配線を覆うように第１の絶縁膜及び導電膜を順に成膜した後に、該第１の絶縁膜及び導電膜の積層膜を上記第１の配線に重なる位置にコンタクトホールが形成されるようにパターニングして、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記導電膜をパターニングして、上記ゲート電極に重なると共に互いに離間するようにそれぞれ設けられたソース電極及びドレイン電極と、上記第１の配線に上記コンタクトホールの位置で交差するように設けられた第２の配線とを形成するソース層形成工程と、上記ソース電極、ドレイン電極及び第２の配線を覆うように、酸化物半導体膜及び第２の絶縁膜を順に成膜した後に、該第２の絶縁膜をパターニングして、層間絶縁膜を形成する層間絶縁膜形成工程と、上記層間絶縁膜から露出する酸化物半導体膜を低抵抗化して、画素電極を形成すると共に、上記第１の配線及び第２の配線を導通させる画素電極形成工程とを備えることを特徴とする。
上記の方法によれば、まず、ゲート層形成工程において、例えば、基板に（第１の）導電膜を形成した後に、第１のフォトマスクを用いて形成した第１のレジストパターンから露出する（第１の）導電膜をパターニングして、ゲート電極及び第１の配線を形成する。続いて、ゲート絶縁膜形成工程において、ゲート電極及び第１の配線上に、第１の絶縁膜及び（第２の）導電膜を順に成膜した後に、第２のフォトマスクを用いて形成した第２のレジストパターンから露出する第１の絶縁膜及び（第２の）導電膜の積層膜をパターニングして、基板端部において配線接続構造を構成するためのコンタクトホールを有するゲート絶縁膜を形成する。そして、ソース層形成工程において、第３のフォトマスクを用いて形成した第３のレジストパターンから露出する（第２の）導電膜をパターニングして、ソース電極、ドレイン電極及び第２の配線を形成する。さらに、層間絶縁膜形成工程において、ソース電極、ドレイン電極及び第２の配線上に酸化物半導体膜及び第２の絶縁膜を順に成膜した後に、第４のフォトマスクを用いて形成した第４のレジストパターンから露出する第２の絶縁膜をパターニングして、層間絶縁膜を形成する。最後に、画素電極形成工程において、層間絶縁膜から露出する酸化物半導体膜を低抵抗化して、画素電極を形成すると共に、第１の配線及び第２配線を導通させる。ここで、第１の配線及び第２配線は、ゲート絶縁膜（第１の絶縁膜及び第２の導電膜の積層膜）に形成されたコンタクトホールの内部の酸化物半導体膜を低抵抗化させた導電部を介して互いに接続されているので、基板端部において配線接続構造が具体的に構成される。これにより、第１、第２、第３及び第４の４枚のフォトマスクを用いて、薄膜トランジスタ基板が製造されるので、基板端部において配線接続構造を備えた薄膜トランジスタ基板が可及的に低コストで製造される。また、製造された薄膜トランジスタ基板では、酸化物半導体膜の薄膜トランジスタを構成する部分が、層間絶縁膜により覆われているので、また、それにより、低抵抗化のために供給されるプラズマなどからダメージを受け難いので、薄膜トランジスタの特性が良好になる。したがって、酸化物半導体を用いた良好な特性の薄膜トランジスタ、及び基板端部において配線接続構造を備えた薄膜トランジスタ基板が可及的に低コストで製造される。
上記ゲート絶縁膜形成工程は、上記導電膜上に感光性樹脂膜を成膜して、該感光性樹脂膜をハーフトーンで露光することにより、凹部が設けられたレジストパターンを形成する工程と、該レジストパターンから露出する上記第１の絶縁膜及び導電膜の積層膜をエッチングして、上記コンタクトホールを形成する工程とを備え、上記ソース層形成工程では、上記レジストパターンを薄肉化することにより、該レジストパターンの凹部の底部を除去して露出させた上記導電膜をエッチングしてパターニングしてもよい。
上記の方法によれば、ゲート絶縁膜形成工程では、まず、ゲート電極及び第１の配線上に、第１の絶縁膜、（第２の）導電膜及び感光性樹脂膜を順に成膜した後に、第２のフォトマスクを用いて感光性樹脂膜をハーフトーンで露光することにより、凹部を有する第２のレジストパターンを形成する。続いて、その第２のレジストパターンから露出する第１の絶縁膜及び（第２の）導電膜の積層膜をエッチングして、コンタクトホールを有するゲート絶縁膜を形成する。そして、ソース層形成工程では、第２のレジストパターンを薄肉化することにより、第２のレジストパターンの凹部の底部を除去して露出させた（第２の）導電膜をエッチングして、ソース電極、ドレイン電極及び第２の配線を形成する。これにより、上述した第３のフォトマスクが不要になり、第１、第２、及び第４の３枚のフォトマスクを用いて、薄膜トランジスタ基板が製造されるので、薄膜トランジスタ基板がいっそう低コストで製造される。
上記画素電極形成工程では、上記層間絶縁膜から露出する酸化物半導体膜をプラズマ処理してもよい。
上記の方法によれば、画素電極形成工程では、層間絶縁膜から露出する酸化物半導体膜をプラズマ処理するので、いわゆる、薄膜トランジスタのしきい値電圧（Ｖｔｈ）がマイナス側にシフトすることになり、層間絶縁膜から露出する酸化物半導体膜、すなわち、画素電極が具体的に低抵抗化する。
上記画素電極形成工程では、上記層間絶縁膜から露出する酸化物半導体膜に不純物を注入してもよい。
上記の方法によれば、画素電極形成工程では、層間絶縁膜から露出する酸化物半導体膜を不純物を注入するので、いわゆる、薄膜トランジスタのしきい値電圧（Ｖｔｈ）がマイナス側にシフトすることになり、層間絶縁膜から露出する酸化物半導体膜、すなわち、画素電極が具体的に低抵抗化する。
上記画素電極形成工程では、上記層間絶縁膜から露出する酸化物半導体膜をエッチングにより薄くしてもよい。
上記の方法によれば、画素電極形成工程では、層間絶縁膜から露出する酸化物半導体膜が薄くエッチングされるので、いわゆる、薄膜トランジスタのしきい値電圧（Ｖｔｈ）がマイナス側にシフトすることになり、層間絶縁膜から露出する酸化物半導体膜、すなわち、画素電極が具体的に低抵抗化する。
上記第２の配線は、上記ソース電極に導通するソース線であり、上記第１の配線は、上記ソース線に接続するための第１接続配線であってもよい。
上記の方法によれば、第２の配線がソース線であり、第１の配線がソース線に接続するための第１接続配線であるので、ソース線が、ゲート電極と同一層に同一材料で形成された第１接続配線を介して基板端部の非表示領域の端子領域などに引き出される。
上記第１の配線は、上記ゲート電極に導通するゲート線であり、上記第２の配線は、上記ゲート線に接続するための第２接続配線であってもよい。
上記の方法によれば、第１の配線がゲート線であり、第２の配線は、ゲート線に接続するための第２接続配線であるので、ゲート線が、ソース電極と同一層に同一材料で形成された第２接続配線を介して基板端部の非表示領域の端子領域などに引き出される。
本発明によれば、画素電極を構成する酸化物半導体膜を単独でパターニングすることなく、酸化物半導体膜の薄膜トランジスタを構成する部分を層間絶縁膜で覆うようにしたので、酸化物半導体を用いた良好な特性の薄膜トランジスタ、及び基板端部において配線接続構造を備えた薄膜トランジスタ基板を可及的に低コストで製造することができる。
図１は、実施形態１に係るＴＦＴ基板５０ａａの平面図である。 図２は、ＴＦＴ基板５０ａａの製造工程を説明するための表示領域の断面図である。 図３は、ＴＦＴ基板５０ａａの製造工程を説明するための非表示領域の断面図である。 図４は、ＴＦＴ基板５０ａａを構成するＴＦＴ５ａの特性を示すグラフである。 図５は、実施形態１に係るＴＦＴ基板５０ａｂの断面図である。 図６は、実施形態１に係るＴＦＴ基板５０ａｃの断面図である。 図７は、実施形態２に係るＴＦＴ基板５０ｂの製造工程を説明するための表示領域の断面図である。 図８は、ＴＦＴ基板５０ｂの製造工程を説明するための非表示領域の断面図である。 図９は、実施形態３に係るＴＦＴ基板５０ｃの製造工程を説明するための表示領域の断面図である。 図１０は、ＴＦＴ基板５０ｃの製造工程を説明するための非表示領域の断面図である。 図１１は、実施形態４に係るＴＦＴ基板５０ｄの製造工程を説明するための表示領域の断面図である。 図１２は、ＴＦＴ基板５０ｄの製造工程を説明するための非表示領域の断面図である。 図１３は、従来のＴＦＴ基板１５０の製造工程を説明するための断面図である。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
《発明の実施形態１》
図１〜図６は、本発明に係る薄膜トランジスタ基板の製造方法の実施形態１を示している。具体的に、図１は、本実施形態１のＴＦＴ基板５０ａａの平面図である。また、図２（ａ）〜図２（ｆ）は、ＴＦＴ基板５０ａａの製造工程を説明するための表示領域の断面図である。さらに、図３（ａ）〜図３（ｄ）は、ＴＦＴ基板５０ａａの製造工程を説明するための非表示領域の断面図である。なお、図２（ｆ）は、図１中のII−II線に沿ったＴＦＴ基板５０ａａの断面図でもある。また、図４は、ＴＦＴ基板５０ａａを構成するＴＦＴ５の特性を示すグラフである。
ＴＦＴ基板５０ａａは、図１及び図２（ｆ）に示すように、ガラス基板１０と、ガラス基板１０上に互いに平行に延びるように設けられた複数のゲート線１１と、各ゲート線１１と直交する方向に互いに平行に延びるように設けられた複数のソース線１３ｃと、各ゲート線１１及び各ソース線１３ｃの交差部毎、すなわち、画像の最小単位である各画素毎にそれぞれ設けられた複数のＴＦＴ５ａと、各ＴＦＴ５ａを覆うように設けられた層間絶縁膜１５ａと、層間絶縁膜１５ａにマトリクス状に形成された複数の開口部にそれぞれ設けられ、各ＴＦＴ５ａにそれぞれ接続された複数の画素電極１４ｂとを備えている。ここで、ＴＦＴ基板５０ａａでは、複数の画素（画素電極１４ｂ）がマトリクス状に配置することにより、画像表示を行う表示領域が規定されていると共に、その表示領域の周囲に非表示領域が規定されている。そして、ゲート線１１は、非表示領域まで延設され、基板端部において配線接続構造を構成するためにゲート絶縁膜１２ａに形成されたコンタクトホール１２ｂを介して第２接続配線１３ｄに接続されている（図３（ｃ）及び図３（ｄ）参照）。
ＴＦＴ５ａは、図１及び図２（ｆ）に示すように、ガラス基板１０上に設けられたゲート電極１１ａと、ゲート電極１１ａを覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上にゲート電極１１ａに重なると共に互いに離間するように設けられたソース電極１３ａ及びドレイン電極１３ｂと、ゲート絶縁膜１２ａ上にゲート電極１１ａにソース電極１３ａ及びドレイン電極１３ｂを介して重なるように設けられた半導体層１４ａとを備えている。ここで、図１に示すように、ゲート電極１１ａは、ゲート線１１の側方に突出した部分であり、ソース電極１３ａは、ソース線１３ｃの側方への突出した部分であると共に、半導体層１４ａのソース領域に接続されている。また、ドレイン電極１３ｂは、半導体層１４ａのドレイン領域及び画素電極１４ｂにそれぞれ接続されている。
半導体層１４ａ及び画素電極１４ｂは、例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系、ＩＳｉＺＯ（Ｉｎ-Ｓｉ-Ｚｎ-Ｏ）系、ＩＡｌＺＯ（Ｉｎ-Ａｌ-Ｚｎ-Ｏ）系などの透明な酸化物半導体膜により形成されている。ここで、画素電極１４ｂは、図２（ｅ）及び図２（ｆ）に示すように、酸化物半導体膜１４の層間絶縁膜１５ａから露出した部分であり、図４に示すように、半導体層１４ａよりも電気抵抗が低くなるように構成されている。なお、図４では、曲線Ｃａが半導体層１４ａを有するＴＦＴ５ａの特性を示し、曲線Ｃｂが、低抵抗化した画素電極１４ｂに相当する半導体層を有するＴＦＴの特性を示している。そして、酸化物半導体膜をそのまま画素電極として用いようとしても、ゲート電圧Ｖｇが０Ｖであるときの電気抵抗が高いので（図４中の曲線Ｃａ参照）、酸化物半導体膜を画素電極として用いることができないものの、図４に示すように、酸化物半導体膜に対するＮ２Ｏや水素のプラズマ処理により、ＴＦＴのしきい値電圧（Ｖｔｈ）がマイナス側にシフトすること（図４中の曲線Ｃｂ参照）を利用して、ゲート電圧Ｖｇが０Ｖであるときの電気抵抗をオン抵抗程度にすることにより、酸化物半導体膜を画素電極として用いることができる。
上記構成のＴＦＴ基板５０ａａは、例えば、それに対向して配置されるＣＦ（Color Filter）基板と、それらの両基板の間に封入される液晶層と共に、液晶表示パネルを構成するものである。
次に、本実施形態のＴＦＴ基板５０ａａの製造方法について、図２及び図３を用いて説明する。なお、本実施形態の製造方法は、ゲート層形成工程、ゲート絶縁膜形成工程、ソース層形成工程、層間絶縁膜形成工程及び画素電極形成工程を備える。
＜ゲート層形成工程＞
まず、例えば、厚さ０．７ｍｍのガラス基板１０の基板全体に、スパッタリング法により、アルミニウム膜、銅膜、チタン膜などの第１の金属導電膜（不図示）を厚さ３０００Å程度で成膜する。
続いて、上記第１の金属導電膜が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第１のフォトマスク（不図示）を用いてパターニングすることにより、第１のレジストパターン（不図示）を形成する。
さらに、上記第１のレジストパターンから露出する第１の金属導電膜をウエットエッチングにより除去した後に、その第１のレジストパターンを剥離させることにより、図２（ａ）及び図３（ａ）に示すように、ゲート電極１１ａ及びゲート線１１を形成する。
＜ゲート絶縁膜形成工程＞
まず、上記ゲート層形成工程でゲート電極１１ａ及びゲート線１１が形成された基板全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜や酸化シリコン膜などの第１の無機絶縁膜１２（図３（ｂ）参照）を厚さ４０００Å程度で成膜する。
続いて、第１の無機絶縁膜１２が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第２のフォトマスク（不図示）を用いてパターニングすることにより、第２のレジストパターン（不図示）を形成する。
さらに、上記第２のレジストパターンから露出する第１の無機絶縁膜１２をドライエッチングにより除去した後に、その第２のレジストパターンを剥離させることにより、図２（ｂ）及び図３（ｂ）に示すように、コンタクトホール１２ｂを有するゲート絶縁膜１２ａを形成する。
＜ソース層形成工程＞
まず、上記ゲート絶縁膜形成工程でゲート絶縁膜１２ａが形成された基板全体に、スパッタリング法により、アルミニウム膜、銅膜、チタン膜などの第２の金属導電膜１３（図２（ｃ）参照）を厚さ３０００Å程度で成膜する。
続いて、第２の金属導電膜１３が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第３のフォトマスク（不図示）を用いてパターニングすることにより、第３のレジストパターン（不図示）を形成する。
さらに、上記第３のレジストパターンから露出する第２の金属導電膜１３をウエットエッチングにより除去することにより、図２（ｃ）及び図３（ｃ）に示すように、ソース電極１３ａ、ドレイン電極１３ｂ、ソース線１３ｃ及び第２接続配線１３ｄを形成する。
＜層間絶縁膜形成工程＞
まず、上記ソース層形成工程でソース電極１３ａ、ドレイン電極１３ｂ、ソース線１３ｃ及び第２接続配線１３ｄが形成された基板全体に、スパッタリング法により、ＩＧＺＯ系、ＩＳｉＺＯ系、ＩＡｌＺＯ系などの酸化物半導体膜１４を厚さ１０００Å程度で成膜する（図２（ｄ）及び図３（ｄ）参照）。
続いて、酸化物半導体膜１４が成膜された基板全体に、スパッタリング法又はプラズマＣＶＤ法により、図２（ｄ）及び図３（ｄ）に示すように、窒化シリコン膜や酸化シリコン膜などの第２の無機絶縁膜１５を厚さ３０００Å程度で成膜する。
そして、第２の無機絶縁膜１５が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第４のフォトマスク（不図示）を用いてパターニングすることにより、第４のレジストパターン（不図示）を形成する。
さらに、上記第４のレジストパターンから露出する第２の無機絶縁膜１５をドライエッチングにより除去することにより、図２（ｅ）に示すように、層間絶縁膜１５ａを形成する。
＜画素電極形成工程＞
上記層間絶縁膜形成工程で形成された層間絶縁膜１５ａから露出する酸化物半導体膜１４（図２（ｅ）参照）を、図２（ｆ）に示すように、水素、アルゴン、酸素などの還元性プラズマＰで処理することにより、層間絶縁膜１５ａから露出する酸化物半導体膜１４を低抵抗化して、画素電極１４ｂを形成すると共に、層間絶縁膜１５ａの下層に半導体層１４ａを形成する。
ここで、本実施形態では、上述したように、層間絶縁膜形成工程と画素電極形成工程とを別工程で示しているが、層間絶縁膜形成工程において第２の無機絶縁膜１５をドライエッチングで除去し、続いて還元性プラズマＰで処理した後に、第４のレジストパターンを剥離させることにより、製造工程を短縮することもできる。
以上のようにして、本実施形態のＴＦＴ基板５０ａａを製造することができる。
以上説明したように、本実施形態のＴＦＴ基板５０ａａの製造方法によれば、まず、ゲート層形成工程において、ガラス基板１０に第１の金属導電膜を形成した後に、第１のフォトマスクを用いて形成した第１のレジストパターンから露出する第１の金属導電膜をパターニングして、ゲート電極１１ａ及びゲート線（第１の配線）１１を形成する。続いて、ゲート絶縁膜形成工程において、ゲート電極１１ａ及びゲート線１１上に、第１の無機絶縁膜を成膜した後に、第２のフォトマスクを用いて形成した第２のレジストパターンから露出する第１の無機絶縁膜をパターニングして、基板端部において配線接続構造を構成するためのコンタクトホール１２ｂを有するゲート絶縁膜１２ａを形成する。そして、ソース層形成工程において、ゲート絶縁膜１２ａ上に第２の金属導電膜を成膜した後に、第３のフォトマスクを用いて形成した第３のレジストパターンから露出する第２の金属導電膜をパターニングして、ソース電極１３ａ、ドレイン電極１３ｂ、ソース線１３ｃ及び第２接続配線（第２の配線）１３ｄを形成する。ここで、ゲート線１１及び第２接続配線１３ｄは、ゲート絶縁膜１２ａに形成されたコンタクトホール１２ｂを介して互いに接続されているので、基板端部において配線接続構造を具体的に構成することができる。さらに、層間絶縁膜形成工程において、ソース電極１３ａ、ドレイン電極１３ｂ、ソース線１３ｃ及び第２接続配線１３ｄ上に酸化物半導体膜１４及び第２の無機絶縁膜１５を順に成膜した後に、第４のフォトマスクを用いて形成した第４のレジストパターンから露出する第２の無機絶縁膜１５をパターニングして、層間絶縁膜１５ａを形成する。最後に、画素電極形成工程において、層間絶縁膜１５ａから露出する酸化物半導体膜１４を低抵抗化して、画素電極１４ｂを形成する。これにより、第１、第２、第３及び第４の４枚のフォトマスクを用いて、ＴＦＴ基板５０ａａを製造することができるので、基板端部において配線接続構造を備えたＴＦＴ基板を可及的に低コストで製造することができる。また、製造されたＴＦＴ基板５０ａａでは、酸化物半導体膜１４のＴＦＴ５ａを構成する部分（半導体層１４ａ）が、層間絶縁膜１５ａにより覆われているので、また、それにより、低抵抗化のために供給される還元性プラズマＰなどからダメージを受け難いので、ＴＦＴ５ａの特性を良好にすることができる。したがって、酸化物半導体を用いた良好な特性のＴＦＴ、及び基板端部において配線接続構造を備えたＴＦＴ基板を可及的に低コストで製造することができる。
また、本実施形態では、層間絶縁膜１５ａから露出する酸化物半導体膜１４にプラズマ処理を行うことにより、酸化物半導体膜１４の一部を低抵抗化して、画素電極１４ｂを形成する方法を例示したが、本発明は、図５に示すＴＦＴ基板５０ａｂのように、層間絶縁膜１５ａから露出する酸化物半導体膜１４に水素イオンなどの不純物Ｈを注入することにより、酸化物半導体膜１４の一部を低抵抗化して、画素電極１４ｃを形成してもよく、また、図６に示すＴＦＴ基板５０ａｃのように、層間絶縁膜１５ａから露出する酸化物半導体膜１４をウエットエッチングにより薄肉化することにより、酸化物半導体膜１４の一部を低抵抗化して、画素電極１４ｄを形成してもよい。
《発明の実施形態２》
図７は、本実施形態のＴＦＴ基板５０ｂの製造工程を説明するための表示領域の断面図であり、図８は、ＴＦＴ基板５０ｂの製造工程を説明するための非表示領域の断面図である。なお、以下の各実施形態において、図１〜図６と同じ部分については同じ符号を付して、その詳細な説明を省略する。
上記実施形態１では、半導体層１４ａの下層にソース電極１３ａ及びドレイン電極１３が配置されたＴＦＴ５ａを例示したが、本実施形態では、半導体層２３ａａの上層にソース電極２４ａ及びドレイン電極２４ｂが配置されたＴＦＴ５ｂを例示する。
ＴＦＴ基板５０ｂは、図７（ｆ）に示すように、ガラス基板２０と、ガラス基板２０上に互いに平行に延びるように設けられた複数のゲート線（不図示）と、各ゲート線と直交する方向に互いに平行に延びるように設けられた複数のソース線２４ｃ（図８（ｄ）及び図８（ｅ）参照）と、各ゲート線及び各ソース線２４ｃの交差部毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴ５ｂと、各ＴＦＴ５ｂを覆うように設けられた層間絶縁膜２５ａと、層間絶縁膜２５ａにマトリクス状に形成された複数の開口部にそれぞれ設けられ、各ＴＦＴ５ｂにそれぞれ接続された複数の画素電極２３ａｂとを備えている。ここで、ソース線２４ｃは、非表示領域まで延設され、基板端部において配線接続構造を構成するためにゲート絶縁膜２２ａに形成されたコンタクトホール２３ｂを介して第１接続配線２１ｂに接続されている（図８（ｄ）及び図８（ｅ）参照）。
ＴＦＴ５ｂは、図７（ｆ）に示すように、ガラス基板２０上に設けられたゲート電極２１ａと、ゲート電極２１ａを覆うように設けられたゲート絶縁膜２２ａと、ゲート絶縁膜２２ａ上にゲート電極２１ａに重なるように設けられた半導体層２３ａａと、半導体層２３ａａ上にゲート電極２１ａに重なると共に互いに離間するように設けられたソース電極２４ａ及びドレイン電極２４ｂとを備えている。ここで、ゲート電極２１ａは、上記ゲート線の側方に突出した部分であり、ソース電極２４ａは、ソース線２４ｃの側方への突出した部分であると共に、半導体層２３ａａのソース領域に接続されている。また、ドレイン電極２４ｂは、半導体層２３ａａのドレイン領域及び画素電極２３ａｂにそれぞれ接続されている。
半導体層２３ａａ及び画素電極２３ａｂは、例えば、ＩＧＺＯ系、ＩＳｉＺＯ系、ＩＡｌＺＯ系などの透明な酸化物半導体膜により形成されている。ここで、画素電極２３ａｂは、図７（ｅ）及び図７（ｆ）に示すように、酸化物半導体膜２３（酸化物半導体層２３ａ）の層間絶縁膜２５ａから露出した部分であり、半導体層２３ａａよりも電気抵抗が低くなるように構成されている。
上記構成のＴＦＴ基板５０ｂは、例えば、それに対向して配置されるＣＦ基板と、それらの両基板の間に封入される液晶層と共に、液晶表示パネルを構成するものである。
次に、本実施形態のＴＦＴ基板５０ｂの製造方法について、図７及び図８を用いて説明する。なお、本実施形態の製造方法は、ゲート層形成工程、ゲート絶縁膜形成工程、ソース層形成工程、層間絶縁膜形成工程及び画素電極形成工程を備える。
＜ゲート層形成工程＞
まず、例えば、厚さ０．７ｍｍのガラス基板２０の基板全体に、スパッタリング法により、アルミニウム膜、銅膜、チタン膜などの第１の金属導電膜（不図示）を厚さ３０００Å程度で成膜する。
続いて、上記第１の金属導電膜が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第１のフォトマスク（不図示）を用いてパターニングすることにより、第１のレジストパターン（不図示）を形成する。
さらに、上記第１のレジストパターンから露出する第１の金属導電膜をウエットエッチングにより除去した後に、その第１のレジストパターンを剥離させることにより、図７（ａ）及び図８（ａ）に示すように、ゲート線、ゲート電極２１ａ及び第１接続配線２１ｂを形成する。
＜ゲート絶縁膜形成工程＞
まず、上記ゲート層形成工程でゲート線、ゲート電極２１ａ及び第１接続配線２１ｂが形成された基板全体に、プラズマＣＶＤ法により、窒化シリコン膜や酸化シリコン膜などの第１の無機絶縁膜２２を厚さ４０００Å程度で成膜する（図７（ｂ）及び図８（ｂ）参照）。
続いて、第１の無機絶縁膜２２が成膜された基板全体に、図７（ｂ）及び図８（ｂ）に示すように、スパッタリング法により、ＩＧＺＯ系、ＩＳｉＺＯ系、ＩＡｌＺＯ系などの酸化物半導体膜２３を厚さ１０００Å程度で成膜する。
そして、酸化物半導体膜２３が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜Ｒ（図７（ｂ）及び図８（ｂ）参照）を塗布した後に、その感光性樹脂膜Ｒを第２のフォトマスクを用いてハーフトーンで露光することにより、凹部Ｄを有する第２のレジストパターンＲａ（図７（ｂ）及び図８（ｂ）参照）を形成する。
さらに、第２のレジストパターンＲａから露出する第１の無機絶縁膜２２及び酸化物半導体膜２３の積層膜をドライエッチングにより除去することにより、図８（ｃ）に示すように、コンタクトホール２３ｂを有するゲート絶縁膜２２ａを形成する。
引き続いて、第２のレジストパターンＲａをアッシングで薄肉化することにより、第２のレジストパターンＲａの凹部Ｄの底部Ｂが除去された第２の変成レジストパターンＲｂ（図７（ｂ）参照）を形成する。
さらに、第２の変成レジストパターンＲｂから露出する酸化物半導体膜２３をウエットエッチングにより除去した後に、その第２の変成レジストパターンＲｂを剥離させることにより、図７（ｃ）に示すように、酸化物半導体層２３ａを形成する。
＜ソース層形成工程＞
まず、上記ゲート絶縁膜形成工程でゲート絶縁膜２２ａ及び酸化物半導体層２３ａが形成された基板全体に、スパッタリング法により、アルミニウム膜、銅膜、チタン膜などの第２の金属導電膜２４（図７（ｄ）参照）を厚さ３０００Å程度で成膜する。
続いて、第２の金属導電膜２４が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第３のフォトマスク（不図示）を用いてパターニングすることにより、第３のレジストパターン（不図示）を形成する。
さらに、上記第３のレジストパターンから露出する第２の金属導電膜２４をウエットエッチングにより除去することにより、図７（ｄ）及び図８（ｄ）に示すように、ソース電極２４ａ、ドレイン電極２４ｂ及びソース線２４ｃを形成する。
＜層間絶縁膜形成工程＞
まず、上記ソース層形成工程でソース電極２４ａ、ドレイン電極２４ｂ及びソース線２４ｃが形成された基板全体に、スパッタリング法又はプラズマＣＶＤ法により、窒化シリコン膜や酸化シリコン膜などの第２の無機絶縁膜２５（図７（ｅ）参照）を厚さ３０００Å程度で成膜する。
そして、第２の無機絶縁膜２５が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第４のフォトマスク（不図示）を用いてパターニングすることにより、第４のレジストパターン（不図示）を形成する。
さらに、上記第４のレジストパターンから露出する第２の無機絶縁膜２５をドライエッチングにより除去することにより、図７（ｅ）及び図８（ｅ）に示すように、層間絶縁膜２５ａを形成する。
＜画素電極形成工程＞
上記層間絶縁膜形成工程で形成された層間絶縁膜２５ａから露出する酸化物半導体層２３ａ（図７（ｅ）参照）を、図７（ｆ）に示すように、還元性プラズマＰで処理することにより、層間絶縁膜２５ａから露出する酸化物半導体層２３ａを低抵抗化して、画素電極２３ａｂを形成すると共に、層間絶縁膜２５ａの下層に半導体層２３ａａを形成する。
以上のようにして、本実施形態のＴＦＴ基板５０ｂを製造することができる。
以上説明したように、本実施形態のＴＦＴ基板５０ｂの製造方法によれば、まず、ゲート層形成工程において、ガラス基板２０に第１の金属導電膜を形成した後に、第１のフォトマスクを用いて形成した第１のレジストパターンから露出する第１の金属導電膜をパターニングして、ゲート線、ゲート電極２１ａ及び第１接続配線（第１の配線）２１ｂを形成する。続いて、ゲート絶縁膜形成工程において、ゲート線、ゲート電極２１ａ及び第１接続配線２１ｂ上に、第１の無機絶縁膜２２及び酸化物半導体膜２３を順に成膜した後に、第２のフォトマスクを用いて形成した第２のレジストパターンＲａから露出する第１の無機絶縁膜２２及び酸化物半導体膜２３の積層膜をパターニングして、基板端部において配線接続構造を構成するためのコンタクトホール２３ｂを有するゲート絶縁膜２２ａを形成する。そして、ソース層形成工程において、酸化物半導体層２３ａ上に第２の金属導電膜２４を成膜した後に、第３のフォトマスクを用いて形成した第３のレジストパターンから露出する第２の金属導電膜２４をパターニングして、ソース電極２４ａ、ドレイン電極２４ｂ及びソース線（第２の配線）２４ｃを形成する。ここで、第１接続配線２１ｂ及びソース線２４ｃは、ゲート絶縁膜２２ａ（第１の無機絶縁膜２２及び酸化物半導体膜２３の積層膜）に形成されたコンタクトホール２３ｂを介して互いに接続されているので、基板端部において配線接続構造を具体的に構成することができる。さらに、層間絶縁膜形成工程において、ソース電極２４ａ、ドレイン電極２４ｂ及びソース線２４ｃ上に第２の無機絶縁膜２５を成膜した後に、第４のフォトマスクを用いて形成した第４のレジストパターンから露出する第２の無機絶縁膜２５をパターニングして、層間絶縁膜２５ａを形成する。最後に、画素電極形成工程において、層間絶縁膜２５ａから露出する酸化物半導体層２３ａを低抵抗化して、画素電極２３ａｂを形成する。これにより、第１、第２、第３及び第４の４枚のフォトマスクを用いて、ＴＦＴ基板５０ｂを製造することができるので、基板端部において配線接続構造を備えたＴＦＴ基板を可及的に低コストで製造することができる。また、製造されたＴＦＴ基板５０ｂでは、酸化物半導体膜のＴＦＴ５ｂを構成する部分（半導体層２３ａａ）が、層間絶縁膜２５ａにより覆われているので、また、それにより、低抵抗化のために供給されるプラズマＰなどからダメージを受け難いので、ＴＦＴ５ｂの特性を良好にすることができる。したがって、酸化物半導体を用いた良好な特性のＴＦＴ、及び基板端部において配線接続構造を備えたＴＦＴ基板を可及的に低コストで製造することができる。
また、本実施形態のＴＦＴ基板５０ｂの製造方法によれば、ゲート電極２１ａがドレイン電極２４ｂと画素電極２３ａｂとの境界に達するように幅広に形成されるので、ゲート電極２１ａが高電圧に保持されたときに、ドレイン電極２４ｂの下層の半導体層２３ａａが低抵抗化され、半導体層２３ａａ上にソース電極２４ａ及びドレイン電極２４ｂが形成される構成であっても、ドレイン電極２４ｂ及び画素電極２３ａｂを互いに確実に接続することができる。
《発明の実施形態３》
図９は、本実施形態のＴＦＴ基板５０ｃの製造工程を説明するための表示領域の断面図であり、図１０は、ＴＦＴ基板５０ｃの製造工程を説明するための非表示領域の断面図である。
上記実施形態２のＴＦＴ基板５０ｂの製造方法では、ハーフトーンの露光により形成したレジストパターンを用いて、非表示領域の酸化物半導体膜２３を除去していたが、本実施形態のＴＦＴ基板５０ｃの製造方法では、非表示領域の酸化物半導体膜３３を除去していない。
ＴＦＴ基板５０ｃは、図９（ｅ）に示すように、ガラス基板３０と、ガラス基板３０上に互いに平行に延びるように設けられた複数のゲート線（不図示）と、各ゲート線と直交する方向に互いに平行に延びるように設けられた複数のソース線３４ｃ（図１０（ｄ）及び図１０（ｅ）参照）と、各ゲート線及び各ソース線３４ｃの交差部毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴ５ｃと、各ＴＦＴ５ｃを覆うように設けられた層間絶縁膜３５ａと、層間絶縁膜３５ａにマトリクス状に形成された複数の開口部にそれぞれ設けられ、各ＴＦＴ５ｃにそれぞれ接続された複数の画素電極３３ａｂとを備えている。ここで、ソース線３４ｃは、非表示領域まで延設され、基板端部において配線接続構造を構成するためにゲート絶縁膜３２ａ及び酸化物半導体層３３ａの積層膜に形成されたコンタクトホール３３ｂを介して第１接続配線３１ｂに接続されている（図１０（ｄ）及び図１０（ｅ）参照）。
ＴＦＴ５ｃは、図９（ｅ）に示すように、ガラス基板３０上に設けられたゲート電極３１ａと、ゲート電極３１ａを覆うように設けられたゲート絶縁膜３２ａと、ゲート絶縁膜３２ａ上にゲート電極３１ａに重なるように設けられた半導体層３３ａａと、半導体層３３ａａ上にゲート電極３１ａに重なると共に互いに離間するように設けられたソース電極３４ａ及びドレイン電極３４ｂとを備えている。ここで、ゲート電極３１ａは、上記ゲート線の側方に突出した部分であり、ソース電極３４ａは、ソース線３４ｃの側方への突出した部分であると共に、半導体層３３ａａのソース領域に接続されている。また、ドレイン電極３４ｂは、半導体層３３ａａのドレイン領域及び画素電極３３ａｂにそれぞれ接続されている。
半導体層３３ａａ及び画素電極３３ａｂは、例えば、ＩＧＺＯ系、ＩＳｉＺＯ系、ＩＡｌＺＯ系などの透明な酸化物半導体膜により形成されている。ここで、画素電極３３ａｂは、図９（ｄ）及び図９（ｅ）に示すように、酸化物半導体膜３３（酸化物半導体層３３ａ）の層間絶縁膜３５ａから露出した部分であり、半導体層３３ａａよりも電気抵抗が低くなるように構成されている。
上記構成のＴＦＴ基板５０ｃは、例えば、それに対向して配置されるＣＦ基板と、それらの両基板の間に封入される液晶層と共に、液晶表示パネルを構成するものである。
次に、本実施形態のＴＦＴ基板５０ｃの製造方法について、図９及び図１０を用いて説明する。なお、本実施形態の製造方法は、ゲート層形成工程、ゲート絶縁膜形成工程、ソース層形成工程、層間絶縁膜形成工程及び画素電極形成工程を備える。
＜ゲート層形成工程＞
まず、例えば、厚さ０．７ｍｍのガラス基板３０の基板全体に、スパッタリング法により、アルミニウム膜、銅膜、チタン膜などの第１の金属導電膜（不図示）を厚さ３０００Å程度で成膜する。
続いて、上記第１の金属導電膜が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第１のフォトマスク（不図示）を用いてパターニングすることにより、第１のレジストパターン（不図示）を形成する。
さらに、上記第１のレジストパターンから露出する第１の金属導電膜をウエットエッチングにより除去した後に、その第１のレジストパターンを剥離させることにより、図９（ａ）及び図１０（ａ）に示すように、ゲート線、ゲート電極３１ａ及び第１接続配線３１ｂを形成する。
＜ゲート絶縁膜形成工程＞
まず、上記ゲート層形成工程でゲート線、ゲート電極３１ａ及び第１接続配線３１ｂが形成された基板全体に、プラズマＣＶＤ法により、窒化シリコン膜や酸化シリコン膜などの第１の無機絶縁膜３２を厚さ４０００Å程度で成膜する（図９（ｂ）及び図１０（ｂ）参照）。
続いて、第１の無機絶縁膜３２が成膜された基板全体に、図９（ｂ）及び図１０（ｂ）に示すように、スパッタリング法により、ＩＧＺＯ系、ＩＳｉＺＯ系、ＩＡｌＺＯ系などの酸化物半導体膜３３を厚さ１０００Å程度で成膜する。
そして、酸化物半導体膜３３が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第２のフォトマスク（不図示）を用いてパターニングすることにより、第２のレジストパターン（不図示）を形成する。
さらに、上記第２のレジストパターンから露出する第１の無機絶縁膜３２及び酸化物半導体膜３３の積層膜をドライエッチングにより除去した後に、その第２のレジストパターンを剥離させることにより、図１０（ｃ）に示すように、コンタクトホール３３ｂを有するゲート絶縁膜３２ａ（及び酸化物半導体層３３ａ）を形成する。
＜ソース層形成工程＞
まず、上記ゲート絶縁膜形成工程でゲート絶縁膜３２ａ及び酸化物半導体層３３ａが形成された基板全体に、スパッタリング法により、アルミニウム膜、銅膜、チタン膜などの第２の金属導電膜３４（図９（ｃ）参照）を厚さ３０００Å程度で成膜する。
続いて、第２の金属導電膜３４が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第３のフォトマスク（不図示）を用いてパターニングすることにより、第３のレジストパターン（不図示）を形成する。
さらに、上記第３のレジストパターンから露出する第２の金属導電膜３４をウエットエッチングにより除去することにより、図９（ｃ）及び図１０（ｄ）に示すように、ソース電極３４ａ、ドレイン電極３４ｂ及びソース線３４ｃを形成する。
＜層間絶縁膜形成工程＞
まず、上記ソース層形成工程でソース電極３４ａ、ドレイン電極３４ｂ及びソース線３４ｃが形成された基板全体に、スパッタリング法又はプラズマＣＶＤ法により、窒化シリコン膜や酸化シリコン膜などの第２の無機絶縁膜３５（図９（ｄ）参照）を厚さ３０００Å程度で成膜する。
そして、第２の無機絶縁膜３５が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第４のフォトマスク（不図示）を用いてパターニングすることにより、第４のレジストパターン（不図示）を形成する。
さらに、上記第４のレジストパターンから露出する第２の無機絶縁膜３５をドライエッチングにより除去することにより、図９（ｄ）及び図１０（ｅ）に示すように、層間絶縁膜３５ａを形成する。
＜画素電極形成工程＞
上記層間絶縁膜形成工程で形成された層間絶縁膜３５ａから露出する酸化物半導体層３３ａ（図９（ｄ）参照）を、図９（ｅ）に示すように、還元性プラズマＰで処理することにより、層間絶縁膜３５ａから露出する酸化物半導体層３３ａを低抵抗化して、画素電極３３ａｂを形成すると共に、層間絶縁膜３５ａの下層に半導体層３３ａａを形成する。
以上のようにして、本実施形態のＴＦＴ基板５０ｃを製造することができる。
以上説明したように、本実施形態のＴＦＴ基板５０ｃの製造方法によれば、まず、ゲート層形成工程において、ガラス基板３０に第１の金属導電膜を形成した後に、第１のフォトマスクを用いて形成した第１のレジストパターンから露出する第１の金属導電膜をパターニングして、ゲート線、ゲート電極３１ａ及び第１接続配線（第１の配線）３１ｂを形成する。続いて、ゲート絶縁膜形成工程において、ゲート線、ゲート電極３１ａ及び第１接続配線３１ｂ上に、第１の無機絶縁膜３２及び酸化物半導体膜３３を順に成膜した後に、第２のフォトマスクを用いて形成した第２のレジストパターンから露出する第１の無機絶縁膜３２及び酸化物半導体膜３３の積層膜をパターニングして、基板端部において配線接続構造を構成するためのコンタクトホール３３ｂを有するゲート絶縁膜３２ａを形成する。そして、ソース層形成工程において、酸化物半導体層３３ａ上に第２の金属導電膜３４を成膜した後に、第３のフォトマスクを用いて形成した第３のレジストパターンから露出する第２の金属導電膜３４をパターニングして、ソース電極３４ａ、ドレイン電極３４ｂ及びソース線（第２の配線）３４ｃを形成する。ここで、第１接続配線３１ｂ及びソース線３４ｃは、ゲート絶縁膜３２ａ（第１の無機絶縁膜３２及び酸化物半導体膜３３の積層膜）に形成されたコンタクトホール３３ｂを介して互いに接続されているので、基板端部において配線接続構造を具体的に構成することができる。さらに、層間絶縁膜形成工程において、ソース電極３４ａ、ドレイン電極３４ｂ及びソース線３４ｃ上に第２の無機絶縁膜３５を成膜した後に、第４のフォトマスクを用いて形成した第４のレジストパターンから露出する第２の無機絶縁膜３５をパターニングして、層間絶縁膜３５ａを形成する。最後に、画素電極形成工程において、層間絶縁膜３５ａから露出する酸化物半導体層３３ａを低抵抗化して、画素電極３３ａｂを形成する。これにより、第１、第２、第３及び第４の４枚のフォトマスクを用いて、ＴＦＴ基板５０ｃを製造することができるので、基板端部において配線接続構造を備えたＴＦＴ基板を可及的に低コストで製造することができる。また、製造されたＴＦＴ基板５０ｃでは、酸化物半導体膜のＴＦＴ５ｃを構成する部分（半導体層３３ａａ）が、層間絶縁膜３５ａにより覆われているので、また、それにより、低抵抗化のために供給されるプラズマＰなどからダメージを受け難いので、ＴＦＴ５ｃの特性を良好にすることができる。したがって、酸化物半導体を用いた良好な特性のＴＦＴ、及び基板端部において配線接続構造を備えたＴＦＴ基板を可及的に低コストで製造することができる。
また、本実施形態のＴＦＴ基板５０ｃの製造方法によれば、上記実施形態２のように、ハーフトーン露光用のフォトマスクを準備する必要がないので、上記実施形態２の製造方法よりも、容易に且つ低コストでＴＦＴ基板を製造することができる。
《発明の実施形態４》
図１１は、本実施形態のＴＦＴ基板５０ｄの製造工程を説明するための表示領域の断面図であり、図１２は、ＴＦＴ基板５０ｄの製造工程を説明するための非表示領域の断面図である。
上記各実施形態では、４枚のフォトマスクを用いてＴＦＴ基板を製造する方法を例示したが、本実施形態では、３枚のフォトマスクを用いてＴＦＴ基板を製造する方法を例示する。
ＴＦＴ基板５０ｄは、図１１（ｆ）に示すように、ガラス基板４０と、ガラス基板４０上に互いに平行に延びるように設けられた複数のゲート線（不図示）と、各ゲート線と直交する方向に互いに平行に延びるように設けられた複数のソース線（不図示）と、各ゲート線及び各ソース線の交差部毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴ５ｄと、各ＴＦＴ５ｄを覆うように設けられた層間絶縁膜４５ａと、層間絶縁膜４５ａにマトリクス状に形成された複数の開口部にそれぞれ設けられ、各ＴＦＴ５ｄにそれぞれ接続された複数の画素電極４４ｂとを備えている。ここで、ＴＦＴ基板５０ｄの非表示領域では、上記ゲート線に沿って延びる第１接続配線４１ｂ、及び上記ソース線に沿って延びる第２接続配線４３ｄが、基板端部において配線接続構造を構成するためにゲート絶縁膜４２ａ（第１の無機絶縁膜４２及び第２の金属導電膜４３の積層膜）に形成されたコンタクトホール４３ｃの内部の導電部４４ｃを介して互いに接続されている（図１２（ｆ）参照）。
ＴＦＴ５ｄは、図１１（ｆ）に示すように、ガラス基板４０上に設けられたゲート電極４１ａと、ゲート電極４１ａを覆うように設けられたゲート絶縁膜４２ａと、ゲート絶縁膜４２ａ上にゲート電極４１ａに重なると共に互いに離間するように設けられたソース電極４３ａ及びドレイン電極４３ｂと、ゲート絶縁膜４２ａ上にゲート電極４１ａにソース電極４３ａ及びドレイン電極４３ｂを介して重なるように設けられた半導体層４４ａとを備えている。ここで、ゲート電極４１ａは、上記ゲート線の側方に突出した部分であり、ソース電極４３ａは、上記ソース線の側方への突出した部分であると共に、半導体層４４ａのソース領域に接続されている。また、ドレイン電極４３ｂは、半導体層４４ａのドレイン領域及び画素電極４４ｂにそれぞれ接続されている。
半導体層４４ａ及び画素電極４４ｂは、例えば、ＩＧＺＯ系、ＩＳｉＺＯ系、ＩＡｌＺＯ系などの透明な酸化物半導体膜により形成されている。ここで、画素電極４４ｂは、図１１（ｅ）及び図１１（ｆ）に示すように、酸化物半導体膜４４の層間絶縁膜４５ａから露出した部分であり、半導体層４４ａよりも電気抵抗が低くなるように構成されている。
上記構成のＴＦＴ基板５０ｄは、例えば、それに対向して配置されるＣＦ基板と、それらの両基板の間に封入される液晶層と共に、液晶表示パネルを構成するものである。
次に、本実施形態のＴＦＴ基板５０ｄの製造方法について、図１１及び図１２を用いて説明する。なお、本実施形態の製造方法は、ゲート層形成工程、ゲート絶縁膜形成工程、ソース層形成工程、層間絶縁膜形成工程及び画素電極形成工程を備える。
＜ゲート層形成工程＞
まず、例えば、厚さ０．７ｍｍのガラス基板４０の基板全体に、スパッタリング法により、アルミニウム膜、銅膜、チタン膜などの第１の金属導電膜（不図示）を厚さ３０００Å程度で成膜する。
続いて、上記第１の金属導電膜が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第１のフォトマスク（不図示）を用いてパターニングすることにより、第１のレジストパターン（不図示）を形成する。
さらに、上記第１のレジストパターンから露出する第１の金属導電膜をウエットエッチングにより除去した後に、その第１のレジストパターンを剥離させることにより、図１１（ａ）及び図１２（ａ）に示すように、ゲート線、ゲート電極４１ａ及び第１接続配線４１ｂを形成する。
＜ゲート絶縁膜形成工程＞
まず、上記ゲート層形成工程でゲート線、ゲート電極４１ａ及び第１接続配線４１ｂが形成された基板全体に、プラズマＣＶＤ法により、窒化シリコン膜や酸化シリコン膜などの第１の無機絶縁膜４２（図１１（ｂ）及び図１２（ｂ）参照）を厚さ４０００Å程度で成膜する。
続いて、第１の無機絶縁膜４２が成膜された基板全体に、図１１（ｂ）及び図１２（ｂ）に示すように、スパッタリング法により、アルミニウム膜、銅膜、チタン膜などの第２の金属導電膜４３を厚さ３０００Å程度で成膜する。
そして、第２の金属絶縁膜４３が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜Ｒ（図１１（ｂ）及び図１２（ｂ）参照）を塗布した後に、その感光性樹脂膜Ｒを第２のフォトマスクを用いてハーフトーンで露光することにより、凹部Ｄを有する第２のレジストパターンＲａ（図１１（ｂ）及び図１２（ｂ）参照）を形成する。
さらに、第２のレジストパターンＲａから露出する第１の無機絶縁膜４２及び第２の金属絶縁膜４３の積層膜をドライエッチングにより除去することにより、コンタクトホール４３ｃを有するゲート絶縁膜４２ａ（図１２（ｃ）参照）を形成する。
＜ソース層形成工程＞
まず、ゲート絶縁膜形成工程で用いた第２のレジストパターンＲａをアッシングで薄肉化することにより、第２のレジストパターンＲａの凹部Ｄの底部Ｂが除去された第２の変成レジストパターンＲｂ（図１１（ｂ）及び図１２（ｂ）参照）を形成する。
続いて、第２の変成レジストパターンＲｂから露出する第２の金蔵導電膜４３をウエットエッチングにより除去した後に、その第２の変成レジストパターンＲｂを剥離させることにより、図１１（ｃ）及び図１２（ｃ）に示すように、ソース電極４３ａ、ドレイン電極４３ｂ、ソース線及び第２接続配線４３ｄを形成する。
＜層間絶縁膜形成工程＞
まず、上記ソース層形成工程でソース電極４３ａ、ドレイン電極４３ｂ、ソース線及び第２接続配線４３ｄが形成された基板全体に、スパッタリング法により、ＩＧＺＯ系、ＩＳｉＺＯ系、ＩＡｌＺＯ系などの酸化物半導体膜４４を厚さ１０００Å程度で成膜する（図１１（ｄ）及び図１２（ｄ）参照）。
続いて、酸化物半導体膜４４が成膜された基板全体に、スパッタリング法又はプラズマＣＶＤ法により、図１１（ｄ）及び図１２（ｄ）に示すように、窒化シリコン膜や酸化シリコン膜などの第２の無機絶縁膜４５を厚さ３０００Å程度で成膜する。
そして、第２の無機絶縁膜４５が成膜された基板全体に、スピンコーティング法により、感光性樹脂膜（不図示）を塗布した後に、その感光性樹脂膜を第３のフォトマスク（不図示）を用いてパターニングすることにより、第３のレジストパターン（不図示）を形成する。
さらに、上記第３のレジストパターンから露出する第２の無機絶縁膜４５をドライエッチングにより除去することにより、図１１（ｅ）及び図１２（ｅ）に示すように、層間絶縁膜４５ａを形成する。
＜画素電極形成工程＞
上記層間絶縁膜形成工程で形成された層間絶縁膜４５ａから露出する酸化物半導体膜４４（図１１（ｅ）及び図１２（ｅ）参照）を、図１１（ｆ）及び図１２（ｆ）に示すように、還元性プラズマＰで処理することにより、層間絶縁膜４５ａから露出する酸化物半導体膜４４を低抵抗化して、画素電極４４ｂ及び導電層４４ｃを形成すると共に、層間絶縁膜４５ａの下層に半導体層４４ａを形成する。
以上のようにして、本実施形態のＴＦＴ基板５０ｄを製造することができる。
以上説明したように、本実施形態のＴＦＴ基板５０ｄの製造方法によれば、まず、ゲート層形成工程において、ガラス基板４０に第１の金属導電膜を形成した後に、第１のフォトマスクを用いて形成した第１のレジストパターンから露出する第１の金属導電膜をパターニングして、ゲート線、ゲート電極４１ａ及び第１接続配線（第１の配線）４１ｂを形成する。続いて、ゲート絶縁膜形成工程において、まず、ゲート線、ゲート電極４１ａ及び第１接続配線４１ｂ上に、第１の無機絶縁膜４２、第２の金属導電膜４３及び感光性樹脂膜Ｒを順に成膜した後に、第２のフォトマスクを用いて感光性樹脂膜Ｒをハーフトーンで露光することにより、凹部を有する第２のレジストパターンＲａを形成する。続いて、その第２のレジストパターンＲａから露出する第１の無機絶縁膜４２及び第２の金属導電膜４３の積層膜をエッチングして、コンタクトホール４３ｃを有するゲート絶縁膜４２ａを形成する。そして、ソース層形成工程において、第２のレジストパターンＲａを薄肉化することにより、第２のレジストパターンＲａの凹部Ｄの底部Ｂを除去して露出させた第２の金属導電膜４３をエッチングして、ソース電極４３ａ、ドレイン電極４３ｂ、ソース線及び第２接続配線（第２の配線）４３ｄを形成する。さらに、層間絶縁膜形成工程において、ソース電極４３ａ、ドレイン電極４３ｂ、ソース線及び第２接続配線４３ｄ上に酸化物半導体膜４４及び第２の無機絶縁膜４５を順に成膜した後に、第３のフォトマスクを用いて形成した第３のレジストパターンから露出する第２の無機絶縁膜４５をパターニングして、層間絶縁膜４５ａを形成する。最後に、画素電極形成工程において、層間絶縁膜４５ａから露出する酸化物半導体膜４４を低抵抗化して、画素電極４４ｂを形成すると共に、第１接続配線４１ｂ及び第２接続配線４３ｄを導通させる。ここで、第１接続配線４１ｂ及び第２接続配線４３ｄは、ゲート絶縁膜４２ａ（第１の無機絶縁膜４２及び第２の金属導電膜４３の積層膜）に形成されたコンタクトホール４３ｃの内部の酸化物半導体膜４４を低抵抗化させた導電部４４ｃを介して互いに接続されているので、基板端部において配線接続構造を具体的に構成することができる。これにより、第１、第２及び第３の３枚のフォトマスクを用いて、ＴＦＴ基板５０ｄを製造することができるので、基板端部において配線接続構造を備えたＴＦＴ基板を可及的に低コストで製造することができる。また、製造されたＴＦＴ基板５０ｄでは、酸化物半導体膜のＴＦＴ５ｄを構成する部分（半導体層４４ａ）が、層間絶縁膜４５ａにより覆われているので、また、それにより、低抵抗化のために供給されるプラズマＰなどからダメージを受け難いので、ＴＦＴ５ｄの特性を良好にすることができる。したがって、酸化物半導体を用いた良好な特性のＴＦＴ、及び基板端部において配線接続構造を備えたＴＦＴ基板を可及的に低コストで製造することができる。
なお、上記実施形態２〜４では、酸化物半導体膜にプラズマ処理を行うことにより、酸化物半導体膜の一部を低抵抗化して、画素電極を形成する方法を例示したが、上記実施形態１で示したように、酸化物半導体膜に水素イオンなどの不純物を注入したり、酸化物半導体膜をウエットエッチングにより薄肉化したりすることにより、酸化物半導体膜の一部を低抵抗化して、画素電極を形成してもよい。
また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたＴＦＴ基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶＴＦＴ基板にも適用することができる。
以上説明したように、本発明は、ＴＦＴ基板を低コストで製造することができるので、アクティブマトリクス駆動方式の液晶表示パネルや有機ＥＬ表示パネルなどの表示パネルについて有用である。
Ｂ 底部
Ｄ 凹部
Ｈ 不純物
Ｐ プラズマ
Ｒ 感光性樹脂膜
Ｒａ 第２のレジストパターン
１０，２０，３０，４０ ガラス基板
１１ａ，２１ａ，３１ａ，４１ａ ゲート電極
１１ ゲート線（第１の配線）
１２，２２，３２，４２ 第１の無機絶縁膜
１２ａ，２２ａ，３２ａ，４２ａ ゲート絶縁膜
１２ｂ，２３ｂ，３３ｂ，４３ｃ コンタクトホール
１３，２４，３４，４３ 第２の金属導電膜
１３ａ，２４ａ，３４ａ，４３ａ ソース電極
１３ｂ，２４ｂ，３４ｂ，４３ｂ ドレイン電極
１３ｃ，２４ｃ，３４ｃ ソース線（第２の配線）
１３ｄ，４３ｄ 第２接続配線（第２の配線）
１４，２３，３３，４４ 酸化物半導体膜
１４ｂ，２３ａｂ，３３ａｂ，４４ｂ 画素電極
１５，２５，３５，４５ 第２の無機１絶縁膜
１５ａ，２５ａ，３５ａ，４５ａ 層間絶縁膜
２１ｂ，３１ｂ，４１ｂ 第１接続配線（第１の配線）
２４ｃ，３４ｃ ソース線（第２の配線）
５０ａａ，５０ａｂ，５０ａｃ，５０ｂ，５０ｃ，５０ｄ ＴＦＴ基板

Claims (11)

  1. 基板にゲート電極及び第１の配線を形成するゲート層形成工程と、
    上記ゲート電極及び第１の配線を覆うように第１の絶縁膜を成膜した後に、該第１の絶縁膜を上記第１の配線に重なる位置にコンタクトホールが形成されるようにパターニングして、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    上記ゲート絶縁膜を覆うように導電膜を成膜した後に、該導電膜をパターニングして、上記ゲート電極に重なると共に互いに離間するようにそれぞれ設けられたソース電極及びドレイン電極と、上記第１の配線に交差するように設けられ、上記コンタクトホールを介して上記第１の配線に接続された第２の配線とを形成するソース層形成工程と、
    上記ソース電極、ドレイン電極及び第２の配線を覆うように、酸化物半導体膜及び第２の絶縁膜を順に成膜した後に、該第２の絶縁膜をパターニングして、層間絶縁膜を形成する層間絶縁膜形成工程と、
    上記層間絶縁膜から露出する酸化物半導体膜を低抵抗化して、画素電極を形成する画素電極形成工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
  2. 基板にゲート電極及び第１の配線を形成するゲート層形成工程と、
    上記ゲート電極及び第１の配線を覆うように第１の絶縁膜及び酸化物半導体膜を順に成膜した後に、上記第１の絶縁膜及び酸化物半導体膜の積層膜を上記第１の配線に重なる位置にコンタクトホールが形成されるようにパターニングして、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    上記酸化物半導体膜を覆うように導電膜を成膜した後に、該導電膜をパターニングして、上記ゲート電極に重なると共に互いに離間するようにそれぞれ設けられたソース電極及びドレイン電極と、上記第１の配線に交差するように設けられ、上記コンタクトホールを介して上記第１の配線に接続された第２の配線とを形成するソース層形成工程と、
    上記ソース電極、ドレイン電極及び第２の配線を覆うように、第２の絶縁膜を成膜した後に、該第２の絶縁膜をパターニングして、層間絶縁膜を形成する層間絶縁膜形成工程と、
    上記層間絶縁膜から露出する酸化物半導体膜を低抵抗化して、画素電極を形成する画素電極形成工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
  3. 請求項２に記載された薄膜トランジスタ基板の製造方法において、
    上記ゲート層形成工程では、上記ソース層形成工程で形成されるドレイン電極と上記画素電極形成工程で形成される画素電極との境界に達するように、上記ゲート電極を幅広に形成することを特徴とする薄膜トランジスタ基板の製造方法。
  4. 基板にゲート電極及び第１の配線を形成するゲート層形成工程と、
    上記ゲート電極及び第１の配線を覆うように第１の絶縁膜及び導電膜を順に成膜した後に、該第１の絶縁膜及び導電膜の積層膜を上記第１の配線に重なる位置にコンタクトホールが形成されるようにパターニングして、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    上記導電膜をパターニングして、上記ゲート電極に重なると共に互いに離間するようにそれぞれ設けられたソース電極及びドレイン電極と、上記第１の配線に上記コンタクトホールの位置で交差するように設けられた第２の配線とを形成するソース層形成工程と、
    上記ソース電極、ドレイン電極及び第２の配線を覆うように、酸化物半導体膜及び第２の絶縁膜を順に成膜した後に、該第２の絶縁膜をパターニングして、層間絶縁膜を形成する層間絶縁膜形成工程と、
    上記層間絶縁膜から露出する酸化物半導体膜を低抵抗化して、画素電極を形成すると共に、上記第１の配線及び第２の配線を導通させる画素電極形成工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
  5. 請求項４に記載された薄膜トランジスタ基板の製造方法において、
    上記ゲート絶縁膜形成工程は、上記導電膜上に感光性樹脂膜を成膜して、該感光性樹脂膜をハーフトーンで露光することにより、凹部が設けられたレジストパターンを形成する工程と、該レジストパターンから露出する上記第１の絶縁膜及び導電膜の積層膜をエッチングして、上記コンタクトホールを形成する工程とを備え、
    上記ソース層形成工程では、上記レジストパターンを薄肉化することにより、該レジストパターンの凹部の底部を除去して露出させた上記導電膜をエッチングしてパターニングすることを特徴とする薄膜トランジスタ基板の製造方法。
  6. 請求項１乃至５の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
    上記画素電極形成工程では、上記層間絶縁膜から露出する酸化物半導体膜をプラズマ処理することを特徴とする薄膜トランジスタ基板の製造方法。
  7. 請求項１乃至５の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
    上記画素電極形成工程では、上記層間絶縁膜から露出する酸化物半導体膜に不純物を注入することを特徴とする薄膜トランジスタ基板の製造方法。
  8. 請求項１乃至５の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
    上記画素電極形成工程では、上記層間絶縁膜から露出する酸化物半導体膜をエッチングにより薄くすることを特徴とする薄膜トランジスタ基板の製造方法。
  9. 請求項１乃至８の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
    上記第２の配線は、上記ソース電極に導通するソース線であり、
    上記第１の配線は、上記ソース線に接続するための第１接続配線であることを特徴とする薄膜トランジスタ基板の製造方法。
  10. 請求項１乃至８の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
    上記第１の配線は、上記ゲート電極に導通するゲート線であり、
    上記第２の配線は、上記ゲート線に接続するための第２接続配線であることを特徴とする薄膜トランジスタ基板の製造方法。
  11. 請求項１乃至１０の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
    上記酸化物半導体膜は、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系であることを特徴とする薄膜トランジスタ基板の製造方法。
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