JP2010123748A - 薄膜トランジスタ、その製造方法、表示装置及びその製造方法 - Google Patents

薄膜トランジスタ、その製造方法、表示装置及びその製造方法 Download PDF

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Abstract

【課題】熱処理による特性変動を抑制した酸化物半導体を用いた薄膜トランジスタ、その製造方法、表示装置及びその製造方法を提供する。
【解決手段】絶縁層と、前記絶縁層の上に設けられたゲート電極と、前記ゲート電極の上にゲート絶縁膜を介して設けられ、酸化物より形成された半導体層と、前記半導体層の上において、前記ゲート電極を挟むように離間して設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極と、前記半導体層と、の間に設けられ、前記ゲート電極の上において、前記ソース電極及び前記ドレイン電極から露出した前記半導体層の側面の少なくとも一部を覆うチャネル保護層と、を備えたことを特徴とする薄膜トランジスタが提供される。
【選択図】図１

Description

本発明は、酸化物半導体を用いた薄膜トランジスタ、その製造方法、表示装置及びその製造方法に関する。
薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）は、液晶表示装置や有機ＥＬ表示装置等に広く用いられている。
大型液晶表示装置に用いられているアモルファスシリコンＴＦＴは、移動度は１ｃｍ２／（Ｖ・ｓ）程度ではあるものの、大面積に低コストかつ均一に形成できる。しかしながら、近年さらに大型高精細化が望まれており、また大きな駆動電流を必要とするアクティブマトリクス型有機ＥＬ表示装置が開発されており、低コスト、高均一、高信頼性、高移動度の新規活性材料が望まれている。
上記開発状況において、最近ではＴＦＴのチャネル層に適用し得る材料として、酸化物半導体が注目されてきている。
例えばＺｎＯを主成分とする透明伝導性酸化物薄膜をチャネル層に用いたＴＦＴの開発が活発に行われている。上記薄膜は比較的低温で大面積に成膜でき、アモルファスシリコンに比べ高移動度が実現できる。例えば、特許文献１には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系のアモルファス酸化物を用いたＴＦＴが開示されている。上記薄膜は、低温で成膜でき、かつ可視域で透明であるため、プラスチックやフィルムの基板上にフレキシブルで透明なＴＦＴを形成することが可能であるとされている。さらには、アモルファスシリコンに対して１０倍程度の電界効果移動度が得られている。
その一方で、例えば酸化物半導体の導電率がスパッタリング成膜中の酸素濃度によって変化することが報告されている（例えば、非特許文献１参照）ように、酸化物半導体においては、含有する酸素濃度に電気的特性が非常に敏感であり、例えば熱処理によって酸素濃度が変化して、その結果、特性が劣化する。これが酸化物半導体を用いたＴＦＴの実用化を妨げる大きな要因となっている。
特開２００４−１０３９５７号公報 Applied Physics Letters, ９０, １９２１０１(２００７)
本発明は、熱処理による特性変動を抑制した酸化物半導体を用いた薄膜トランジスタ、その製造方法、表示装置及びその製造方法を提供する。
本発明の一態様によれば、絶縁層と、前記絶縁層の上に設けられたゲート電極と、前記ゲート電極の上にゲート絶縁膜を介して設けられ、酸化物より形成された半導体層と、前記半導体層の上において、前記ゲート電極を挟むように離間して設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極と、前記半導体層と、の間に設けられ、前記ゲート電極の上において、前記ソース電極及び前記ドレイン電極から露出した前記半導体層の側面の少なくとも一部を覆うチャネル保護層と、を備えたことを特徴とする薄膜トランジスタが提供される。
本発明の別の一態様によれば、基板と、前記基板の上に設けられたゲート電極と、前記ゲート電極の上にゲート絶縁膜を介して設けられ、酸化物より形成された半導体層と、前記半導体層の上において、前記ゲート電極を挟むように離間して設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極と、前記半導体層と、の間に設けられたチャネル保護層と、を有する薄膜トランジスタの製造方法であって、前記基板の上に前記ゲート電極を形成し、前記ゲート電極の上に前記ゲート絶縁膜を形成し、前記ゲート絶縁膜の上に前記半導体層を形成し、前記ゲート電極の上における前記半導体層の側面の少なくとも一部を覆うように前記チャネル保護層を形成し、前記半導体層及びチャネル保護層を１６０℃以上の温度で加熱処理し、その後、前記半導体層及び前記チャネル保護層の上に前記ソース電極及び前記ドレイン電極を形成することを特徴とする薄膜トランジスタの製造方法が提供される。
本発明の別の一態様によれば、上記の薄膜トランジスタと、前記薄膜トランジスタの前記ソース電極及び前記ドレイン電極のいずれか一方に接続され、前記酸化物より形成され、前記半導体層よりも電気抵抗が低い画素電極と、前記画素電極に与えられる電気信号によって、光学特性の変化と、発光と、の少なくともいずれかを生ずる光学素子と、を備えたことを特徴とする表示装置が提供される。
本発明の別の一態様によれば、基板と、前記基板の上に設けられたゲート電極と、前記ゲート電極の上にゲート絶縁膜を介して設けられ、酸化物より形成された半導体層と、前記半導体層の上において、前記ゲート電極を挟むように離間して設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極と、前記半導体層と、の間に設けられたチャネル保護層と、を有する薄膜トランジスタと、前記薄膜トランジスタの前記ソース電極及び前記ドレイン電極のいずれか一方に接続された画素電極と、前記画素電極に与えられる電気信号によって、光学特性の変化と、発光と、の少なくともいずれかを生ずる光学素子と、を有する表示装置の製造方法であって、前記基板の上に前記ゲート電極を形成し、前記ゲート電極の上に前記ゲート絶縁膜を形成し、前記ゲート絶縁膜の上に、前記酸化物の層を形成し、前記ゲート電極の上における前記酸化物の層の側面の少なくとも一部を覆い、前記画素電極の形成される領域の前記酸化物の層を露出するように、前記チャネル保護層を形成し、前記酸化物の層及びチャネル保護層を１６０℃以上の温度で加熱処理し、前記チャネル保護層から露出した前記酸化物の層の電気抵抗を低下させて前記画素電極を形成し、その後、前記半導体層及び前記チャネル保護層の上に前記ソース電極及び前記ドレイン電極を形成することを特徴とする表示装置の製造方法が提供される。
本発明の別の一態様によれば、基板と、前記基板の上に設けられたゲート電極と、前記ゲート電極の上にゲート絶縁膜を介して設けられ、酸化物より形成された半導体層と、前記半導体層の上において、前記ゲート電極を挟むように離間して設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極と、前記半導体層と、の間に設けられたチャネル保護層と、を有する薄膜トランジスタと、前記薄膜トランジスタの前記ソース電極及び前記ドレイン電極のいずれか一方に接続された画素電極と、前記画素電極に与えられる電気信号によって、光学特性の変化と、発光と、の少なくともいずれかを生ずる光学素子と、を有する表示装置の製造方法であって、前記基板の上に前記ゲート電極を形成し、前記ゲート電極の上に前記ゲート絶縁膜を形成し、前記ゲート絶縁膜の表面の平滑性を選択的に変化させる表面処理を行い、前記ゲート絶縁膜の上に、前記酸化物の層を形成することを特徴とする表示装置の製造方法が提供される。
本発明によれば、熱処理による特性変動を抑制した酸化物半導体を用いた薄膜トランジスタ、その製造方法、表示装置及びその製造方法が提供される。
以下、図面を参照しつつ、本発明の実施形態について説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る薄膜トランジスタの構造を例示する模式的断面図である。
すなわち、同図（ａ）は模式的平面図であり、同図（ｂ）は省略された模式的平面図であり、同図（ｃ）及び同図（ｄ）は同図（ａ）のそれぞれＡ−Ａ’線及びＢ−Ｂ’線断面図である。
図１に表したように、本発明の第１の実施形態に係る薄膜トランジスタ１１は、絶縁層１１０の主面１１１の上に設けられたゲート電極１２０と、ゲート電極１２０の上に、ゲート絶縁膜１３０を介して設けられ、酸化物より形成された半導体層１４０と、半導体層１４０の上に設けられたチャネル保護層１５０と、半導体層１４０の一部及びチャネル保護層１５０の一部を覆うように離間して設けられたソース電極１６１及びドレイン電極１６２と、を備える。
なお、同図（ａ）は、絶縁層１１０及びゲート絶縁膜１３０が省略されており、同図（ｂ）は、絶縁層１１０、ゲート絶縁膜１３０、ソース電極１６１及びドレイン電極１６２が省略されている。
同図（ｂ）に例示ししたように、半導体層１４０は、ソース電極１６１及びドレイン電極１６２とそれぞれ電気的に接続されるソースコンタクト領域１４１及びドレインコンタクト領域１４２を有する。ソースコンタクト領域１４１及びドレインコンタクト領域１４２は、ゲート電極１２０を挟むようにして、互いに離間して設けられている。
そして、チャネル保護層１５０は、ソースコンタクト領域１４１及びドレインコンタクト領域１４２を除いて、半導体層１４０の側面１４０ｓ及び上面１４０ｕを覆うように設けられている。ただし、後述するように、チャネル保護層１５０は、半導体層１４０の側面１４０ｓの少なくとも一部及び上面１４０ｕを覆うように設けても良い。
すなわち、薄膜トランジスタ１１は、絶縁層１１０と、絶縁層１１０の上に設けられたゲート電極１２０と、ゲート電極１２０の上にゲート絶縁膜１３０を介して設けられ、酸化物からなる半導体層１４０と、半導体層１４０の上において、ゲート電極１２０を挟むように離間して設けられたソース電極１６１及びドレイン電極１６２と、ソース電極１６１及びドレイン電極１６２と、半導体層１４０と、の間に設けられ、ゲート電極１２０の上において、ソース電極１６１及びドレイン電極１６２から露出した半導体層１４０の側面１４０ｓの少なくとも一部を覆うチャネル保護層１５０と、を備える。
絶縁層１１０は、例えば基板の上に設けられる。この時、基板には、例えば、透光性のガラス基板を用いることができる。ただし、これに限らず、例えば、プラスチック基板やカラーフィルタ付き基板、シリコンやステンレスのような非透光性の基板を用いることができる。また、基板が絶縁性であれば、基板自体を絶縁層１１０としても良い。以下では、絶縁層１１０が絶縁性の基板である場合として説明する。
ゲート電極１２０には、例えば、ＭｏＷ、Ｔａ、Ｗのような高融点金属を用いることができ、また、ヒロック対策を施したＡｌを主成分とするＡｌ合金を用いても良く、Ａｌと高融点金属の積層膜としても良い。ただし、本発明はこれに限らず、ゲート電極１２０には、導電性の任意の材料を用いることができる。
ゲート絶縁膜１３０には、例えば、酸化シリコン（ＳｉＯｘ）を用いることができる。ただし、本発明はこれに限らず、窒化シリコン（ＳｉＮｘ）や酸窒化シリコンなどの任意の絶縁膜を用いることができ、さらには、これらの膜の積層膜を用いても良い。
半導体層１４０には、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系等のアモルファス酸化物半導体を用いることができる。このアモルファス酸化物半導体からなる半導体層１４０は、例えば反応性スパッタリング法で形成される。なお、アモルファス酸化物半導体層においては、例えば、透過電子顕微鏡やＸ線回折で観察しても回折パターン等は観察されない。なお、半導体層１４０には、上記の他、例えばＺｎ等を含む任意の酸化物半導体を用いることができる。
なお、半導体層１４０の厚さは、電気的特性の確保のために、１０ｎｍ程度あれば良く、具体的には、半導体層１４０の厚さは、１０ｎｍ〜１００ｎｍ程度とすることができる。
チャネル保護層１５０には、半導体層１４０よりも耐酸性の強い、例えば酸化シリコンが用いられる。ただし、本発明はこれに限らず、酸素を含有する任意の絶縁材料を用いることができ、例えばアルミナや酸窒化シリコンなども用いることができる。さらには、これらの膜の積層膜を用いても良い。
ソース電極１６１及びドレイン電極１６２には、任意の導電材料を用いることができ、また、例えば、Ｔｉ／Ａｌ／ＴｉやＭｏ／Ａｌ／Ｍｏ等の任意の導電性の積層膜を用いることができる。本具体例では、ソース電極１６１及びドレイン電極１６２には、Ｍｏ膜１６６、Ａｌ膜１６７及びＭｏ膜１６８の積層膜が用いられている。
なお、上記において、ソースコンタクト領域１４１とドレインコンタクト領域１４２とを互いに入れ替えても良く、すなわち、ソース電極１６１とドレイン電極１６２とを互いに入れ替えても良い。
なお、薄膜トランジスタ１１の信頼性を維持するために、同図に例示した構造の全体を覆うように、例えば、ＳｉＮｘ等の絶縁物からなるパッシベーション膜が形成されるが、同図では省略されている。また、その上に平坦化のための有機樹脂等の絶縁層や、場合によってはカラーフィルタ等の着色された有機樹脂等の絶縁層が形成されるが、同図では省略されている。
このように、一般的に薄膜トランジスタをＴＦＴ−ＬＣＤや有機ＥＬ用のアクティブマトリクス型の表示装置等に応用する場合は、パッシベーション膜が形成され、この時、薄膜トランジスタは例えば１５０℃以上の温度で熱処理される。また、例えばＰＥ−ＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いてパッシベーション膜を形成する際は、加熱温度は２５０℃程度となる。
この時、上記のパッシベーション層の形成の際に半導体層１４０が加熱されるが、本実施形態に係る薄膜トランジスタ１１においては、半導体層１４０のソースコンタクト領域１４１及びドレインコンタクト領域１４２はそれぞれソース電極１６１及びドレイン電極１６２に覆われている。そして、半導体層１４０のこれらの電極から露出する領域においては、半導体層１４０の上面１４０ｕ及び側面１４０ｓがチャネル保護層１５０によって覆われている。このため、上記の熱処理が施された時の半導体層１４０における酸素濃度の変動を抑制し、特性が変化することがない。
このように、本実施形態に係る薄膜トランジスタ１１によれば、熱処理によって引き起こされる酸素濃度の変動を抑え、特性変動を抑制した酸化物半導体を用いた薄膜トランジスタが提供できる。
（第１の実施例）
本実施形態に係る第１の実施例に係る薄膜トランジスタ１１ａ（図示しない）は図１に例示した構造を有する。以下では、第１の実施例の薄膜トランジスタ１１ａの製造方法について説明する。
図２は、本発明の第１の実施例に係る薄膜トランジスタの製造方法を例示する工程順模式的断面図である。
図３は、図２に続く工程順模式的断面図である。
図２及び図３において、図中の左側の図は、図１（ａ）のＡ−Ａ’線断面に相当する断面図であり、右側の図は、図１（ａ）Ｃ−Ｃ’線断面に相当する断面図である。また、これらの図においては、薄膜トランジスタの部分の他に、コンタクト部に関しても合わせて例示されている。
図２（ａ）に表したように、まず、絶縁層１１０であるガラス基板１１０ｇ（基板１１０ｇ）の主面１１１の上に、Ａｌ膜１２１ｆ及びＭｏ膜１２２ｆをそれぞれ１００ｎｍ及び３０ｎｍの厚さでスパッタリングにより成膜し、所定のパターンに加工して、ゲート電極１２０を形成した。なお、パターニングにはフォトリソグラフィを用い、エッチングには燐酸・酢酸・硝酸・水からなる混酸を用いた。このとき、薄膜トランジスタのゲート電極１２０のコンタクト部１２３も同時に形成した。コンタクト部１２３も、Ａｌ膜１２１ｆ及びＭｏ膜１２２ｆの積層膜からなる。
次に、図２（ｂ）に表したように、ゲート絶縁膜１３０としてＳｉＯ２膜１３０ｆを、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料としたＰＥ−ＣＶＤ法で、厚さ２００ｎｍで堆積した。この時、成膜温度は３５０℃とした。
さらに、ゲート絶縁膜１３０の上に、半導体層１４０となるＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物からなる酸化物層１４０ｆ（酸化物の層）をリアクティブＤＣスパッタリング法により厚さ３０ｎｍで成膜した。このとき、酸素の割合はアルゴンに対して５％とした。そして酸化物層１４０ｆを２％のシュウ酸を用いてゲート電極１２０を横切る所定のパターンに加工し、半導体層１４０を形成した。
さらに、図２（ｃ）に表したように、チャネル保護層１５０となるＳｉＯ２膜１５０ｆを、厚さ２００ｎｍで、ＴＥＯＳのＰＥ−ＣＶＤ法により堆積した。この時、成膜ガスはＯ２とＴＥＯＳの混合ガスとし、成膜温度は３５０℃とした。この後に、このＳｉＯ２膜１５０ｆを、後にソースコンタクト領域１４１及びドレインコンタクト領域１４２となる領域を除いて、半導体層１４０の側面１４０ｓ及び上面１４０ｕを覆う所定のパターンに加工し、チャネル保護層１５０を形成した。
なお、この時、ＳｉＯ２膜１５０ｆの加工の際のフォトリソグラフィには、マスク露光と、ゲート電極１２０をマスクとして用いる裏面露光と、を組み合わせて用いた。また、このときのエッチングは、ＣＦ４ガスを用いたＲＩＥ（Reactive Ion Etching）により行った。
この後、空気雰囲気において３５０℃で１時間のアニールを施し、ＳｉＯ２膜１５０ｆの成膜のＰＥ−ＣＶＤプロセスによる半導体層１４０のダメージを取り除いた。
そして、図３（ａ）に表したように、ゲート電極１２０の取り出し用のコンタクト部１２３においてゲート絶縁膜１３０となるＳｉＯ２膜１３０ｆにコンタクトホール１２３ｈを形成した。すなわち、ゲート絶縁膜１３０のＳｉＯ２膜１３０ｆを、バッファードフッ酸を用い所定形状にエッチングした。
その後、図３（ｂ）に表したように、ソース電極１６１及びドレイン電極１６２となるＭｏ膜１６６、Ａｌ膜１６７及びＭｏ膜１６８（図示しない）を、それぞれ１０ｎｍ、３００ｎｍ及び５０ｎｍの厚さでスパッタリング法により成膜した積層膜１６０ｆを形成し、この積層膜１６０ｆを混酸を用いて所定のパターンに加工し、ソース電極１６１及びドレイン電極１６２を形成した。これにより、薄膜トランジスタ１１ａの形状が完成する。また、このＭｏ膜１６６、Ａｌ膜１６７及びＭｏ膜１６８の積層膜１６０ｆをコンタクトホール１２３ｈの内部に埋め込み、所定形状に加工してコンタクト部１２３が作製される。
この後、プロセス中の素子ダメージをとるために、クリーンオーブン中において２３０℃で１時間程度のアニールを行うことで、本実施例に係る薄膜トランジスタ１１ａが完成する。
図４は、本発明の第１の実施例に係る薄膜トランジスタの特性を例示するグラフ図である。
すなわち、同図は、第１の実施例に係る薄膜トランジスタ１１ａが完成した後に熱処理を行い、その熱処理条件を変えた時の特性を例示している。実線Ａ１は熱処理なしの初期特性を例示し、破線Ａ２はＡｒ雰囲気中における１６０℃の熱処理後の特性を例示し、一点鎖線Ａ３はＡｒ雰囲気中における２３０℃の熱処理後の特性を例示している。なお、同図において、横軸はゲート電圧Ｖｇを表し、縦軸はドレイン電流Ｉｄを表している。
図４に表したように、薄膜トランジスタ１１ａにおいては、熱処理なしの初期特性（実線Ａ１）、１６０℃熱処理（破線Ａ２）、及び、２３０℃熱処理（一点鎖線Ａ３）、のいずれの場合も高いオン／オフ比が得られ、また、熱処理によって特性はほとんど変化していない。これは、半導体層１４０が、チャネル保護層１５０並びにソース電極１６１及びドレイン電極１６２によって覆われることで、熱処理によって半導体層１４０に含まれる酸素濃度が変化することが抑制されたことの効果であり、これにより、安定した動作が実現できている。
（第１の比較例）
図５は、第１の比較例の薄膜トランジスタの構造を例示する模式的断面図である。
すなわち、同図（ａ）は模式的平面図であり、同図（ｂ）は省略された模式的平面図であり、同図（ｃ）及び同図（ｄ）は同図（ａ）のそれぞれＡ−Ａ’線及びＢ−Ｂ’線断面図である。
図５に表したように、第１の比較例の薄膜トランジスタ９１では、チャネル保護層１５０が半導体層１４０の上面１４０ｕを覆っているが、側面１４０ｓを露出して設けられている。これ以外は、本実施形態に係る薄膜トランジスタ１１と同様なので説明を省略する。すなわち、第１の比較例の薄膜トランジスタ９１は、第１の実施形態に係る薄膜トランジスタ１１や第１の実施例の薄膜トランジスタ１１ａにおいて、半導体層１４０の側面１４０ｓがチャネル保護層１５０から露出しているものである。
なお、この薄膜トランジスタ９１の構造は、半導体層１４０として、酸化物半導体ではなく、アモルファスシリコンやポリシリコン等のシリコン系の半導体を用いた場合には、一般的な構造である。
薄膜トランジスタ９１は、以下のようにして作製される。
ガラス基板などの絶縁層１１０の主面１１１上にゲート電極１２０となるＡｌ膜１２１ｆ及びＭｏ膜１２２ｆをそれぞれ厚さ１００ｎｍ及び３０ｎｍでスパッタリングにより成膜し、所定のパターンに加工する。パターニングにはフォトリソグラフィを用い、エッチングには燐酸・酢酸・硝酸・水の混酸を用いる。
その後、ゲート絶縁膜１３０としてＳｉＯ２膜１３０ｆをＴＥＯＳのＰＥ−ＣＶＤ法により厚さ２００ｎｍで堆積する。さらに、ゲート絶縁膜１３０の上に半導体層１４０としてＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物からなる酸化物層１４０ｆをリアクティブＤＣスパッタリング法により厚さ３０ｎｍで成膜する。このとき、酸素の割合はアルゴンに対して５％である。
そして、チャネル保護層１５０としてＳｉＯ２膜１５０ｆを厚さ２００ｎｍで、ＴＥＯＳのＰＥ−ＣＶＤ法によって堆積する。この後、このＳｉＯ２膜１５０ｆを所定のパターンに加工する。この時、このＳｉＯ２膜１５０ｆの加工におけるフォトリソグラフィには、マスク露光と、ゲート電極１２０をマスクとして用いる裏面露光とを組み合わせて用いた。このときのエッチングはＣＦ４ガスを用いたＲＩＥにより行った。
そして、酸化物層１４０ｆを２％のシュウ酸を用いて所定のパターンに加工する。その後、ＰＥ−ＣＶＤ中の半導体層１４０のダメージを回復させるために、空気雰囲気において３５０℃で１時間のアニールをする。この後、ゲート電極１２０の取り出し用のコンタクトホール（図示しない）を形成するために、露出したゲート絶縁膜１３０を、バッファードフッ酸を用いてエッチング除去する。さらに、ソース電極１６１及びドレイン電極１６２となるＭｏ膜１６６、Ａｌ膜１６７及びＭｏ膜１６８をそれぞれ厚さ１０ｎｍ、３００ｎｍ及び５０ｎｍで、スパッタリング法により成膜し、上記、混酸を用いて所定のパターンに加工する。この後、プロセス中の半導体層１４０のダメージを回復させるために、空気雰囲気において２３０℃で１時間のアニールをする。
このような構造を有する薄膜トランジスタ９１においては、この後のパッシベーション膜形成時の熱処理によって特性が大きく変動し、実用的に問題がある。
図６は、第１の比較例の薄膜トランジスタの特性を例示するグラフ図である。
すなわち、同図は、第１の比較例の薄膜トランジスタ９１が完成した後に熱処理を行い、その熱処理条件を変えた時の特性を例示している。実線Ａ１は熱処理なしの初期特性を例示し、破線Ａ２はＡｒ雰囲気中における１６０℃の熱処理後の特性を例示し、一点鎖線Ａ３はＡｒ雰囲気中における２３０℃の熱処理後の特性を例示している。なお、同図において、横軸はゲート電圧Ｖｇを表し、縦軸はドレイン電流Ｉｄを表している。
図６に表したように、薄膜トランジスタ９１では、熱処理なしの初期特性（実線Ａ１）においては高いオン／オフ比が得られているが、１６０℃の熱処理（破線Ａ２）においてはＩｄ−Ｖｇ特性曲線は低Ｖｇの方向にシフトし、また、Ｉｄ−Ｖｇ特性曲線上に凸部Ａ２ａが現れている。また、２３０℃の熱処理（一点鎖線Ａ３）においては、オン／オフ比は非常に低くなり、ほとんどオン状態（導通状態）となっている。
これは、薄膜トランジスタ９１においては、半導体層１４０の側面１４０ｓがチャネル保護層１５０から露出しているため、熱処理によって半導体層１４０の側面１４０ｓの表面の酸素濃度が変化してしまい、具体的には半導体層１４０に含有される酸素が離脱して、半導体層１４０が低抵抗化するためである。
（第２の比較例）
図７は、第２の比較例の薄膜トランジスタの構造を例示する模式的断面図である。
すなわち、同図（ａ）は模式的平面図であり、同図（ｂ）及び同図（ｃ）は同図（ａ）のそれぞれＡ−Ａ’線及びＢ−Ｂ’線断面図である。
図７に表したように、第２の比較例の薄膜トランジスタ９２は、チャネル保護層１５０が設けられていない。すなわち、薄膜トランジスタ９２は、バックチャネルカット構造を有す。薄膜トランジスタ９２は、以下のようにして作製される。
ガラス基板などの絶縁層１１０の主面１１１上にゲート電極１２０となるＡｌ膜１２１ｆ及びＭｏ膜１２２ｆをそれぞれ厚さ１００ｎｍ及び３０ｎｍでスパッタリングにより成膜し、所定のパターンに加工する。パターニングにはフォトリソグラフィを用い、エッチングには燐酸・酢酸・硝酸・水の混酸を用いる。
その後、ゲート絶縁膜１３０としてＳｉＯ２膜１３０ｆをＴＥＯＳのＰＥ−ＣＶＤ法により厚さ２００ｎｍで堆積する。さらに、ゲート絶縁膜１３０の上に半導体層１４０としてＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物からなる酸化物層１４０ｆをリアクティブＤＣスパッタリング法により厚さ３０ｎｍで成膜する。このとき、酸素の割合はアルゴンに対して５％である。そして、酸化物層１４０ｆを２％のシュウ酸を用いて所定のパターンに加工し、半導体層１４０を形成する。
この後、ゲート電極１２０の取り出し用のコンタクトホール（図示しない）を形成するために、露出したゲート絶縁膜１３０を、バッファードフッ酸を用いてエッチング除去する。さらに、ソース電極１６１及びドレイン電極１６２となるＭｏ膜１６６、Ａｌ膜１６７及びＭｏ膜１６８をそれぞれ１０ｎｍ、３００ｎｍ及び５０ｎｍの厚さで、スパッタリング法により成膜し、上記の混酸を用いて所定のパターンに加工する。この後、プロセス中の半導体層１４０のダメージを回復させるために、空気雰囲気において２３０℃で１時間のアニールをする。
このような構造を有する薄膜トランジスタ９２においては、チャネル保護層１５０が設けられていないので、半導体層１４０の上面１４０ｕ及び側面１４０ｓが露出している。このため、この後のパッシベーション膜等の形成のための熱処理によって特性が大きく変動する。例えば、図６に例示した薄膜トランジスタ９１の特性よりもさらに顕著に、熱処理によって特性が劣化し、実用的にはさらに問題である。これは、半導体層１４０の露出した上面１４０ｕ及び側面１４０ｓにおいて、半導体層１４０に含有される酸素が離脱して、半導体層１４０が低抵抗化するためである。
一般的に薄膜トランジスタをＴＦＴ−ＬＣＤや有機ＥＬ用のアクティブマトリクス型の表示装置等に応用する場合は、信頼性向上のために、パッシベーション膜を形成する必要があるが、上記の第１及び第２の比較例の薄膜トランジスタ９１及び９２においては、１５０℃以上の温度で不活性雰囲気や真空中に曝すことで、電気特性が劣化する。これは、露出した部分のＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物からなる酸化物層１４０ｆの表面の酸素が離脱することによって半導体層１４０が低抵抗化することによる。一般に、ＰＥ−ＣＶＤを用いてパッシベーション膜を形成する際は、パッシベーション膜のバリア性を考慮すると２００℃程度の熱処理を行う必要があるが、薄膜トランジスタ９１及び９２においては、このような熱処理を行うと電気特性が劣化する。
この時、例えば、酸化雰囲気において３５０℃以上で熱処理することで、この劣化した特性を回復させることができる。しかしながら、このような高温の処理を行うと、例えば、半導体層１４０のＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物とソース電極１６１及びドレイン電極１６２との反応が起こり、特性が劣化する。また、ソース電極１６１及びドレイン電極１６２にＡｌを用いるとこれらの電極にヒロックが発生し、このヒロックが例えばパッシベーション膜に損傷を与えるという問題が発生し実用的には上記の熱処理を採用するのに困難がある。
これに対し、本実施形態に係る薄膜トランジスタ１１及び第１の実施例に係る薄膜トランジスタ１１ａにおいては、半導体層１４０の上面１４０ｕ及び側面１４０ｓが、チャネル保護層１５０並びにソース電極１６１及びドレイン電極１６２によって覆われる。これにより、熱処理によって半導体層１４０に含まれる酸素濃度が変化することが抑制され、図２に例示したように、パッシベーション膜の形成等の際の熱処理を行っても安定した動作が実現できる。
以上説明したように、酸化物半導体を用いた薄膜トランジスタにおいて、半導体層１４０の上面１４０ｕだけでなく側面１４０ｓをチャネル保護層１５０によって覆うことで熱処理に対して耐性のある良好な特性が得られる。本実施形態に係る薄膜トランジスタ１１の構造とその効果は、以下のような実験結果に基づいて見出されたものである。
発明者は、チャネル保護層１５０を用いない第２の比較例の薄膜トランジスタ９２において、熱処理によって特性が劣化することは予見していた。すなわち、チャネル保護層１５０を用いない構造においては、製造工程中の各種のプロセスにおいて半導体層１４０が損傷を受け易く、例えばアモルファスシリコンやポリシリコン等の半導体層を用いた薄膜トランジスタにおいても場合によっては特性が劣化する。従って、特性が変動し易い酸化物半導体を用いた場合には、より損傷し易いと推測した。
一方、例えば、図５に例示した第１の比較例の薄膜トランジスタ９１の構造において、半導体層１４０として酸化物半導体ではなく、アモルファスシリコンやポリシリコン等のシリコン系の半導体を用いた場合には、問題にはならない。すなわち、アモルファスシリコンやポリシリコン等は熱処理によって表面の水素が離脱することがあるが、水素離脱した部分は高抵抗化するため、一般的に問題とならない。このため、半導体層１４０の側面が露出していても、熱処理によって特性が大きく変化することがない。
このため、半導体層１４０として酸化物半導体を用いた場合においても、チャネル保護層１５０を半導体層１４０の上面１４０ｕに設けることで、特性変動が実用的には問題にならない程度に抑制されると期待した。しかしながら、既に図６に例示したように、第１の比較例の薄膜トランジスタ９１においては、実際には、熱処理によって特性が大きく変動した。
そこで、発明者は、チャネル保護層１５０及び半導体層１４０の配置と電気的特性との関係についての実験を行った。
図８は、実験に用いた薄膜トランジスタの構成及び実験結果を例示する模式図である。 すなわち、同図（ａ）は、実験に用いた薄膜トランジスタの構成を例示する模式的平面図であり、同図（ｂ）は、薄膜トランジスタの電気特性を例示する等価回路図であり、同図（ｃ）及び（ｄ）は、熱処理条件を変えた時の特性の測定結果を例示するグラフ図である。同図（ｃ）及び（ｄ）において横軸はゲート電圧Ｖｇを表し、同図（ｃ）の縦軸はドレイン電流Ｉｄを対数目盛で表し、そして、同図（ｄ）の縦軸はドレイン電流Ｉｄを等間隔目盛で表している。また、同図（ｃ）及び同図（ｄ）において、実線Ａ１は熱処理なしの初期特性を例示し、破線Ａ２はＡｒ雰囲気中における１６０℃の熱処理後の特性を例示している。また、同図（ｄ）における点線Ａ４は、低いゲート電圧Ｖｇの領域における破線Ａ２の特性を、高いゲート電圧Ｖｇの領域に延長した仮想的な特性である。
図８（ａ）に表したように、実験に用いた薄膜トランジスタ９３においては、チャネル保護層１５０よりも半導体層１４０の方が大きい平面形状を有している。すなわち、ゲート電極１２０の上の領域において、ソース電極１６１とドレイン電極１６２とが対向するチャネル領域に対応する半導体層１４０の上面１４０ｕはチャネル保護層１５０によって被覆されている。しかしながら、チャネル領域以外の半導体層１４０の上面１４０ｕ及び側面１４０ｓは、チャネル保護層１５０から露出している。
このような構造を有する薄膜トランジスタ９３は、図８（ｃ）及び（ｄ）に例示した特性を示した。
すなわち、図８（ｃ）に例示したように、薄膜トランジスタ９３においては、熱処理なしの初期特性（実線Ａ１）においては、高いオン／オフ比が得られているが、１６０℃の熱処理（破線Ａ２）においては、オン／オフ比は非常に低くなり、ほとんどオン状態（導通状態）となっている。すなわち、図６に例示した薄膜トランジスタ９１の１６０℃の特性（破線Ａ２）の特性よりも、さらにオン／オフ比が劣化している。これは、薄膜トランジスタ９１よりも薄膜トランジスタ９３の方が、半導体層１４０がチャネル保護層１５０から露出している面積が大きいことが原因と考えられる。
そして、図８（ｄ）に表したように、図８（ｃ）の特性を等間隔目盛でみると、１６０℃の熱処理の特性（破線Ａ２）は、熱処理なしの初期特性（実線Ａ１）と類似した形状を有している。すなわち、実線Ａ１及び破線Ａ２の両方において、約−４Ｖ以上のゲート電圧において、ドレイン電流Ｉｄは急激に上昇する。しかしながら、破線Ａ２においては、ゲート電圧が約−４Ｖよりも低い電圧の時も点線Ａ４で例示された大きな電流が流れており、この電流（点線Ａ４）と、約−４Ｖ以上のゲート電圧で急激に増大する電流と、が合成されて、破線Ａ２の特性となっていると推測された。
この特性から、１６０℃の熱処理後の薄膜トランジスタ９３の破線Ａ２の特性は、互いに異なる特性を有する素子が並列に接続された構造の特性であると推測された。
すなわち、図８（ａ）に例示したように、ソース電極１６１とドレイン電極１６２とが対向する領域においてチャネル保護層１５０に覆われたチャネル部電流経路１４５ｃにおける特性と、チャネル保護層１５０から露出した半導体層１４０の側面１４０ｓ等の周辺部電流経路１４５ｓにおける特性と、が合成された特性となっていると考えられる。
すなわち、図８（ｂ）に表したように、薄膜トランジスタ９３は、チャネル部電流経路１４５ｃに対応するチャネル部トランジスタ９３ａと、周辺部電流経路１４５ｓに対応する周辺部トランジスタ９３ｂとが並列に接続されたもの構造と見なすことができる。そして、チャネル部トランジスタ９３ａは、図８（ｄ）に例示した実線Ａ１の特性を有していると考えられる。一方、周辺部トランジスタ９３ｂは、図８（ｄ）に例示した点線Ａ４の特性に類似した特性を有していると考えられる。
この結果、破線Ａ２においては、チャネル部トランジスタ９３ａと周辺部トランジスタ９３ｂとが並列して接続された特性となり、すなわち、実線Ａ１と点線Ａ４とを合成した特性になっていると考えられる。
このように、半導体層１４０がチャネル保護層１５０から露出していると、熱処理によって特性が劣化することが分かった。具体的には、露出している部分の半導体層１４０において酸素が離脱し、これにより半導体層１４０の抵抗が低下し、このために、特性が変化すると考えられる。
このため、第２の比較例の薄膜トランジスタ９２においては、チャネル保護層１５０が設けられていないので、半導体層１４０の上面１４０ｕ及び側面１４０ｓの大きな面積で半導体層１４０の表面が露出するので、熱処理によって大きく特性が変動する。
また第１の比較例の薄膜トランジスタ９１においては、半導体層１４０は側面１４０ｓにおいてチャネル保護層１５０から露出しており、この部分において、熱処理によって特性が変化したものと推測される。すなわち、例えば図６に例示した破線Ａ２においては、既に説明したように、凸部Ａ２ａが発生しており、このことも、破線Ａ２の特性がチャネル部トランジスタ９３ａと周辺部トランジスタ９３ｂとが並列に接続された特性であることを示唆している。
以上説明したように、図５に例示した第１の比較例の薄膜トランジスタ９１の構造において、半導体層１４０としてアモルファスシリコンやポリシリコン等の半導体を用いた場合には問題にはならないが、酸素の量に電気的特性が大きく依存する酸化物半導体を用いた場合には問題となることが分かった。すなわち、酸化物半導体を用いた場合には、半導体層１４０の側面１４０ｓが露出していると、その部分において例えば熱処理によって酸素の量が変動し、結果として特性が大きく劣化する。このように、半導体層１４０の上面１４０ｕと同時に側面１４０ｓをチャネル保護層１５０で被覆することは、従来のアモルファスシリコンやポリシリコン等の半導体を用いた薄膜トランジスタにおいては必要がなかったものであり、酸化物半導体からなる半導体層１４０を用いた薄膜トランジスタにおいて特有に必要とされる構造である。
ここで、本実施形態に係る薄膜トランジスタ１１及び第１の実施例の薄膜トランジスタ１１ａにおいて、チャネル保護層１５０は、半導体層１４０と、ソース電極１６１及びドレイン電極１６２と、の間に設けられる層である。すなわち、チャネル保護層１５０は、半導体層１４０の上面１４０ｕの少なくとも一部を覆う。そして、チャネル保護層１５０の少なくとも一部は、ソース電極１６１及びドレイン電極１６２によって覆われる。
すなわち、チャネル保護層１５０は、半導体層１４０を保護するためのものであるので、半導体層１４０よりも後に形成される。そして、チャネル保護層１５０は、ソース電極１６１及びドレイン電極１６２よりも前に形成される。これは、図２（ｃ）〜図３（ｂ）に関して既に説明したように、半導体層１４０の上にチャネル保護層１５０を例えばＰＥ−ＣＶＤで成膜した際の半導体層１４０のダメージを回復させるために、例えば空気雰囲気において３５０℃で１時間等の高温のアニールを行うことを可能にするためである。
すなわち、例えば半導体層１４０を形成し、その後、ソース電極１６１及びドレイン電極１６２となる膜を形成し、その後にチャネル保護層１５０を形成すると、チャネル保護層１５０形成時のダメージの回復のための高温処理が、ソース電極１６１及びドレイン電極１６２にも施されることになる。ソース電極１６１及びドレイン電極１６２にこのような高温処理が施されると、既に説明したように、半導体層１４０とソース電極１６１及びドレイン電極１６２との反応に起因した特性劣化や、ヒロックが発生し、実用的にはこのプロセスを採用できない。
このため、本実施形態に係る薄膜トランジスタ１１及び第１の実施例の薄膜トランジスタ１１ａにおいては、半導体層１４０の上にチャネル保護層１５０を形成する際のダメージを回復させる高温処理を可能とするために、チャネル保護層１５０は、半導体層１４０と、ソース電極１６１及びドレイン電極１６２と、の間に設けられる。
本実施形態に係る薄膜トランジスタ１１及び第１の実施例の薄膜トランジスタ１１ａにおいては、チャネル保護層１５０は、ソース電極１６１及びドレイン電極１６２に覆われていない半導体層１４０の上面１４０ｕ及び側面１４０ｓを覆うように設けられているが、本発明の実施形態はこれには限定されない。すなわち、図８に関して説明した周辺部トランジスタ９３ｂとなる電流経路の少なくとも一部を遮断するように、チャネル保護層１５０が設けられれば良く、各種の変形が可能である。
図９は、本発明の第１の実施形態に係る変形例の薄膜トランジスタの構成を例示する模式的平面図である。
なお、これらの図において、絶縁層１１０及びゲート絶縁膜１３０は省略されている。 図９（ａ）に表したように、本実施形態に係る変形例の薄膜トランジスタ１２においては、半導体層１４０は、ソース電極１６１及びドレイン電極１６２の外側に露出した領域を有している。ただし、ソース電極１６１とドレイン電極１６２とが互いに対向するチャネル領域のチャネル方向（ゲート長方向）の半導体層１４０の端部はチャネル保護層１５０によって覆われている。
すなわち、この場合は、ソース電極１６１のドレイン電極１６２と対向する辺の延長線１６１ｐと、ドレイン電極１６２のソース電極１６１と対向する辺の延長線１６２ｐと、の間における半導体層１４０の側面１４０ｓが、チャネル保護層１５０によって覆われている。このため、延長線１６１ｐ及び延長線１６２ｐとの間における側面１４０ｓの近傍領域１４６ｓにおいて、側面１４０ｓは熱処理の影響を受けず高抵抗である。
このため、周辺部電流経路１４５ｓは、延長線１６１ｐ及び延長線１６２ｐとの間における側面１４０ｓの近傍領域１４６ｓにおいて遮断される。これにより、薄膜トランジスタ１２によって、パッシベーション膜等の形成のための熱処理を行っても、熱処理によって引き起こされる酸素濃度の変動を抑え、特性変動を抑制した酸化物半導体を用いた薄膜トランジスタが提供される。
また、図９（ｂ）に表したように、本実施形態に係る別の変形例の薄膜トランジスタ１３においては、半導体層１４０は、ソース電極１６１及びドレイン電極１６２の外側に露出した領域を有している。そして、ソース電極１６１のドレイン電極１６２と対向する辺の延長線１６１ｐと、ドレイン電極１６２のソース電極１６１と対向する辺の延長線１６２ｐと、の間の領域において、半導体層１４０は内側に後退した凹部を有している。そして、この場合も、ソース電極１６１とドレイン電極１６２とが互いに対向するチャネル領域のチャネル方向（ゲート長方向）の半導体層１４０の端部はチャネル保護層１５０によって覆われている。
すなわち、この場合も、ソース電極１６１のドレイン電極１６２と対向する辺の延長線１６１ｐと、ドレイン電極１６２のソース電極１６１と対向する辺の延長線１６２ｐと、の間における半導体層１４０の側面１４０ｓが、チャネル保護層１５０によって覆われている。
このため、延長線１６１ｐ及び延長線１６２ｐとの間における側面１４０ｓの近傍領域１４６ｓにおいて、側面１４０ｓは熱処理の影響を受けず高抵抗である。このため、周辺部電流経路１４５ｓは、延長線１６１ｐ及び延長線１６２ｐとの間における側面１４０ｓの近傍領域１４６ｓにおいて遮断される。これにより、薄膜トランジスタ１３によって、パッシベーション膜等の形成のための熱処理を行っても、熱処理によって引き起こされる酸素濃度の変動を抑え、特性変動を抑制した酸化物半導体を用いた薄膜トランジスタが提供される。
このように、チャネル保護層１５０は、ソース電極１６１のドレイン電極１６２と対向する辺の延長線１６１ｐと、ドレイン電極１６２のソース電極１６１と対向する辺の延長線１６２ｐと、の間における半導体層１４０の側面１４０ｓ及び上面１４０ｕを覆うように設けられれば良い。これにより、周辺部電流経路１４５ｓが、延長線１６１ｐ及び延長線１６２ｐとの間における側面１４０ｓの近傍領域１４６ｓにおいて実質的に遮断され、ソース電極１６１及びドレイン電極１６２から半導体層１４０の側面１４０ｓや上面１４０ｕが露出した部分があったとしても、周辺部電流経路１４５ｓが遮断されているので、熱処理による半導体層１４０の特性変動の影響を実質的に受けない。
また、図９（ｃ）に表したように、本実施形態に係る別の変形例の薄膜トランジスタ１３ａにおいても、半導体層１４０は、ソース電極１６１及びドレイン電極１６２の外側に露出した領域を有している。そして、ゲート電極１２０の上において、ソース電極１６１のドレイン電極１６２と対向する辺の延長線１６１ｐと、ドレイン電極１６２のソース電極１６１と対向する辺の延長線１６２ｐと、の間の領域において、半導体層１４０の側面１４０ｓの一部がチャネル保護層１５０で覆われておる。すなわち、この場合も、ソース電極１６１とドレイン電極１６２とが互いに対向するチャネル領域のチャネル方向（ゲート長方向）の半導体層１４０の端部の一部がチャネル保護層１５０によって覆われている。
これにより、周辺部電流経路１４５ｓが、延長線１６１ｐ及び延長線１６２ｐとの間における側面１４０ｓの一部において実質的に遮断され、ソース電極１６１及びドレイン電極１６２から半導体層１４０の側面１４０ｓや上面１４０ｕが露出した部分があったとしても、周辺部電流経路１４５ｓが遮断されているので、熱処理による半導体層１４０の特性変動の影響を実質的に受けない。
このように、チャネル保護層１５０は、半導体層１４０に周辺部電流経路１４５ｓを遮断するように、半導体層１４０の側面１４０ｓの少なくとも一部に設けられれば良い。
なお、図９（ａ）、（ｂ）及び（ｃ）に例示した構造において、半導体層１４０がソース電極１６１及びドレイン電極１６２から露出してはみ出した領域は、ソース電極１６１及びドレイン電極１６２とチャネル保護層１５０とをマスクとして用いて、エッチング除去しても良い。
また、図９（ｄ）に表したように、本実施形態に係る別の変形例の薄膜トランジスタ１４においては、チャネル保護層１５０は、島状に形成されるのではなく、半導体層１４０の全体を覆うように大きな面積で設けられ、半導体層１４０とソース電極１６１及びドレイン電極１６２とがコンタクトする部分において、チャネル保護層１５０に開口部１６１ｑ及び１６２ｑが設けられている。
これにより、薄膜トランジスタ１４においては、ソース電極１６１とドレイン電極１６２とが対向するチャネル領域のチャネル部電流経路１４５ｃに対応するチャネル部トランジスタ９３ａのみが形成され、周辺部電流経路１４５ｓに対応する周辺部トランジスタ９３ｂは形成されない。これにより、薄膜トランジスタ１４によって、パッシベーション膜等の形成のための熱処理を行っても、熱処理によって引き起こされる酸素濃度の変動を抑え、特性変動を抑制した酸化物半導体を用いた薄膜トランジスタが提供される。
なお、この場合も、ソース電極１６１のドレイン電極１６２と対向する辺の延長線１６１ｐと、ドレイン電極１６２のソース電極１６１と対向する辺の延長線１６２ｐと、の間における半導体層１４０の側面１４０ｓ及び上面１４０ｕは、チャネル保護層１５０によって覆われている。
（第２の実施例）
本発明の第２の実施例に係る薄膜トランジスタ１５は、図２及び図３に関して説明した薄膜トランジスタ１１ａと同様の構造を有している。ただし、薄膜トランジスタ１１ａとは異なる製造方法によって作製される。すなわち、チャネル保護層１５０を加工するためのフォトリソグラフィと、ゲート電極１２０を取り出す部分の加工のためのフォトリソグラフィと、を同時に行うことで、工程数を減少させている。以下、本実施例に係る薄膜トランジスタの製造方法について説明する。
図１０は、本発明の第２の実施例に係る薄膜トランジスタの製造方法を例示する工程順模式的断面図である。
同図は、図１（ａ）のＡ−Ａ’線断面に相当する断面図である。同図においては、薄膜トランジスタの部分の他に、コンタクト部に関しても合わせて例示されている。
まず、図１０（ａ）に表したように、絶縁層１１０であるガラス基板１１０ｇの主面１１１の上に、Ａｌ膜１２１ｆ及びＭｏ膜１２２ｆをそれぞれ１００ｎｍ及び３０ｎｍの厚さでスパッタリングにより成膜した後、所定のパターンに加工して、ゲート電極１２０を形成した。なお、パターニングにはフォトリソグラフィを用い、エッチングには燐酸・酢酸・硝酸・水からなる混酸を用いた。このとき、薄膜トランジスタのゲート電極１２０のコンタクト部１２３も同時に形成した。コンタクト部１２３も、Ａｌ膜１２１ｆ及びＭｏ膜１２２ｆの積層膜からなる。
次に、図１０（ｂ）に表したように、ゲート絶縁膜１３０としてＳｉＯ２膜１３０ｆを、ＴＥＯＳを原料としたＰＥ−ＣＶＤ法によって、厚さ２００ｎｍで堆積した。この時、成膜温度は３５０℃とした。
さらに、ゲート絶縁膜１３０の上に、半導体層１４０となるＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物からなる酸化物層１４０ｆをリアクティブＤＣスパッタリング法により厚さ３０ｎｍで成膜した。このとき、酸素の割合はアルゴンに対して５％とした。そして酸化物層１４０ｆを２％のシュウ酸を用いてゲート電極１２０を横切る所定のパターンに加工し、半導体層１４０を形成した。
さらに、図１０（ｃ）に表したように、チャネル保護層１５０となるＳｉＯ２膜１５０ｆを、厚さ２００ｎｍで、ＴＥＯＳのＰＥ−ＣＶＤ法によって堆積した。この時、成膜ガスはＯ２とＴＥＯＳの混合ガスとし、成膜温度は３５０℃とした。この後に、このＳｉＯ２膜１５０ｆを、後にソースコンタクト領域１４１及びドレインコンタクト領域１４２となる領域を除いて、半導体層１４０の側面１４０ｓ及び上面１４０ｕを覆う所定のパターンに加工し、チャネル保護層１５０を形成した。
なお、ＳｉＯ２膜１５０ｆの加工の際のフォトリソグラフィには、マスク露光と、ゲート電極１２０をマスクとして用いる裏面露光と、を組み合わせて行った。また、このときのエッチングは、ＣＦ４ガスを用いたＲＩＥにより行った。
この時、コンタクト部１２３の上に堆積されたチャネル保護層１５０のＳｉＯ２膜１５０ｆを除去するのに引き続き、ゲート絶縁膜１３０のＳｉＯ２膜１３０ｆを除去して、コンタクト部１２３のＡｌ膜１２１ｆ及びＭｏ膜１２２ｆの積層膜を露出させた。
この後、空気雰囲気において３５０℃で１時間のアニールを施し、ＳｉＯ２膜１５０ｆの成膜のＰＥ−ＣＶＤプロセスによる半導体層１４０のダメージを取り除いた。
その後、図１０（ｄ）に表したように、ソース電極１６１及びドレイン電極１６２となるＭｏ膜１６６、Ａｌ膜１６７及びＭｏ膜１６８を、それぞれ１０ｎｍ、３００ｎｍ及び５０ｎｍの厚さでスパッタリング法により成膜して積層膜１６０ｆを形成し、この積層膜１６０ｆを混酸を用いて所定のパターンに加工し、ソース電極１６１及びドレイン電極１６２を形成した。これにより、薄膜トランジスタ１１ａの形状が完成する。また、このＭｏ膜１６６、Ａｌ膜１６７及びＭｏ膜１６８の積層膜１６０ｆが、コンタクト部１２３となるＡｌ膜１２１ｆ及びＭｏ膜１２２ｆの積層膜の上に設けられ、コンタクト部１２３が作製される。
この後、プロセス中の素子ダメージを除去するために、クリーンオーブン中において２３０℃で１時間程度のアニールを行うことで、本実施例に係る薄膜トランジスタ１５が得られる。
このように、チャネル保護層１５０の加工とゲート電極１２０を取り出すためのコンタクト部１２３の加工とを同一の工程のフォトリソグラフィによって行うことで、図３（ａ）に例示したコンタクトホール１２３ｈの加工の工程が省略でき、より製造し易くなる。
このような方法によって製造された薄膜トランジスタ１５においても、熱処理によって引き起こされる酸素濃度の変動を抑え、特性変動を抑制した酸化物半導体を用いた薄膜トランジスタが提供される。
（第３の実施例）
本発明の第３の実施例に係る薄膜トランジスタは第１の実施例に係る薄膜トランジスタ１１ａを改良したものであり、チャネル長を短くできてトランジスタの電流駆動能力を向上することができ、またソース電極１６１及びドレイン電極１６２とチャネルの反応による特性劣化を低減できる。
図１１は、本発明の第３の実施例に係る薄膜トランジスタの製造方法を例示する工程順模式的断面図である。
図１２は、図１１に続く工程順模式的断面図である。
これらの同図は、図１（ａ）のＡ−Ａ’線断面に相当する断面図である。また、これらの図においては、薄膜トランジスタの部分の他に、コンタクト部に関しても合わせて例示されている。
まず、図１１（ａ）に表したように、絶縁層１１０であるガラス基板１１０ｇの主面１１１の上に、Ａｌ膜１２１ｆ及びＭｏ膜１２２ｆをそれぞれ１００ｎｍ及び３０ｎｍの厚さでスパッタリングにより成膜し、所定のパターンに加工して、ゲート電極１２０を形成した。なお、パターニングにはフォトリソグラフィを用い、エッチングには燐酸・酢酸・硝酸・水からなる混酸を用いた。このとき、薄膜トランジスタのゲート電極１２０のコンタクト部１２３も同時に形成した。コンタクト部１２３も、Ａｌ膜１２１ｆ及びＭｏ膜１２２ｆの積層膜からなる。
次に、図１１（ｂ）に表したように、ゲート絶縁膜１３０としてＳｉＯ２膜１３０ｆを、ＴＥＯＳを原料としたＰＥ−ＣＶＤ法によって、厚さ２００ｎｍで堆積した。この時、成膜温度は３５０℃とした。
さらに、ゲート絶縁膜１３０の上に、半導体層１４０となるＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物からなる酸化物層１４０ｆをリアクティブＤＣスパッタリング法により厚さ３０ｎｍで成膜した。このとき、酸素の割合はアルゴンに対して５％とした。そして酸化物層１４０ｆを２％のシュウ酸を用いてゲート電極１２０を横切る所定のパターンに加工し、半導体層１４０を形成した。
さらに、図１１（ｃ）に表したように、チャネル保護層１５０となるＳｉＯ２膜１５０ｆを、厚さ２００ｎｍで、ＴＥＯＳのＰＥ−ＣＶＤ法によって堆積した。この時、成膜ガスはＯ２とＴＥＯＳの混合ガスとし、成膜温度は３５０℃とした。この後に、このＳｉＯ２膜１５０ｆを、後にソースコンタクト領域１４１及びドレインコンタクト領域１４２となる領域を除いて、半導体層１４０の側面１４０ｓ及び上面１４０ｕを覆う所定のパターンに加工し、チャネル保護層１５０を形成した。
なお、ＳｉＯ２膜１５０ｆの加工の際のフォトリソグラフィには、マスク露光と、ゲート電極１２０をマスクとして用いる裏面露光と、を組み合わせて行った。また、このときのエッチングは、ＣＦ４ガスを用いたＲＩＥにより行った。
この後、空気雰囲気において３５０℃で１時間のアニールを施し、ＳｉＯ２膜１５０ｆの成膜のＰＥ−ＣＶＤプロセスによる半導体層１４０のダメージを取り除いた。
次に、図１２（ａ）に表したように、パッシベーション膜１８１となるＳｉＮ膜を、ＰＥ−ＣＶＤ法で堆積した。なお、成膜温度は２５０℃とした。
そして、ソースコンタクト領域１４１及びドレインコンタクト領域１４２にそれぞれ対応する位置にコンタクトホール１４１ｈ及び１４２ｈを形成した。なお、この時、ゲート電極１２０の取り出し用のコンタクトホール１２３ｈも一緒に形成した。
その後、図１２（ｂ）に表したように、ソース電極１６１及びドレイン電極１６２となるＭｏ膜１６６、Ａｌ膜１６７及びＭｏ膜１６８を、それぞれ１０ｎｍ、３００ｎｍ及び５０ｎｍの厚さでスパッタリング法により成膜して積層膜１６０ｆを形成し、この積層膜１６０ｆを混酸を用いて所定のパターンに加工し、ソース電極１６１及びドレイン電極１６２を形成した。これにより、薄膜トランジスタ１５ａの形状が完成する。また、このＭｏ膜１６６、Ａｌ膜１６７及びＭｏ膜１６８の積層膜１６０ｆが、コンタクト部１２３となるＡｌ膜１２１ｆ及びＭｏ膜１２２ｆの積層膜の上に設けられ、コンタクト部１２３が作製される。
このようにして、本実施例に係る薄膜トランジスタ１５ａが形成される。
上記において、チャネル保護層１５０から露出し、パッシベーション膜１８１であるＳｉＮ層に覆われているＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物からなる酸化物層１４０ｆは、パッシベーション膜１８１となるＳｉＮ膜の成膜の際の１６０℃以上の加熱により、酸素が離脱して低抵抗化する。そして、この部分は、ＳｉＮ膜をエッチング除去しても低抵抗化しているため、ソース電極１６１及びドレイン電極１６２とチャネル部との間の直列抵抗を低く抑えることができる。なお、チャネル部は酸素を含有するＳｉＯ２膜１５０ｆからなるチャネル保護層１５０によって保護され、この部分においては酸化物層１４０ｆから酸素が離脱することがなく、高抵抗を維持できる。
（第２の実施の形態）
図１３は、本発明の第２の実施形態に係る表示装置の構成を例示する模式的断面図である。
なお、同図に例示されている薄膜トランジスタの部分は、図１（ａ）のＡ−Ａ’線断面に相当する断面として例示されている。
図１３に表したように、本発明の第２の実施形態に係る表示装置５１は、第１の実施形態の第１の実施例に係る薄膜トランジスタ１１ａと、薄膜トランジスタ１１ａのドレイン電極１６２に接続された画素電極１４０ｄと、画素電極１４０ｄに与えられる電気信号によって、光学特性の変化と、発光と、の少なくともいずれかを生ずる光学素子３００と、を備える。
本具体例においては、薄膜トランジスタ１１ａが用いられているが、第１の実施形態に係る各種の具体例の薄膜トランジスタ１１、１１ａ、１２、１３、１３ａ、１４、１５及び１５ａのいずれかを用いることができる。
画素電極１４０ｄは、薄膜トランジスタ１１の半導体層１４０となる酸化物よりなり、半導体層１４０よりも電気抵抗が低い。すなわち、画素電極１４０ｄは、半導体層１４０となる酸化物層１４０ｆで形成され、画素電極１４０ｄと半導体層１４０とは同層である。そして、画素電極１４０ｄの部分においては、半導体層１４０よりも低い抵抗値が要求される。このため、後述するように、半導体層１４０に用いられる酸化物層１４０ｆが、画素電極１４０ｄの部分においては低抵抗化される工夫が導入されている。
また、本具体例では、光学素子３００としては、有機ＥＬ素子が用いられている。すなわち、画素電極１４０ｄの上に、正孔注入層となる厚さ２５ｎｍのＣｕフタロシアニン層１９１、正孔輸送層となる厚さ３５ｎｍのα−ＮＰＤ（N-N'-Di(1-naphtyl)- N,N'-diphenylbenzidine）層１９２、発光層となる厚さ５０ｎｍのＡｌｑ３（tris-(8-hydroxyquinoline) aluminium）層１９３、厚さ０．６ｎｍのＬｉＦ層１９４、カソードとなる厚さ１５０ｎｍのＡｌ層１９５が順に設けられており、有機ＥＬ層を形成されている。すなわち、本具体例では、光学素子３００は、画素電極１４０ｄに与えられる電気信号によって、発光を生ずる。なお、光学素子３００としては、画素電極１４０ｄに与えられる電気信号によって複屈折性や旋光性、散乱性、吸収性などの光学特性の変化を生じる液晶などを用いても良い。
なお、図１３に例示した構造をさらに、ガラス封止を行い信頼性の高い表示パネルとするが、ここでは省略する。
本実施形態に係る表示装置５１においては、本発明の第１の実施形態に係る薄膜トランジスタのいずれかを用いているので、薄膜トランジスタを形成した後のパッシベーション膜等の形成のための熱処理を行っても、熱処理による特性変動を抑制した酸化物半導体を用いた薄膜トランジスタを用いた表示装置が提供できる。
さらに、半導体層１４０に用いられる酸化物層１４０ｆを用いて画素電極１４０ｄを形成できるので画素電極１４０ｄの形成のための工程が増えることがなく、生産性が高い。
すなわち、薄膜トランジスタ１１のチャネルとなる半導体層１４０がチャネル保護層１５０に覆われており、この部分の酸化物層１４０ｆにおいては酸素が離脱し難い。これに対して、画素電極１４０ｄとなる酸化物層１４０ｆがチャネル保護層１５０から露出しているので、この部分においては熱処理によって酸素が離脱し易い。このことを利用して、薄膜トランジスタ１１のチャネルとなる半導体層１４０と同じ材料の酸化物層１４０ｆを画素電極１４０ｄに用いながら、選択的に画素電極１４０ｄとなる酸化物層１４０ｆを低抵抗化することができる。
このように、画素電極１４０ｄに含まれる酸素濃度は、半導体層１４０に含まれる酸素濃度よりも低く、これにより、画素電極１４０ｄの電気抵抗を半導体層１４０よりも低くする。
（第４の実施例）
以下、第４の実施例として、本実施形態に係る表示装置の製造方法について説明する。 図１４は、本発明の第４の実施例に係る表示装置の製造方法を例示する工程順模式的断面図である。
図１５は、図１４に続く工程順模式的断面図である。
これらの図においても、薄膜トランジスタの部分は、図１（ａ）のＡ−Ａ’線断面に相当する断面として例示されている。
図１４（ａ）に表したように、まず、絶縁層１１０であるガラス基板１１０ｇの主面１１１の上に、Ａｌ膜１２１ｆ及びＭｏ膜１２２ｆをそれぞれ１００ｎｍ及び３０ｎｍの厚さでスパッタリングにより成膜し、所定のパターンに加工して、ゲート電極１２０を形成した。なお、パターニングにはフォトリソグラフィを用い、エッチングには燐酸・酢酸・硝酸・水からなる混酸を用いた。この時、薄膜トランジスタのゲート電極１２０のコンタクト部１２３も同時に形成した。コンタクト部１２３も、Ａｌ膜１２１ｆ及びＭｏ膜１２２ｆの積層膜からなる。
次に、図１４（ｂ）に表したように、ゲート絶縁膜１３０としてＳｉＯ２膜１３０ｆを、ＴＥＯＳを原料としたＰＥ−ＣＶＤ法によって、厚さ２００ｎｍで堆積した。この時、成膜温度は３５０℃とした。
さらに、ＳｉＯ２膜１３０ｆの上に、半導体層１４０及び画素電極１４０ｄとなる酸化物層１４０ｆとして、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物膜をリアクティブＤＣスパッタリング法により厚さ３０ｎｍで成膜した。このとき、酸素の割合はアルゴンに対して５％とした。そして、酸化物層１４０ｆを、２％のシュウ酸を用いて、ゲート電極１２０を横切る所定のチャネルパターンと画素電極１４０ｄとが繋がる形状に加工して、半導体層１４０及び画素電極１４０ｄの形状を作製した。
さらに、図１４（ｃ）に表したように、チャネル保護層１５０となるＳｉＯ２膜１５０ｆを、厚さ２００ｎｍで、ＴＥＯＳを用いたＰＥ−ＣＶＤ法によって堆積した。この時、成膜ガスはＯ２とＴＥＯＳとの混合ガスとし、成膜温度は３５０℃とした。この後、空気雰囲気において３５０℃で１時間のアニールを施し、ＳｉＯ２膜１５０ｆの形成の際のＰＥ−ＣＶＤプロセスによる酸化物層１４０ｆのダメージを取り除いた。
この後に、ＳｉＯ２膜１５０ｆを、後にソースコンタクト領域１４１及びドレインコンタクト領域１４２となる領域を除いて、半導体層１４０の側面１４０ｓ及び上面１４０ｕを覆う所定のパターンに加工してチャネル保護層１５０を形成した。この時、画素電極１４０ｄの上のＳｉＯ２膜１５０ｆはエッチングして除去し、チャネル保護層１５０から画素電極１４０ｄとなる酸化物層１４０ｆを露出させた。
なお、この時、ＳｉＯ２膜１５０ｆのエッチングは、ＣＦ４を用いたＲＩＥにより行い、ＳｉＯ２膜１５０ｆに引き続いて、チャネル保護層１５０の形状加工のためのレジストと半導体層１４０とをマスクにして、ゲート絶縁膜１３０となるＳｉＯ２膜１３０ｆを、ゲート電極１２０のコンタクト部１２３となるＡｌ膜１２１ｆ及びＭｏ膜１２２ｆを露出するまでエッチングした。
その後、図１５（ａ）に表したように、ソース電極１６１及びドレイン電極１６２となるＭｏ膜１６６、Ａｌ膜１６７及びＭｏ膜１６８を、それぞれ１０ｎｍ、３００ｎｍ及び５０ｎｍの厚さでスパッタリング法により成膜して積層膜１６０ｆを形成した後、積層膜１６０ｆを混酸を用いて所定のパターンに加工し、ソース電極１６１及びドレイン電極１６２を形成した。これにより、薄膜トランジスタ１１ａ及びコンタクト部１２３が完成する。
この後、図１５（ｂ）に表したように、ＰＥ−ＣＶＤ法により、パッシベーション膜１８１となるＳｉＮ膜を厚さ１００ｎｍで堆積させた。なお、ＳｉＮ膜の成膜温度を２３０℃程度とすることで、パッシベーション膜１８１において十分なバリア特性を得ることができる。
さらに、感光性透明樹脂を用いて、画素電極１４０ｄ及びコンタクト部１２３を除く所定の形状のバンク１８２を形成した。なお、感光性透明樹脂としては、感光性アクリルや感光性ポリイミドを用いることができ、焼成温度は例えば２３０℃で行う。バンク１８２を形成した後、バンク１８２をマスクにしてパッシベーション膜１８１であるＳｉＮ膜をエッチングして除去した。
この後、バンク１８２どうしの間に有機ＥＬの発光部を形成した。すなわち、正孔注入層となるＣｕフタロシアニン層１９１を厚さ２５ｎｍで、正孔輸送層となるα−ＮＰＤ層１９２を厚さ３５ｎｍで、発光層となるＡｌｑ３層１９３を厚さ５０ｎｍで、ＬｉＦ層１９４を厚さ０．６ｎｍで、カソード層となるＡｌ層を厚さ１５０ｎｍで、蒸着装置によって成膜した。
このようにして、図１３に例示した表示装置５１が作製される。
ここで、画素電極１４０ｄとなる部分の酸化物層１４０ｆの上には、ＳｉＮ膜が２３０℃の成膜温度で形成され、これにより、画素電極１４０ｄとなる部分の酸化物層１４０ｆにおいては酸素の離脱が起こり、低抵抗化する。一方、ゲート電極１２０の上の半導体層１４０となる酸化物層１４０ｆは、酸素を含有するＳｉＯ２膜１５０ｆからなるチャネル保護層１５０で覆われているので、ＳｉＮ膜の成膜温度である２３０℃の加熱によっても低抵抗化されない。また、この後のバンク１８２の形成における加熱処理においても同様に、画素電極１４０ｄの部分の酸化物層１４０ｆにおいてはさらに酸素の離脱が起こり、さらに低抵抗化され、一方、ゲート電極１２０の上の半導体層１４０となる酸化物層１４０ｆにおいては、高抵抗が維持される。
このように、本実施形態に係る表示装置５１及びその製造方法においては、薄膜トランジスタ１１ａのチャネルとなる半導体層１４０と同じ材料（酸化物層１４０ｆ）を画素電極１４０ｄに用いながら、チャネル部の半導体層１４０となる酸化物層１４０ｆを、酸化物を含むチャネル保護層１５０で覆いつつ、画素電極１４０ｄとなる酸化物層１４０ｆをチャネル保護層１５０から露出させ、例えばＳｉＮ膜で覆うことで、選択的に画素電極１４０ｄとなる酸化物層１４０ｆを低抵抗化する。
このように、本実施形態に係る表示装置５１及びその製造方法によれば、画素電極１４０ｄの形成のための別の膜の形成のための工程を省略でき、熱処理による特性変動を抑制した酸化物半導体を用いた表示装置及びその製造方法が提供できる。
（第５の実施例）
本発明の第５の実施例に係る表示装置５２（図示せず）は、半導体層１４０となる酸化物層１４０ｆの膜構造を制御することで、半導体層１４０と画素電極１４０ｄとで抵抗を異ならせるものである。
すなわち、発明者の実験によると、酸化物半導体層における電気抵抗は、酸化物半導体層に含有される酸素濃度の他に、酸化物半導体層の膜構造に依存することが分かった。例えば、酸化物半導体層を成膜する時の下地層の表面の平滑性によって、酸化物半導体層の膜構造が変化する。
例えば、半導体層１４０の下地となるゲート絶縁膜１３０の表面が粗い面の場合は、その上に成膜される酸化物からなる半導体層１４０は柱状構造（コラムナー構造）となる。この時、半導体層１４０の断面をＳＥＭ（Scanning Electron Microscope:走査電子顕微鏡）やＴＥＭ（Transmission Electron Microscope：透過電子顕微鏡）により観察すると、結晶的にはアモルファス状態であるが、大きさが１０〜３０ｎｍ程度の柱状の粒が観察される。
一方、下地であるゲート絶縁膜１３０の表面が平滑な場合は、半導体層１４０は柱状構造ではなく、均一な膜構造となり上記の観察手法では特異的な粒は観察されない。
成膜条件にもよるが、例えば、下地であるゲート絶縁膜１３０の表面粗さが例えば１０〜５ｎｍの時は、半導体層１４０は柱状構造となることが分かった。そして、ゲート絶縁膜１３０の表面粗さが例えば１〜０．１ｎｍのように平滑な時は、半導体層１４０は均一な膜構造となることが分かった。そして、柱状構造の時の粒径は、例えば１０〜３０ｎｍである。
そして、粒径が大きい柱状構造における電気抵抗は、均一な膜構造の電気抵抗よりも、相対的に低い。すなわち、半導体層１４０の下地のモフォロジー（形態）によって半導体層１４０の抵抗率が変化する。そして、半導体層１４０の膜構造が柱状構造になり粒径が大きくなると、抵抗率が相対的に低くなる。
例えば、柱状構造の場合の抵抗値が０．１〜１０Ωｃｍであるのに対し、均一な膜構造の場合、抵抗値は１×１０８Ωｃｍ以上にすることができる。
この実験結果を応用して、本実施形態に係る表示装置５２においては半導体層１４０の粒径を制御して電気抵抗の分布を制御する。
図１６は、本発明の第５の実施例に係る表示装置の製造方法を例示する工程順模式的断面図である。
同図においても、薄膜トランジスタの部分は、図１（ａ）のＡ−Ａ’線断面に相当する断面として例示されている。
図１６（ａ）に表したように、まず、絶縁層１１０であるガラス基板１１０ｇの主面１１１の上に、Ａｌ膜１２１ｆ及びＭｏ膜１２２ｆをそれぞれ１００ｎｍ及び３０ｎｍの厚さでスパッタリングにより成膜し、所定のパターンに加工して、ゲート電極１２０を形成した。なお、パターニングにはフォトリソグラフィを用い、エッチングには燐酸・酢酸・硝酸・水からなる混酸を用いた。この時、薄膜トランジスタのゲート電極１２０のコンタクト部１２３も同時に形成した。コンタクト部１２３も、Ａｌ膜１２１ｆ及びＭｏ膜１２２ｆの積層膜からなる。
次に、図１６（ｂ）に表したように、ゲート絶縁膜１３０としてＳｉＯ２膜１３０ｆを、シラン及びＴＥＯＳを原料としたＰＥ−ＣＶＤ法で、厚さ２００ｎｍで堆積した。この時、成膜温度は３５０℃である。
この後、薄膜トランジスタのチャネルとなる部分のみが開口したレジスト１３０ｒを形成し、チャネル部分に対応するＳｉＯ２膜１３０ｆを、Ａｒ及びＣＦ４の混合ガスでＲＩＥ処理した。
これにより、図１６（ｃ）に表したように、レジスト１３０ｒから露出した部分に平滑化面１３０ｇが形成される。すなわち、レジスト１３０ｒから露出したＳｉＯ２膜１３０ｆの領域においてはＲＩＥ処理が施され、ＲＩＥ処理が施されないＳｉＯ２膜１３０ｆ（すなわち、ＰＥ−ＣＶＤで成膜されたままのＳｉＯ２膜１３０ｆ）の表面モフォロジーに比べ、平滑化され、この領域が平滑化面１３０ｇとなる。なお、このＲＩＥ処理によって、１０ｎｍ程度以上の深さでＳｉＯ２膜１３０ｆを削ることで、ＳｉＯ２膜１３０ｆの表面は十分平滑化される。
なお、ＳｉＯ２膜１３０ｆの平滑化面１３０ｇの表面粗さは、例えば１〜０．１ｎｍ程度であり、平滑化の表面処理が行われない部分のＳｉＯ２膜１３０ｆの表面粗さは例えば１０〜５ｎｍである。
さらに、図１６（ｄ）に表したように、この平滑化面１３０ｇを有するＳｉＯ２膜１３０ｆの上に、半導体層１４０及び画素電極１４０ｄとなる酸化物層１４０ｆとして、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物膜をリアクティブＤＣスパッタリング法により厚さ３０ｎｍで成膜した。このとき、酸素の割合はアルゴンに対して５％とした。
この酸化物層１４０ｆの膜構造を調べたところ、平滑化面１３０ｇ以外の上の領域１４０ｎの酸化物層１４０ｆは、粒径が１０ｎｍ〜３０ｎｍ程度の柱状構造となっていた。これに対し、平滑化面１３０ｇの上の領域１４０ｍの酸化物層１４０ｆは、柱状構造ではなく、膜構造が目立たない均一な構造であった。
このように、下地となるゲート絶縁膜１３０の表面の平滑性を制御することで、その上に成膜される酸化物層１４０ｆの膜構造を選択的に変化させ、これにより、酸化物層１４０ｆに高抵抗領域と低抵抗領域とを選択的に形成することができる。
例えば、下地が粗い時の柱状構造の場合の抵抗値が０．１〜１０Ωｃｍであるのに対し、下地が平滑な時の均一な構造の場合、抵抗値を１×１０８Ωｃｍにすることができる。
そして、その後、酸化物層１４０ｆを、２％のシュウ酸を用いて、ゲート電極１２０を横切る所定のチャネルパターンと画素電極１４０ｄとが繋がる形状に加工して、半導体層１４０及び画素電極１４０ｄの形状を作製した。これにより、平滑化面１３０ｇに対応する酸化物層１４０ｆで高抵抗の半導体層１４０が形成され、平滑化面１３０ｇ以外に対応する酸化物層１４０ｆで低抵抗の画素電極１４０ｄが形成される。なお、薄膜トランジスタのソース電極１６１及びドレイン電極１６２のいずれかと、画素電極１４０ｄと、の間を酸化物層１４０ｆで電気的に接続する場合は、その接続する部分の下地となるゲート絶縁膜１３０（ＳｉＯ２膜１３０ｆ）を平滑化されない領域とし、低抵抗の部分にさせる。
この後、例えば、図１４（ｃ）〜図１５（ｂ）に関して説明した工程を経て、本実施例に係る表示装置５２が作製できるが、説明を省略する。
このように、本実施例に係る表示装置５２及びその製造方法においては、画素電極１４０ｄは、半導体層１４０に用いられる酸化物より形成され、半導体層よりも電気抵抗が低い。すなわち、画素電極１４０ｄには、チャネルとなる半導体層１４０と同じ材料、すなわち、同じ酸化物層１４０ｆが用いられる。ただし、膜構造が異なる。
すなわち、画素電極１４０ｄにおける酸化物層１４０ｆは柱状構造を有することができる。例えば、柱状構造の粒径は１０〜３０ｎｍである。一方、チャネルとなる酸化物層１４０ｆは、均一な膜構造とすることができ、この場合は、粒は観察されない。これにより、チャネルに対応する半導体層１４０よりも画素電極１４０ｄを相対的に低抵抗化できる。
その際、上記のように、下地であるゲート絶縁膜１３０の表面の平滑性を選択的に制御することで、画素電極１４０ｄとなる部分の酸化物層１４０ｆを選択的に柱状構造にし、チャネルとなる酸化物層１４０ｆを均一な膜構造とすることができる。
すなわち、表示装置５２は、画素電極１４０ｄの下に設けられ、ゲート絶縁膜１３０と同じ材料で形成された膜をさらに備える。この膜は、上記では、ゲート絶縁膜１３０として説明している。
そして、ゲート電極１２０の上のゲート絶縁膜１３０の半導体層１４０の側の表面は、画素電極１４０ｄの下に設けられた前記膜（ゲート絶縁膜１３０）の画素電極１４０ｄの側の表面よりも平滑性が高い。
例えば、ゲート電極１２０の上のゲート絶縁膜１３０の半導体層１４０の側の表面の凹凸は、０．１〜１ｎｍとすることができる。これにより、その上の酸化物層１４０ｆは均一な膜構造となり、高抵抗となる。
そして、例えば、画素電極１４０ｄの下のゲート絶縁膜１３０（ゲート絶縁膜１３０と同じ材料で形成された上記の膜）の画素電極１４０ｄの側の表面の凹凸は、５〜１０ｎｍとすることができる。これにより、その上の酸化物層１４０ｆは柱状構造となり、低抵抗となる。
なお、上記では、平滑化面１３０ｇをＲＩＥにより形成したが、その形成方法は任意である。また、逆に画素電極１４０ｄの部分を露出させ、その表面の粗さを粗くする表面処理を行っても良い。
すなわち、本実施形態に係る表示装置の製造方法において、酸化物層１４０ｆの形成の前に、ゲート絶縁膜１３０の表面の平滑性を選択的に変化させる表面処理をさらに行うことができる。そして、その表面処理は、画素電極１４０ｄの形成される領域のゲート絶縁膜１３０の表面がそれ以外の部分よりも相対的に粗くなる表面処理とすることができる。すなわち、表面処理を施す表面は、チャネルとなる半導体層１４０に対応する部分でも良く、また、画素電極１４０ｄに対応する部分でも良く、どちらでも良い。
本実施形態に係る表示装置５１及び５２は、薄膜トランジスタと画素電極とをマトリクス状に配置したマトリクス型の表示装置とすることができる。
図１７は、本発明の第２の実施形態に係る別の表示装置の等価回路を例示する回路図である。
すなわち、同図（ａ）及び（ｂ）は、有機ＥＬを用いたアクティブマトリクス型の２種類の表示装置の等価回路を例示している。
図１７（ａ）に表したように、本実施形態に係る有機ＥＬを用いたアクティブマトリクス型の表示装置６０は、画素選択用の第１トランジスタＴｒ１と、電源線３２０に接続され、有機ＥＬ層３０２（光学素子３００）を駆動する画素駆動用のトランジスタＤＴｒを備えている。第１トランジスタＴｒ１のゲートは走査線２１０に接続され、ソースが信号線２２０に接続されている。これら第１トランジスタＴｒ１と画素駆動用のトランジスタＤＴｒに、本発明の実施形態に係る薄膜トランジスタのいずれかを使用できる。
また、図１７（ｂ）に表したように、本実施形態に係る別の有機ＥＬを用いたアクティブマトリクス型の表示装置６１は、画素選択用の第１〜第４トランジスタＴｒ１〜Ｔｒ４と、画素駆動用のトランジスタＤＴｒを備えている。第２トランジスタＴｒ２のゲートは、ｎ番目の走査線２１０ｎに接続され、第１トランジスタＴｒ１及び第４トランジスタＴｒ４のゲートは、（ｎ−１）番目の走査線２１０ｎ−１に接続されている。そして、第２トランジスタＴｒ２のソースは信号線２２０に接続されている。これら第１〜第４トランジスタＴｒ１〜Ｔｒ４及び画素駆動用のトランジスタＤＴｒに、本発明の実施形態に係る薄膜トランジスタのいずれかを使用できる。
これらの有機ＥＬを用いたアクティブマトリクス型の表示装置６０及び６１は、本発明の実施形態に係る薄膜トランジスタのいずれかを用いているので、熱処理による特性変動を抑制した酸化物半導体を用いた薄膜トランジスタにより、高性能で製造し易い表示装置が得られる。
図１８は、本発明の第２の実施形態に係る別の表示装置の等価回路を例示する回路図である。
図１８に表したように、本発明の第２の実施形態に係るアクティブマトリクス型の表示装置６２の１つの要素においては、光学素子３００となる液晶層３０１は、画素電極１４０ｄと対向電極３１０とに挟まれた電気的負荷であり、それが、補助容量電極２４０で形成される補助容量Ｃｓと並列に接続される。なお、補助容量電極２４０は、補助容量線２３０に接続される。そして、画素電極１４０ｄは、薄膜トランジスタ２１を介して信号線２２０と接続されている。薄膜トランジスタ２１のゲート電極１２０は走査線２１０に接続されている。走査線２１０によって薄膜トランジスタ２１のゲート電極１２０を、順次オン・オフし、所望の電荷を液晶層３０１に書き込み、表示装置６２は表示を行う。
液晶を用いたアクティブマトリクス型の表示装置６２は、本発明の実施形態に係る薄膜トランジスタのいずれかを用いているので、熱処理による特性変動を抑制した酸化物半導体を用いた薄膜トランジスタにより、高性能で製造し易い表示装置が得られる。
このように、本実施形態に係る表示装置６０、６１及び６２は、マトリクス状に配置された本発明の実施形態に係るいずれかの複数の薄膜トランジスタと、前記薄膜トランジスタのそれぞれのゲート電極に接続された走査線と、前記薄膜トランジスタのそれぞれのソース電極及びそれぞれのドレイン電極のいずれか一方に接続された信号線２２０と、前記薄膜トランジスタのそれぞれのソース電極及びそれぞれのドレイン電極のいずれか他方に接続された画素電極１４０ｄと、前記画素電極に与えられる電気信号によって発光を生ずる光学素子３００と、を備える。
この時、上記の画素電極１４０ｄは、前記薄膜トランジスタの半導体層１４０となる酸化物層１４０ｆより形成され、半導体層１４０よりも電気抵抗が低いものとすることができる。
ただし、本発明はこれには限定されず、用いる薄膜トランジスタが本発明の実施形態に係るいずれかの薄膜トランジスタである限り、画素電極１４０ｄの構成は任意である。ただし、既に説明したように、画素電極１４０ｄとして、前記薄膜トランジスタの半導体層１４０となる酸化物層１４０ｆより形成され、半導体層１４０よりも電気抵抗が低いものとすることで、画素電極１４０ｄとして別の導電膜を形成する工程が省略でき有利である。
（第３の実施の形態）
本発明の第３の実施形態は、薄膜トランジスタの製造方法である。
すなわち、基板１１０ｇと、基板１１０ｇの上に設けられたゲート電極１２０と、ゲート電極１２０の上にゲート絶縁膜１３０を介して設けられ、酸化物より形成された半導体層１４０と、半導体層１４０の上において、ゲート電極１２０を挟むように離間して設けられたソース電極１６１及びドレイン電極１６２と、ソース電極１６１及びドレイン電極１６２と、半導体層１４０と、の間に設けられたチャネル保護層１５０と、を有する薄膜トランジスタの製造方法である。以下、その製造方法の特徴の部分について説明する。
図１９は、本発明の第３の実施形態に係る薄膜トランジスタの製造方法を例示するフローチャート図である。
図１９に表したように、本実施形態に係る薄膜トランジスタの製造方法においては、まず、基板１１０ｇの上にゲート電極１２０を形成する（ステップＳ１１０）。
そして、ゲート電極１２０の上にゲート絶縁膜１３０を形成する（ステップＳ１２０）。
そして、ゲート絶縁膜１３０の上に半導体層１４０を形成する（ステップＳ１３０）。
そして、ゲート電極１２０の上における半導体層１４０の側面１４０ｓの少なくとも一部を覆うように前記チャネル保護層１５０を形成する（ステップＳ１４０）。すなわち、例えば、半導体層１４０のソース電極１６１及びドレイン電極１６２と接続される領域を除いて、半導体層１４０の側面１４０ｓの少なくとも一部を覆うようにチャネル保護層１５０を形成する。なお、この時、半導体層１４０の上面１４０ｕも覆う。
そして、半導体層１４０及びチャネル保護層１５０を１６０℃以上の温度で加熱処理する（ステップＳ１５０）。
その後、半導体層１４０及びチャネル保護層１５０の上にソース電極１６１及びドレイン電極１６２を形成する（ステップＳ１６０）。すなわち、例えば、半導体層１４０のソース電極１６１及びドレイン電極１６２と接続される領域のそれぞれの上にソース電極１６１及びドレイン電極１６２を形成する。
すなわち、上記の製造方法においては、図２及び図３に関して説明した方法を用いることができる。
上記の製造方法によれば、ステップＳ１５０における加熱処理によって、チャネル保護層１５０の成膜の際に生じる半導体層１４０のダメージを回復させることができる。なお、この加熱処理（ステップＳ１５０）の後にステップＳ１６０を実施することで、ソース電極１６１及びドレイン電極１６２にダメージを与えることがない。そして、この加熱処理（ステップＳ１５０）の際に、半導体層１４０において電流経路となり得る側面１４０ｓの少なくとも一部（及び上面１４０ｕ）をチャネル保護層１５０で保護することで、半導体層１４０から酸素が離脱して低抵抗化することがない。これにより、熱処理による特性変動を抑制した酸化物半導体を用いた薄膜トランジスタの製造方法が提供できる。
なお、上記のステップＳ１４０において、チャネル保護層１５０は、ソース電極１６１が形成される領域のドレイン電極１６２が形成される領域と対向する辺の延長線１６１ｐと、ドレイン電極１６２が形成される領域のソース電極１６１が形成される領域と対向する辺の延長線１６２ｐと、の間における半導体層１４０の側面１４０ｓの少なくとも一部を覆うように形成されることができる。これにより、上記の電流経路を効率的に遮断できる。
（第４の実施の形態）
本発明の第４の実施形態は、表示装置の製造方法である。すなわち、基板１１０ｇと、基板１１０ｇの上に設けられたゲート電極１２０と、ゲート電極１２０の上にゲート絶縁膜１３０を介して設けられ、酸化物より形成された半導体層１４０と、半導体層１４０の上において、ゲート電極２０を挟むように離間して設けられたソース電極１６１及びドレイン電極１６２と、ソース電極１６１及びドレイン電極１６２と、半導体層１４０と、の間に設けられたチャネル保護層１５０と、を有する薄膜トランジスタと、薄膜トランジスタのソース電極１６１及びドレイン電極１６２のいずれか一方に接続された画素電極１４０ｄと、画素電極１４０ｄに与えられる電気信号によって、光学特性の変化と、発光と、の少なくともいずれかを生ずる光学素子３００と、を有する表示装置の製造方法である。以下、その製造方法の特徴の部分について説明する。
図２０は、本発明の第４の実施形態に係る表示装置の製造方法を例示するフローチャート図である。
図２０に表したように、本実施形態に係る表示装置の製造方法においては、まず、基板１１０ｇの上にゲート電極１２０を形成する（ステップＳ３１０）。
そして、ゲート電極１２０の上にゲート絶縁膜１３０を形成する（ステップＳ３２０）。
そして、ゲート絶縁膜１３０の上に、半導体層１４０及び画素電極１４０ｄとなる酸化物層１４０ｆを形成する（ステップＳ３３０）。
そして、ゲート電極１２０の上における酸化物層１４０ｆの側面の少なくとも一部を覆い、画素電極１４０ｄの形成される領域の酸化物層１４０ｆを露出するように、チャネル保護層１５０を形成する（ステップＳ３４０）。すなわち、例えば、半導体層１４０のソース電極１６１及びドレイン電極１６２と接続される領域を除いて、酸化物層１４０ｆの側面１４０ｓの少なくとも一部（及び上面１４０ｕ）を覆い、画素電極１４０ｄの形成される領域の酸化物層１４０ｆを露出するように、チャネル保護層１５０を形成する。
そして、酸化物層１４０ｆ及びチャネル保護層１５０を１６０℃以上の温度で加熱処理し、チャネル保護層１５０から露出した酸化物層１４０ｆの電気抵抗を低下させて画素電極１４０ｄを形成する（ステップＳ３５０）。
その後、半導体層１４０及びチャネル保護層１５０の上にソース電極１６１及びドレイン電極１６２を形成する（ステップＳ３６０）。すなわち、半導体層１４０のソース電極１６１及びドレイン電極１６２と接続される領域のそれぞれの上にソース電極１６１及びドレイン電極１６２を形成する。
すなわち、上記の製造方法においては、図１４及び図１５に関して説明した方法を用いることができる。
本実施形態に係る表示装置の製造方法によれば、画素電極１４０ｄとなる別の膜を形成する工程を省略でき、高生産性の、熱処理による特性変動を抑制した酸化物半導体を用いた表示装置及びその製造方法が提供できる。
上記のステップＳ３４０において、例えば、チャネル保護層１５０は、ソース電極１６１が形成される領域のドレイン電極１６２が形成される領域と対向する辺の延長線１６１ｐと、ドレイン電極１６２が形成される領域のソース電極１６１が形成される領域と対向する辺の延長線１６２ｐと、の間における半導体層１４０の側面１４０ｓの少なくとも一部を覆うように形成されることができる。これにより、上記の電流経路を効率的に遮断できる。
図２１は、本発明の第４の実施形態に係る表示装置の別の製造方法を例示するフローチャート図である。
図２１に表したように、別の製造方法では、まず、基板１１０ｇの上にゲート電極１２０を形成する（ステップＳ４１０）。
そして、ゲート電極１２０の上にゲート絶縁膜１３０を形成する（ステップＳ４２０）。
そして、ゲート絶縁膜１３０の表面の平滑性を選択的に変化させる表面処理を行う（ステップＳ４２１）。すなわち、例えば、チャネルとなる半導体層１４０の下地となる部分のゲート絶縁膜１３０をＲＩＥで処理して平滑化する。
この時、例えば、画素電極１４０ｄの下地となるゲート絶縁膜１３０は例えばレジストで保護して平滑化されないようにする。また、画素電極１４０ｄ以外の所望の部分を平滑化されないようにして、任意の導電性の領域を作製し、例えば配線部として利用することができる。
その後、ゲート絶縁膜１３０の上に、前記酸化物の層を形成する（ステップＳ４３０）。すなわち、半導体層１４０及び画素電極１４０ｄとなる酸化物層１４０ｆを形成する。これにより、例えば、画素電極１４０ｄとなる部分の酸化物層１４０ｆは柱状構造となり、相対的に低抵抗となる。
これにより、画素電極１４０ｄとなる別の膜を形成する工程を省略し、高生産性の酸化物半導体を用いた表示装置及びその製造方法が提供できる。
なお、図２０で説明したステップＳ３３０の酸化物層１４０ｆの形成の前に、その下地となるゲート絶縁膜１３０の表面の平滑性を選択的に変化させる上記のステップＳ４２１の表面処理をさらに行っても良い。
すなわち、図２０に例示したステップＳ３２０とステップＳ３３０との間に、チャネルとなる半導体層１４０の下のゲート絶縁膜１３０と、画素電極１４０ｄの下のゲート絶縁膜１３０と、で表面の平滑性を変える。例えば、上記の表面処理は、画素電極１４０ｄの形成される領域のゲート絶縁膜１３０の表面を、それ以外の部分よりも相対的に粗くする表面処理とすることができる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、薄膜トランジスタ、その製造方法、表示装置及びその製造方法を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した薄膜トランジスタ、その製造方法、表示装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての薄膜トランジスタ、その製造方法、表示装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明の第１の実施形態に係る薄膜トランジスタの構造を例示する模式的断面図である。 本発明の第１の実施例に係る薄膜トランジスタの製造方法を例示する工程順模式的断面図である。 図２に続く工程順模式的断面図である。 本発明の第１の実施例に係る薄膜トランジスタの特性を例示するグラフ図である。 第１の比較例の薄膜トランジスタの構造を例示する模式的断面図である。 第１の比較例の薄膜トランジスタの特性を例示するグラフ図である。 第２の比較例の薄膜トランジスタの構造を例示する模式的断面図である。 実験に用いた薄膜トランジスタの構成及び実験結果を例示する模式図である。 本発明の第１の実施形態に係る変形例の薄膜トランジスタの構成を例示する模式的平面図である。 本発明の第２の実施例に係る薄膜トランジスタの製造方法を例示する工程順模式的断面図である。 本発明の第３の実施例に係る薄膜トランジスタの製造方法を例示する工程順模式的断面図である。 図１１に続く工程順模式的断面図である。 本発明の第２の実施形態に係る表示装置の構成を例示する模式的断面図である。 本発明の第４の実施例に係る表示装置の製造方法を例示する工程順模式的断面図である。 図１４に続く工程順模式的断面図である。 本発明の第５の実施例に係る表示装置の製造方法を例示する工程順模式的断面図である。 本発明の第２の実施形態に係る別の表示装置の等価回路を例示する回路図である。 本発明の第２の実施形態に係る別の表示装置の等価回路を例示する回路図である。 本発明の第３の実施形態に係る薄膜トランジスタの製造方法を例示するフローチャート図である。 本発明の第４の実施形態に係る表示装置の製造方法を例示するフローチャート図である。 本発明の第４の実施形態に係る表示装置の別の製造方法を例示するフローチャート図である。
符号の説明
１１、１１ａ、１２、１３、１３ａ、１４、１５、１５ａ、２１、９１、９２、９３ 薄膜トランジスタ
５１、５２、６０、６１、６２ 表示装置
９３ａ チャネル部トランジスタ
９３ｂ 周辺部トランジスタ
１１０ 絶縁層
１１０ｇ 基板（ガラス基板）
１１１ 主面
１２０ ゲート電極
１２１ｆ Ａｌ膜
１２２ｆ Ｍｏ膜
１２３ コンタクト部
１２３ｈ コンタクトホール
１３０ ゲート絶縁膜
１３０ｆ ＳｉＯ２膜
１３０ｇ 平滑化面
１３０ｒ レジスト
１４０ 半導体層
１４０ｄ 画素電極
１４０ｆ 酸化物層（酸化物の層）
１４０ｍ、１４０ｎ 領域
１４０ｓ 側面
１４０ｕ 上面
１４１ ソースコンタクト領域
１４１ｈ コンタクトホール
１４２ ドレインコンタクト領域
１４２ｈ コンタクトホール
１４５ｃ チャネル部電流経路
１４５ｓ 周辺部電流経路
１４６ｓ 近傍領域
１５０ チャネル保護層
１５０ｆ ＳｉＯ２膜
１６０ｆ 積層膜
１６１ ソース電極
１６１ｐ 延長線
１６１ｑ 開口部
１６２ ドレイン電極
１６２ｐ 延長線
１６２ｑ 開口部
１６６、１６８ Ｍｏ膜
１６７ Ａｌ膜
１８１ パッシベーション膜
１８２ バンク
１９１ Ｃｕフタロシアニン層
１９２ α−ＮＰＤ層
１９３ Ａｌｑ３層
１９４ ＬｉＦ層
１９５ Ａｌ層
２１０、２１０ｎ、２１０ｎ−１ 走査線
２２０ 信号線
２３０ 補助容量線
２４０ 補助容量電極
３００ 光学素子
３０１ 液晶層
３０２ 有機ＥＬ層
３１０ 対向電極
３２０ 電源線

Claims (17)

  1. 絶縁層と、
    前記絶縁層の上に設けられたゲート電極と、
    前記ゲート電極の上にゲート絶縁膜を介して設けられ、酸化物より形成された半導体層と、
    前記半導体層の上において、前記ゲート電極を挟むように離間して設けられたソース電極及びドレイン電極と、
    前記ソース電極及び前記ドレイン電極と、前記半導体層と、の間に設けられ、前記ゲート電極の上において、前記ソース電極及び前記ドレイン電極から露出した前記半導体層の側面の少なくとも一部を覆うチャネル保護層と、
    を備えたことを特徴とする薄膜トランジスタ。
  2. 前記チャネル保護層は、前記ソース電極の前記ドレイン電極と対向する辺の延長線と、前記ドレイン電極の前記ソース電極と対向する辺の延長線と、の間における前記半導体層の側面の少なくとも一部を覆うことを特徴とする請求項１記載の薄膜トランジスタ。
  3. 前記チャネル保護層は、酸素を含有することを特徴とする請求項１または２に記載の薄膜トランジスタ。
  4. 基板と、前記基板の上に設けられたゲート電極と、前記ゲート電極の上にゲート絶縁膜を介して設けられ、酸化物より形成された半導体層と、前記半導体層の上において、前記ゲート電極を挟むように離間して設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極と、前記半導体層と、の間に設けられたチャネル保護層と、を有する薄膜トランジスタの製造方法であって、
    前記基板の上に前記ゲート電極を形成し、
    前記ゲート電極の上に前記ゲート絶縁膜を形成し、
    前記ゲート絶縁膜の上に前記半導体層を形成し、
    前記ゲート電極の上における前記半導体層の側面の少なくとも一部を覆うように前記チャネル保護層を形成し、
    前記半導体層及びチャネル保護層を１６０℃以上の温度で加熱処理し、
    その後、前記半導体層及び前記チャネル保護層の上に前記ソース電極及び前記ドレイン電極を形成することを特徴とする薄膜トランジスタの製造方法。
  5. 前記チャネル保護層は、前記ソース電極が形成される領域の前記ドレイン電極が形成される領域と対向する辺の延長線と、前記ドレイン電極が形成される領域の前記ソース電極が形成される領域と対向する辺の延長線と、の間における前記半導体層の側面の少なくとも一部を覆うように形成されることを特徴とする請求項４記載の薄膜トランジスタの製造方法。
  6. 請求項１〜３のいずれか１つに記載の薄膜トランジスタと、
    前記薄膜トランジスタの前記ソース電極及び前記ドレイン電極のいずれか一方に接続され、前記酸化物より形成され、前記半導体層よりも電気抵抗が低い画素電極と、
    前記画素電極に与えられる電気信号によって、光学特性の変化と、発光と、の少なくともいずれかを生ずる光学素子と、
    を備えたことを特徴とする表示装置。
  7. 前記画素電極は、前記チャネル保護層から露出していることを特徴とする請求項６記載の表示装置。
  8. 前記画素電極に含まれる酸素濃度は、前記半導体層に含まれる酸素濃度よりも低いことを特徴とする請求項６または７に記載の表示装置。
  9. 前記画素電極における前記酸化物は、柱状構造を有することを特徴とする請求項６〜８のいずれか１つに記載の表示装置。
  10. 前記画素電極の下に設けられ、前記ゲート絶縁膜と同じ材料で形成された膜をさらに備え、
    前記ゲート電極の上の前記ゲート絶縁膜の前記半導体層の側の表面は、前記画素電極の下に設けられた前記膜の前記画素電極の側の表面よりも平滑性が高いことを特徴とする請求項６〜９のいずれか１つに記載の表示装置。
  11. 前記画素電極の下に設けられた前記膜の前記画素電極の側の表面の凹凸は、５〜１０ｎｍであることを特徴とする請求項１０記載の表示装置。
  12. 前記ゲート電極の上の前記ゲート絶縁膜の前記半導体層の側の表面の凹凸は、０．１〜１ｎｍであることを特徴とする請求項６〜１１のいずれか１つに記載の表示装置。
  13. 前記薄膜トランジスタ及び前記画素電極はマトリクス状にそれぞれ複数配置され、
    前記薄膜トランジスタのそれぞれのゲート電極に接続された走査線と、
    前記薄膜トランジスタのそれぞれのソース電極及びそれぞれのドレイン電極のいずれか他方に接続された信号線と、
    をさらに備えることを特徴とする請求項６〜１２のいずれか１つに記載の表示装置。
  14. 基板と、前記基板の上に設けられたゲート電極と、前記ゲート電極の上にゲート絶縁膜を介して設けられ、酸化物より形成された半導体層と、前記半導体層の上において、前記ゲート電極を挟むように離間して設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極と、前記半導体層と、の間に設けられたチャネル保護層と、を有する薄膜トランジスタと、前記薄膜トランジスタの前記ソース電極及び前記ドレイン電極のいずれか一方に接続された画素電極と、前記画素電極に与えられる電気信号によって、光学特性の変化と、発光と、の少なくともいずれかを生ずる光学素子と、を有する表示装置の製造方法であって、
    前記基板の上に前記ゲート電極を形成し、
    前記ゲート電極の上に前記ゲート絶縁膜を形成し、
    前記ゲート絶縁膜の上に、前記酸化物の層を形成し、
    前記ゲート電極の上における前記酸化物の層の側面の少なくとも一部を覆い、前記画素電極の形成される領域の前記酸化物の層を露出するように、前記チャネル保護層を形成し、
    前記酸化物の層及びチャネル保護層を１６０℃以上の温度で加熱処理し、前記チャネル保護層から露出した前記酸化物の層の電気抵抗を低下させて前記画素電極を形成し、
    その後、前記半導体層及び前記チャネル保護層の上に前記ソース電極及び前記ドレイン電極を形成することを特徴とする表示装置の製造方法。
  15. 前記酸化物の層の形成の前に、前記ゲート絶縁膜の表面の平滑性を選択的に変化させる表面処理をさらに行うことを特徴とする請求項１４記載の表示装置の製造方法。
  16. 前記表面処理は、前記画素電極の形成される領域の前記ゲート絶縁膜の表面がそれ以外の部分よりも相対的に粗くなる表面処理であることを特徴とする請求項１５記載の表示装置の製造方法。
  17. 基板と、前記基板の上に設けられたゲート電極と、前記ゲート電極の上にゲート絶縁膜を介して設けられ、酸化物より形成された半導体層と、前記半導体層の上において、前記ゲート電極を挟むように離間して設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極と、前記半導体層と、の間に設けられたチャネル保護層と、を有する薄膜トランジスタと、前記薄膜トランジスタの前記ソース電極及び前記ドレイン電極のいずれか一方に接続された画素電極と、前記画素電極に与えられる電気信号によって、光学特性の変化と、発光と、の少なくともいずれかを生ずる光学素子と、を有する表示装置の製造方法であって、
    前記基板の上に前記ゲート電極を形成し、
    前記ゲート電極の上に前記ゲート絶縁膜を形成し、
    前記ゲート絶縁膜の表面の平滑性を選択的に変化させる表面処理を行い、
    前記ゲート絶縁膜の上に、前記酸化物の層を形成することを特徴とする表示装置の製造方法。
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US13/293,298 US8679904B2 (en) 2008-11-19 2011-11-10 Method for manufacturing a thin film transistor including a channel protecting layer
US13/365,730 US8525182B2 (en) 2008-11-19 2012-02-03 Thin film transistor, method for manufacturing same, display device, and method for manufacturing same
US14/165,093 US8895376B2 (en) 2008-11-19 2014-01-27 Thin film transistor, method for manufacturing same, display device, and method for manufacturing same
US14/479,015 US9087746B2 (en) 2008-11-19 2014-09-05 Thin film transistor, method for manufacturing same, display device, and method for manufacturing same

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Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010212673A (ja) * 2009-02-13 2010-09-24 Semiconductor Energy Lab Co Ltd トランジスタ、及び当該トランジスタを具備する半導体装置、並びにそれらの作製方法
JP2010212671A (ja) * 2009-02-13 2010-09-24 Semiconductor Energy Lab Co Ltd トランジスタ、及び当該トランジスタを具備する半導体装置、並びにそれらの作製方法
JP2010212672A (ja) * 2009-02-13 2010-09-24 Semiconductor Energy Lab Co Ltd トランジスタ、及び当該トランジスタを具備する半導体装置、並びにそれらの作製方法
EP2390144A1 (en) 2010-05-31 2011-11-30 Takata Corp. Curtain airbag
WO2012017626A1 (ja) * 2010-08-04 2012-02-09 シャープ株式会社 薄膜トランジスタ基板及びその製造方法並びに液晶表示パネル
WO2012090490A1 (ja) * 2010-12-28 2012-07-05 出光興産株式会社 酸化物半導体薄膜層を有する積層構造及び薄膜トランジスタ
WO2012117695A1 (ja) * 2011-02-28 2012-09-07 シャープ株式会社 半導体装置及びその製造方法並びに表示装置
JP2012182388A (ja) * 2011-03-02 2012-09-20 Toshiba Corp 薄膜トランジスタ及びその製造方法、表示装置
JP2012212714A (ja) * 2011-03-30 2012-11-01 Toshiba Corp 薄膜トランジスタアレイ基板、その製造方法、および表示装置
JP5074625B2 (ja) * 2009-07-24 2012-11-14 シャープ株式会社 薄膜トランジスタ基板の製造方法
JP2013016866A (ja) * 2010-12-28 2013-01-24 Idemitsu Kosan Co Ltd 酸化物半導体薄膜層を有する積層構造、積層構造の製造方法、薄膜トランジスタ及び表示装置
JP2013070039A (ja) * 2011-09-07 2013-04-18 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
KR20130045173A (ko) * 2011-10-24 2013-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP2013211410A (ja) * 2012-03-30 2013-10-10 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置および電子機器
WO2013172185A1 (ja) * 2012-05-14 2013-11-21 シャープ株式会社 半導体装置およびその製造方法
JP2014063141A (ja) * 2012-08-03 2014-04-10 Semiconductor Energy Lab Co Ltd 半導体装置
WO2014069316A1 (ja) * 2012-10-31 2014-05-08 シャープ株式会社 エレクトロルミネッセンス基板およびその製造方法、エレクトロルミネッセンス表示パネル、エレクトロルミネッセンス表示装置
JP2014524666A (ja) * 2011-08-22 2014-09-22 京東方科技集團股▲ふん▼有限公司 酸化物ｔｆｔアレイ基板及びその製造方法並びに電子デバイス
JP2015035608A (ja) * 2008-12-19 2015-02-19 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US9029209B2 (en) 2010-10-18 2015-05-12 Sharp Kabushiki Kaisha Method of manufacturing a thin film transistor substrate and thin film transistor substrate manufactured by the same
WO2015072196A1 (ja) * 2013-11-18 2015-05-21 シャープ株式会社 半導体装置
JP2015141346A (ja) * 2014-01-29 2015-08-03 東洋紡株式会社 液晶表示装置及び偏光板
JP2015529012A (ja) * 2012-07-20 2015-10-01 京東方科技集團股▲ふん▼有限公司 アレイ基板の製造方法、アレイ基板及び表示装置
US9171940B2 (en) 2011-01-13 2015-10-27 Sharp Kabushiki Kaisha Thin film transistor substrate, display device, and method for manufacturing thin film transistor substrate
JP2017098579A (ja) * 2011-11-11 2017-06-01 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US9755036B2 (en) 2013-09-18 2017-09-05 Sharp Kabushiki Kaisha Semiconductor device, display device, and method for producing semiconductor device
EP3480853A1 (en) 2017-11-01 2019-05-08 Sharp Kabushiki Kaisha Method for manufacturing thin-film transistor and thin-film transistor

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8247276B2 (en) 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
KR101812683B1 (ko) * 2009-10-21 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR20110093113A (ko) * 2010-02-11 2011-08-18 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR101636998B1 (ko) * 2010-02-12 2016-07-08 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
US8829517B2 (en) * 2010-07-21 2014-09-09 Sharp Kabushiki Kaisha Substrate, method for fabricating the same, and display device
KR101125904B1 (ko) * 2010-07-26 2012-03-21 서울대학교산학협력단 박막 트랜지스터 및 박막 트랜지스터의 제조 방법
US9069219B2 (en) 2010-08-07 2015-06-30 Sharp Kabushiki Kaisha Thin film transistor substrate and liquid crystal display device provided with same
US8558960B2 (en) * 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
KR20120045178A (ko) * 2010-10-29 2012-05-09 삼성전자주식회사 박막 트랜지스터 및 이의 제조 방법
KR101799048B1 (ko) * 2011-02-25 2017-11-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101784994B1 (ko) * 2011-03-31 2017-10-13 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
US9478668B2 (en) * 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
JP6128775B2 (ja) * 2011-08-19 2017-05-17 株式会社半導体エネルギー研究所 半導体装置
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
DE112012004061B4 (de) 2011-09-29 2024-06-20 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI544263B (zh) * 2011-11-02 2016-08-01 元太科技工業股份有限公司 陣列基板及其製造方法
TWI483344B (zh) * 2011-11-28 2015-05-01 Au Optronics Corp 陣列基板及其製作方法
WO2013137045A1 (ja) * 2012-03-12 2013-09-19 シャープ株式会社 半導体装置およびその製造方法
JP5991668B2 (ja) * 2012-08-23 2016-09-14 株式会社ジャパンディスプレイ 表示装置及びその製造方法
TWI527201B (zh) * 2013-11-06 2016-03-21 友達光電股份有限公司 畫素結構及其製造方法
US9590111B2 (en) 2013-11-06 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
WO2015087586A1 (ja) * 2013-12-10 2015-06-18 シャープ株式会社 半導体装置およびその製造方法
US10032924B2 (en) * 2014-03-31 2018-07-24 The Hong Kong University Of Science And Technology Metal oxide thin film transistor with channel, source and drain regions respectively capped with covers of different gas permeability
US20150329371A1 (en) * 2014-05-13 2015-11-19 Semiconductor Energy Laboratory Co., Ltd. Oxide, semiconductor device, module, and electronic device
CN106158857B (zh) 2015-04-21 2020-12-22 联华电子股份有限公司 半导体元件及其制作方法
CN106653772B (zh) * 2016-12-30 2019-10-01 惠科股份有限公司 一种显示面板及制程
US10504939B2 (en) 2017-02-21 2019-12-10 The Hong Kong University Of Science And Technology Integration of silicon thin-film transistors and metal-oxide thin film transistors
CN107808826A (zh) * 2017-10-26 2018-03-16 京东方科技集团股份有限公司 一种底发射顶栅自对准薄膜晶体管的制备方法
CN112951845A (zh) 2021-01-25 2021-06-11 武汉华星光电技术有限公司 阵列基板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002042560A (ja) * 2000-07-31 2002-02-08 Toppan Printing Co Ltd 導電性部材及びそれを用いた表示装置及びその製造方法
JP2003043522A (ja) * 2001-08-02 2003-02-13 Sony Corp 反射型液晶表示装置
JP2007059560A (ja) * 2005-08-24 2007-03-08 Sharp Corp 薄膜半導体装置、薄膜半導体装置の製造方法、及び液晶表示装置
JP2007220820A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタアレイ及びその製法
JP2008040343A (ja) * 2006-08-09 2008-02-21 Nec Corp 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP2008205469A (ja) * 2007-02-16 2008-09-04 Samsung Electronics Co Ltd 薄膜トランジスタ及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7785948B2 (en) * 2004-08-20 2010-08-31 National Institute Of Advanced Industrial Science And Technology Semiconductor element and process for producing the same
JP2006173327A (ja) * 2004-12-15 2006-06-29 Canon Inc 薄膜トランジスタとその製造方法および製造装置
JP2007157916A (ja) 2005-12-02 2007-06-21 Idemitsu Kosan Co Ltd Ｔｆｔ基板及びｔｆｔ基板の製造方法
KR20070092455A (ko) * 2006-03-10 2007-09-13 삼성전자주식회사 표시 장치 및 그 제조 방법
JP2009194351A (ja) * 2007-04-27 2009-08-27 Canon Inc 薄膜トランジスタおよびその製造方法
JPWO2008136505A1 (ja) * 2007-05-08 2010-07-29 出光興産株式会社 半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法
JP5354999B2 (ja) * 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP5319961B2 (ja) * 2008-05-30 2013-10-16 富士フイルム株式会社 半導体素子の製造方法
TWI396314B (zh) * 2009-07-27 2013-05-11 Au Optronics Corp 畫素結構、有機電激發光顯示單元及其製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002042560A (ja) * 2000-07-31 2002-02-08 Toppan Printing Co Ltd 導電性部材及びそれを用いた表示装置及びその製造方法
JP2003043522A (ja) * 2001-08-02 2003-02-13 Sony Corp 反射型液晶表示装置
JP2007059560A (ja) * 2005-08-24 2007-03-08 Sharp Corp 薄膜半導体装置、薄膜半導体装置の製造方法、及び液晶表示装置
JP2007220820A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタアレイ及びその製法
JP2008040343A (ja) * 2006-08-09 2008-02-21 Nec Corp 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP2008205469A (ja) * 2007-02-16 2008-09-04 Samsung Electronics Co Ltd 薄膜トランジスタ及びその製造方法

Cited By (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015035608A (ja) * 2008-12-19 2015-02-19 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP2010212671A (ja) * 2009-02-13 2010-09-24 Semiconductor Energy Lab Co Ltd トランジスタ、及び当該トランジスタを具備する半導体装置、並びにそれらの作製方法
JP2010212672A (ja) * 2009-02-13 2010-09-24 Semiconductor Energy Lab Co Ltd トランジスタ、及び当該トランジスタを具備する半導体装置、並びにそれらの作製方法
JP2010212673A (ja) * 2009-02-13 2010-09-24 Semiconductor Energy Lab Co Ltd トランジスタ、及び当該トランジスタを具備する半導体装置、並びにそれらの作製方法
JPWO2011010415A1 (ja) * 2009-07-24 2012-12-27 シャープ株式会社 薄膜トランジスタ基板の製造方法
JP5074625B2 (ja) * 2009-07-24 2012-11-14 シャープ株式会社 薄膜トランジスタ基板の製造方法
US8481373B2 (en) 2009-07-24 2013-07-09 Sharp Kabushiki Kaisha Method for manufacturing thin film transistor substrate
EP2390144A1 (en) 2010-05-31 2011-11-30 Takata Corp. Curtain airbag
WO2012017626A1 (ja) * 2010-08-04 2012-02-09 シャープ株式会社 薄膜トランジスタ基板及びその製造方法並びに液晶表示パネル
US9196742B2 (en) 2010-08-04 2015-11-24 Sharp Kabushiki Kaisha Thin film transistor substrate, method for manufacturing the same, and liquid crystal display panel
US9029209B2 (en) 2010-10-18 2015-05-12 Sharp Kabushiki Kaisha Method of manufacturing a thin film transistor substrate and thin film transistor substrate manufactured by the same
US8785927B2 (en) 2010-12-28 2014-07-22 Idemitsu Kosan Co., Ltd. Laminate structure including oxide semiconductor thin film layer, and thin film transistor
JP2013016866A (ja) * 2010-12-28 2013-01-24 Idemitsu Kosan Co Ltd 酸化物半導体薄膜層を有する積層構造、積層構造の製造方法、薄膜トランジスタ及び表示装置
CN103038889A (zh) * 2010-12-28 2013-04-10 出光兴产株式会社 具有氧化物半导体薄膜层的层叠结构以及薄膜晶体管
WO2012090490A1 (ja) * 2010-12-28 2012-07-05 出光興産株式会社 酸化物半導体薄膜層を有する積層構造及び薄膜トランジスタ
JP2013102227A (ja) * 2010-12-28 2013-05-23 Idemitsu Kosan Co Ltd 薄膜トランジスタ、その製造方法、及び表示装置
JP2012253315A (ja) * 2010-12-28 2012-12-20 Idemitsu Kosan Co Ltd 酸化物半導体薄膜層を有する積層構造及び薄膜トランジスタ
JP2013145885A (ja) * 2010-12-28 2013-07-25 Idemitsu Kosan Co Ltd 酸化物半導体薄膜層を有する積層構造の製造方法
US9171940B2 (en) 2011-01-13 2015-10-27 Sharp Kabushiki Kaisha Thin film transistor substrate, display device, and method for manufacturing thin film transistor substrate
US9023685B2 (en) 2011-02-28 2015-05-05 Sharp Kabushiki Kaisha Semiconductor device, fabrication method for the same, and display apparatus
WO2012117695A1 (ja) * 2011-02-28 2012-09-07 シャープ株式会社 半導体装置及びその製造方法並びに表示装置
JP5379331B2 (ja) * 2011-02-28 2013-12-25 シャープ株式会社 半導体装置の製造方法
US9412765B2 (en) 2011-03-02 2016-08-09 Kabushiki Kaisha Toshiba Thin film transistor, manufacturing method of same, and display device
JP2012182388A (ja) * 2011-03-02 2012-09-20 Toshiba Corp 薄膜トランジスタ及びその製造方法、表示装置
JP2012212714A (ja) * 2011-03-30 2012-11-01 Toshiba Corp 薄膜トランジスタアレイ基板、その製造方法、および表示装置
JP2014524666A (ja) * 2011-08-22 2014-09-22 京東方科技集團股▲ふん▼有限公司 酸化物ｔｆｔアレイ基板及びその製造方法並びに電子デバイス
JP2013070039A (ja) * 2011-09-07 2013-04-18 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
KR20200006604A (ko) * 2011-10-24 2020-01-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102067051B1 (ko) * 2011-10-24 2020-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102414049B1 (ko) 2011-10-24 2022-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20130045173A (ko) * 2011-10-24 2013-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102268430B1 (ko) * 2011-10-24 2021-06-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20210075058A (ko) * 2011-10-24 2021-06-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP2017098579A (ja) * 2011-11-11 2017-06-01 株式会社半導体エネルギー研究所 半導体装置及び電子機器
JP2019080077A (ja) * 2011-11-11 2019-05-23 株式会社半導体エネルギー研究所 半導体装置
US9698273B2 (en) 2012-03-30 2017-07-04 Joled Inc. Thin film transistor, method of manufacturing the same, display unit, and electronic apparatus
JP2013211410A (ja) * 2012-03-30 2013-10-10 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置および電子機器
WO2013172185A1 (ja) * 2012-05-14 2013-11-21 シャープ株式会社 半導体装置およびその製造方法
JP2015529012A (ja) * 2012-07-20 2015-10-01 京東方科技集團股▲ふん▼有限公司 アレイ基板の製造方法、アレイ基板及び表示装置
US9941309B2 (en) 2012-08-03 2018-04-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014063141A (ja) * 2012-08-03 2014-04-10 Semiconductor Energy Lab Co Ltd 半導体装置
WO2014069316A1 (ja) * 2012-10-31 2014-05-08 シャープ株式会社 エレクトロルミネッセンス基板およびその製造方法、エレクトロルミネッセンス表示パネル、エレクトロルミネッセンス表示装置
JPWO2014069316A1 (ja) * 2012-10-31 2016-09-08 シャープ株式会社 エレクトロルミネッセンス基板およびその製造方法、エレクトロルミネッセンス表示パネル、エレクトロルミネッセンス表示装置
US9755036B2 (en) 2013-09-18 2017-09-05 Sharp Kabushiki Kaisha Semiconductor device, display device, and method for producing semiconductor device
WO2015072196A1 (ja) * 2013-11-18 2015-05-21 シャープ株式会社 半導体装置
JP6034980B2 (ja) * 2013-11-18 2016-11-30 シャープ株式会社 半導体装置
US9607996B2 (en) 2013-11-18 2017-03-28 Sharp Kabushiki Kaisha Semiconductor device
JP2015141346A (ja) * 2014-01-29 2015-08-03 東洋紡株式会社 液晶表示装置及び偏光板
EP3480853A1 (en) 2017-11-01 2019-05-08 Sharp Kabushiki Kaisha Method for manufacturing thin-film transistor and thin-film transistor

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