JP2010278165A - 薄膜トランジスタ及びその製造方法 - Google Patents
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Abstract
【課題】Ｖｔｈのシフト量のばらつきが抑えられ、Ｖｔｈが安定した薄膜トランジスタ及びその製造方法を提供する。
【解決手段】本発明の薄膜トランジスタ２００は、ゲート電極１１２と、ゲート電極１１２上に配置されたゲート絶縁膜１２０と、ゲート絶縁膜１２０上に配置された微結晶Ｓｉ層１３３と、酸化珪素膜１４２と酸化珪素膜１４２上に配置されたａ−Ｓｉ層１５２とからなり、微結晶Ｓｉ層１３３におけるゲート電極１１２の上方に位置する部分上に配置された積層体１５６と、積層体１５６の両側の微結晶Ｓｉ層１３３上にそれぞれが配置され、微結晶Ｓｉ層１３３と電気的に接続されたソース電極１７２及びドレイン電極１７３とを備える。
【選択図】図１
【解決手段】本発明の薄膜トランジスタ２００は、ゲート電極１１２と、ゲート電極１１２上に配置されたゲート絶縁膜１２０と、ゲート絶縁膜１２０上に配置された微結晶Ｓｉ層１３３と、酸化珪素膜１４２と酸化珪素膜１４２上に配置されたａ−Ｓｉ層１５２とからなり、微結晶Ｓｉ層１３３におけるゲート電極１１２の上方に位置する部分上に配置された積層体１５６と、積層体１５６の両側の微結晶Ｓｉ層１３３上にそれぞれが配置され、微結晶Ｓｉ層１３３と電気的に接続されたソース電極１７２及びドレイン電極１７３とを備える。
【選択図】図１
Description
本発明は、絶縁基板上に設けられた薄膜トランジスタ及びその製造方法に関し、特にチャネル領域上にエッチングストッパ層を有するボトムゲート型の薄膜トランジスタ及びその製造方法に関する。
液晶表示装置や有機ＥＬ（Electro Luminescence）表示装置の駆動用素子として、ガラス基板や石英基板上に形成された薄膜トランジスタが開発されている。薄膜トランジスタは様々な構造が開発されているが、半導体層のチャネル領域上方にエッチングストッパ層を形成した構造は、半導体層のチャネル領域をエッチングから確実に保護できるため、半導体層を薄く形成することができる。これにより、特性の高い薄膜トランジスタを得ることができる（特許文献１）。
また、エッチングストッパ層を用いた構成において、ａ−Ｓｉ（アモルファスシリコン）層の半導体層の表面をフッ酸処理する際に、半導体層表面のエッチングストッパ層の絶縁膜がエッチングされてしまうという問題を解決することを目的に、エッチングストッパ層の絶縁膜上にａ−Ｓｉ層を積層することも提案されている（特許文献２）。
ところで、特許文献１に記載された従来の薄膜トランジスタでは、エッチングストッパ層内部の固定電荷によるバックゲート効果により、薄膜トランジスタのＶｔｈ（閾値電圧）がシフトする。図５に例示するようなゲート電極１１、ゲート絶縁膜１２、微結晶Ｓｉ層１３、エッチングストッパ層１４、ｎ型Ｓｉ層１６、ソース電極１７、保護膜１８及びドレイン電極１９から構成される特許文献１の薄膜トランジスタの製造では、ソース電極１７及びドレイン電極１９のパターニングが行われる。このパターニングにおいて、エッチングストッパ層１４もエッチングされて薄くなるが、どの程度薄くなるかはエッチング条件等によりばらつく。従って、エッチングストッパ層１４の厚みがばらつくと、固定電荷によるＶｔｈのシフト量もばらつき、Ｖｔｈつまり薄膜トランジスタの特性が安定しないという問題がある。
また、特許文献２に記載された従来の薄膜トランジスタでは、ａ−Ｓｉ層はフッ酸処理時にエッチングストッパ層を保護するためだけのものである。従って、厚みも２０ｎｍ程度と薄く、エッチングストッパ層としては機能していない。よって、基本的には特許文献１と同様にＶｔｈが安定しないという問題が発生する。また、電極パターニングのためのエッチングの後にａ−Ｓｉ層が除去されており、除去された部分に保護膜が形成された場合には、保護膜の固定電荷によりＶｔｈがシフトするため、Ｖｔｈの不安定性が更に大きくなる。
本発明は上記課題を解決するためになされ、Ｖｔｈのシフト量のばらつきが抑えられ、Ｖｔｈが安定した薄膜トランジスタ及びその製造方法を提供することを目的とする。
上記目的を達成するため、本発明に係る薄膜トランジスタは、ゲート電極と、前記ゲート電極上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置された第１の半導体層と、絶縁層と前記絶縁層上に配置された第２の半導体層とからなり、前記第１の半導体層における前記ゲート電極の上方に位置する部分上に配置された積層体と、前記積層体の両側の前記第１の半導体層上にそれぞれが配置され、前記第１の半導体層と電気的に接続されたソース電極及びドレイン電極とを備える。
この構成によれば、第１の半導体層のチャネル領域を保護する第１のエッチングストッパ層としての絶縁層は、さらに第２のエッチングストッパ層としての第２の半導体層により保護される。従って、チャネル領域を保護するエッチングストッパ層の厚みのばらつきを抑えることができるので、該エッチングストッパ層内部の固定電荷によるＶｔｈのシフト量のばらつきを抑えることができる。その結果、Ｖｔｈが安定し、特性が安定した薄膜トランジスタを実現することができる。
ここで、前記第２の半導体層の厚みは少なくとも前記ソース電極またはドレイン電極の膜厚以上であってもよい。また、前記絶縁層の厚みは２０〜１００ｎｍであってもよい。
この構成によれば、絶縁層について第１の半導体層のチャネル領域を保護する機能を維持しつつ、積層体の上に形成される保護膜をチャネル領域から遠ざけて保護膜中の固定電荷の影響を低減してＶｔｈのシフト量のばらつきを抑えることができる。
また、本発明に係る薄膜トランジスタの製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１の半導体層を形成する工程と、前記第１の半導体層における前記ゲート電極の上方に位置する部分上に、絶縁層と前記絶縁層上に配置された第２の半導体層とからなる積層体を形成する工程と、前記第１の半導体層及び前記積層体上に電極層を形成する工程と、前記積層体をエッチングストッパ層としたエッチングにより、前記電極層をパターニングしてソース電極及びドレイン電極を形成する工程とを含む。
この構成によれば、特性が安定した薄膜トランジスタの製造方法を実現することができる。
本発明によれば、エッチングストッパ層（積層体）内部の固定電荷によるバックゲート効果に起因するＶｔｈシフト量のばらつきを抑えることが可能となる。また、エッチングストッパ層上に保護膜を形成した場合において、保護膜の有する固定電荷によるバックゲート効果を低減でき、同じくＶｔｈシフト量のばらつきを抑えることができる。さらに、エッチングストッパ層の絶縁層の厚みを調整することにより、絶縁層内部の固定電荷と、ゲート絶縁膜内部の固定電荷との関係を調整し、最適なＶｔｈとなるように設計することも可能となる。
よって、本発明により、Ｖｔｈが安定した薄膜トランジスタを提供することが可能となるので、優れた特性を持つ有機ＥＬ表示装置や液晶表示装置の駆動用トランジスタを実現することができ、実用的価値は極めて高い。
以下、本発明の実施形態を、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１におけるボトムゲート型の薄膜トランジスタ２００の構造を示す断面図である。
図１は、本発明の実施の形態１におけるボトムゲート型の薄膜トランジスタ２００の構造を示す断面図である。
この薄膜トランジスタ２００は、絶縁性の基板（図外）と、ゲート電極１１２と、ゲート電極１１２上に配置されたゲート絶縁膜１２０と、ゲート絶縁膜１２０上に配置された第１の半導体層としての微結晶Ｓｉ層１３３と、絶縁層としての酸化珪素膜１４２と酸化珪素膜１４２上に配置された第２の半導体層としてのａ−Ｓｉ層１５２とからなり、微結晶Ｓｉ層１３３におけるゲート電極１１２の上方に位置する部分上に配置された積層体１５６と、積層体１５６の両側の微結晶Ｓｉ層１３３上にそれぞれが配置され、微結晶Ｓｉ層１３３と電気的に接続されたソース電極１７２及びドレイン電極１７３と、ａ−Ｓｉ層１５２上に配置された保護膜１８１とを備える。
この薄膜トランジスタ２００は、基板上に設けられ、モリブデンやアルミなどのメタルから構成されるゲート電極１１２を備えている。ゲート電極１１２はゲート絶縁膜１２０で覆われている。
ゲート電極１１２の上方に位置するゲート絶縁膜１２０上には微結晶Ｓｉ層１３３が設けられており、微結晶Ｓｉ層１３３のチャネル領域上には、酸化珪素膜１４２とａ−Ｓｉ層１５２との積層体１５６がエッチングストッパ層として設けられている。
積層体１５６上と積層体１５６の両側にある微結晶Ｓｉ層１３３のソース領域及びドレイン領域上には、それぞれを覆うようにｎ型Ｓｉ層１６２及び１６３とソース電極１７２及びドレイン電極１７３とが設けられている。ｎ型Ｓｉ層１６２及び１６３は微結晶Ｓｉ層１３３とソース電極１７２及びドレイン電極１７３との間の低接触抵抗を実現している。ソース電極１７２及びドレイン電極１７３はアルミやモリブデンなどのメタルから構成されている。また、ソース電極１７２とドレイン電極１７３とは、積層体１５６上方で分断（分離）されており、ゲート電極１１２に適正な電圧が印加されない限り電気的に絶縁状態である。
薄膜トランジスタ２００を構成する基板、ゲート絶縁膜１２０、ゲート電極１１２、微結晶Ｓｉ層１３３、積層体１５６、ｎ型Ｓｉ層１６２及び１６３、ソース電極１７２並びにドレイン電極１７３から構成される構造体を覆うように保護膜１８１が設けられている。保護膜１８１は、一般的にプラズマＣＶＤ（Chemical Vapor Deposition）により成膜された窒化珪素膜から構成される。
ここで、積層体１５６を構成する酸化珪素膜１４２はプラズマＣＶＤ装置で成膜されるのが一般的であり、膜中の固定電荷により薄膜トランジスタ２００のＶｔｈのシフトが発生する。そのため酸化珪素膜１４２の膜厚はなるべく薄い方が望ましい。
しかし、酸化珪素膜１４２はその上に設けられるａ−Ｓｉ層１５２をドライエッチングし積層体１５６を形成する際のエッチングストッパ膜となり、チャネル電流の経路となる微結晶Ｓｉ層１３３をドライエッチングから保護する機能を有している。そのためａ−Ｓｉ層１５２のエッチングの酸化珪素膜１４２に対するエッチング選択比、及びａ−Ｓｉ層１５２の膜厚を考慮して酸化珪素膜１４２の膜厚を決定する必要がある。
また、保護膜１８１の持つ固定電荷もＶｔｈシフトに影響を及ぼすことから、保護膜１８１をチャネル領域からなるべく遠ざけることが必要である。そのため、積層体１５６の膜厚は、ｎ型Ｓｉ層１６２の膜厚を含めたソース電極１７２、またはｎ型Ｓｉ層１６３の膜厚を含めたドレイン電極１７３の膜厚よりも厚いことが望ましい。このような構成により、保護膜１８１とチャネル領域との距離を、保護膜１８１とソース領域及びドレイン領域との距離に比べて大きくすることができ、保護膜１８１中の固定電荷の影響を低減できる。
また、プラズマＣＶＤ装置において再現性よく成膜できる膜厚は少なくとも２０ｎｍ以上である。一方、ソース電極１７２及びドレイン電極１７３の厚さは５００ｎｍ程度であり、ａ−Ｓｉ層１５２のエッチングの酸化珪素膜１４２に対するエッチング選択比は５から３０が現実的である。
以上より、ａ−Ｓｉ層１５２の厚みは少なくともソース電極１７２またはドレイン電極１７３の膜厚以上であり、酸化珪素膜１４２の膜厚は２０〜１００ｎｍが望ましい。
次に、本実施の形態の薄膜トランジスタ２００の製造工程を説明する。
図２Ａ〜図２Ｋは、本実施の形態におけるボトムゲート型の薄膜トランジスタ２００の製造方法を示す断面図である。
図２Ａ〜図２Ｋは、本実施の形態におけるボトムゲート型の薄膜トランジスタ２００の製造方法を示す断面図である。
薄膜トランジスタの製造方法は、基板上にパターニングされたゲート電極１１２を形成する工程と、ゲート電極１１２上にゲート絶縁膜１２０を形成する工程と、ゲート絶縁膜１２０上に微結晶Ｓｉ層１３３を形成する工程と、微結晶Ｓｉ層１３３におけるゲート電極１１２上方に位置する部分上に、酸化珪素膜１４２と酸化珪素膜１４２上に配置されたａ−Ｓｉ層１５２とからなる積層体１５６を形成する工程と、微結晶Ｓｉ層１３３及び積層体１５６上にソース・ドレイン電極層１７１を形成する工程と、積層体１５６つまり酸化珪素膜１４１をエッチングストッパ層としたエッチングにより、ソース・ドレイン電極層１７１をパターニングしてソース電極及びドレイン電極を形成する工程と、ａ−Ｓｉ層１５２上に保護膜１８１を形成する工程とを含む。
具体的には、まず、図２Ａに示すように、絶縁性の基板（図外）上にゲート電極層１１１をスパッタ法にて堆積する。ゲート電極層１１１を構成する材料にはモリブデンやアルミなどのメタルが一般的に用いられる。
次に、図２Ｂに示すように、リソグラフィー法及びウェットエッチングによってゲート電極層１１１をパターニングしゲート電極１１２を形成する。
次に、図２Ｃに示すように、ゲート絶縁膜１２０及びａ−Ｓｉ層１３１をゲート電極１１２上にプラズマＣＶＤ装置を用いて大気開放することなく連続して順次堆積する。ゲート絶縁膜１２０には酸化珪素膜、窒化珪素膜、またはこれらの積層膜が用いられるのが一般的である。
次に、図２Ｄに示すように、ａ−Ｓｉ層１３１を熱処理し微結晶Ｓｉ層１３２を生成する。熱処理方法としてはＲＴＡ（Rapid Thermal Annealing）やレーザーアニールがあり、必要に応じて熱処理前にａ−Ｓｉの脱水素処理が行われる。
次に、図２Ｅに示すように、プラズマＣＶＤ装置を用いて微結晶Ｓｉ層１３２上に酸化珪素膜１４１とａ−Ｓｉ層１５１を順次堆積する。
次に、図２Ｆに示すように、リソグラフィー法とドライエッチングによりゲート電極１１２上方のチャネル領域となる部分を残すようにａ−Ｓｉ層１５１の一部を除去してａ−Ｓｉ層１５１をパターニングし、ａ−Ｓｉ層１５２を形成する。この時に行われるａ−Ｓｉ層１５１の一部のドライエッチングはａ−Ｓｉ層１５２に対する酸化珪素膜１４２のエッチング選択比が５以上のドライエッチングであり、ａ−Ｓｉ層１５１のパターニングで酸化珪素膜１４１はエッチングストッパ層の役割を果たすので微結晶Ｓｉ層１３２が削られてしまうことは無い。
次に、図２Ｇに示すように、フッ化水素を含有するエッチング溶液を使って、ａ−Ｓｉ層１５２直下の酸化珪素膜１４１は残存させつつも、その他のａ−Ｓｉ層１５１のエッチングにより表面に露出した領域の酸化珪素膜１４１をウェットエッチングで除去し、酸化珪素膜１４２を形成する。これにより、酸化珪素膜１４２とａ−Ｓｉ層１５２の積層体１５６が形成される。
次に、図２Ｈに示すように、ドライエッチングにより、薄膜トランジスタ２００のチャネル領域、ソース領域及びドレイン領域を残すように微結晶Ｓｉ層１３２をパターニングし、微結晶Ｓｉ層１３３を形成する。
次に、図２Ｉに示すように、必要に応じてフッ化水素溶液による微結晶Ｓｉ層１３３上の自然酸化膜除去、及び水素プラズマ処理等による微結晶Ｓｉ層１３３への水素導入を実施する。その後、プラズマＣＶＤ法によりｎ型Ｓｉ層１６１を微結晶Ｓｉ層１３３、積層体１５６及びゲート絶縁膜１２０上に、またスパッタ法によりソース・ドレイン電極層１７１をｎ型Ｓｉ層１６１上に順次成膜する。ソース・ドレイン電極層１７１には、モリブデンやアルミなどのメタル、これらの合金、またはこれらの積層膜が用いられる。
次に、図２Ｊに示すように、ソース・ドレイン電極層１７１及びｎ型Ｓｉ層１６１における積層体１５６上の領域１９０及び配線となる領域以外の領域をエッチング除去する。これにより、ｎ型Ｓｉ層１６２及び１６３、ソース電極１７２並びにドレイン電極１７３が形成される。
最後に、図２Ｋに示すように、薄膜トランジスタ２００の構造体表面を覆うようにプラズマＣＶＤ法によって保護膜１８１を形成する。保護膜１８１は一般的には窒化珪素膜が用いられる。
以上のように、本実施の形態の薄膜トランジスタ２００の構成により、チャネル領域を保護するエッチングストッパ層として酸化珪素膜１４２は、ａ−Ｓｉ層１５２により保護される。従って、チャネル領域を保護する酸化珪素膜１４２の厚みのばらつきを抑えることができるので、酸化珪素膜１４２の固定電荷の影響を少なくし、Ｖｔｈのシフト量のばらつきを抑えることができる。その結果、Ｖｔｈが安定し、特性が安定した薄膜トランジスタ２００を実現することができる。また、酸化珪素膜１４２はエッチングされて膜減りすることはないので、酸化珪素膜１４２中の固定電荷量は常に一定に保つことが可能である。そのため酸化珪素膜１４２の膜厚を調整することによって薄膜トランジスタ２００のＶｔｈを制御することが可能になるというメリットが生まれる。
（実施の形態２）
次に、実施の形態１の薄膜トランジスタ２００を利用した有機ＥＬデバイスとしての有機ＥＬディスプレイについて説明する。なお、実施の形態１と同じ構成要素については、実施の形態１と同じ符号を付し、説明を省略することがある。
次に、実施の形態１の薄膜トランジスタ２００を利用した有機ＥＬデバイスとしての有機ＥＬディスプレイについて説明する。なお、実施の形態１と同じ構成要素については、実施の形態１と同じ符号を付し、説明を省略することがある。
図３は、本実施の形態の有機ＥＬディスプレイ４００の構造を模式的に示す断面図である。
この有機ＥＬディスプレイ４００では、薄膜トランジスタ２００上に、有機発光デバイスが形成されている。有機ＥＬディスプレイ４００は、平坦化膜１１０と、薄膜トランジスタ２００と、陽極４０１と、有機ＥＬ層４０２と、透明陰極４０３とを備える。
薄膜トランジスタ２００は、当該薄膜トランジスタ２００に接続される有機発光デバイスなどを駆動することで、有機発光デバイスの有機ＥＬ層４０２を発光させる。
陽極４０１は、平坦化膜１１０上に形成され、ビアホールを介して、薄膜トランジスタ２００のソース電極１７２と接続されている。陽極４０１の材料は、薄膜トランジスタ２００の電極に用いた材料と同様に、例えば、モリブデン、アルミニウムなどのメタル、これらの合金、またはこれらの積層膜である。これらの材料からなる膜を真空蒸着法、電子ビーム蒸着法、ＲＦスパッタ法、又は、印刷法などにより作成し、電極パターンを形成する。
有機ＥＬ層４０２は、陽極４０１上に、正孔注入層、正孔輸送層、発光層、電子輸送層及び電子注入層などの各層が積層されて構成される。例えば、正孔注入層として銅フタロシアニンを、正孔輸送層としてα−ＮＰＤ（Ｂｉｓ［Ｎ−（１−Ｎａｐｈｔｈｙｌ）−Ｎ−Ｐｈｅｎｙｌ］ｂｅｎｚｉｄｉｎｅ）を、発光層としてＡｌｑ３（ｔｒｉｓ（８−ｈｙｄｒｏｘｙｑｕｉｎｏｌｉｎｅ）ａｌｕｍｉｎｕｍ）を、電子輸送層としてオキサゾール誘導体を、電子注入層としてＡｌｑ３を用いることができる。
透明陰極４０３は、有機ＥＬ層４０２上に形成される透過性を有する電極である。透明陰極４０３の材料は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＳｎＯ2、Ｉｎ2Ｏ3、ＺｎＯ又はこれらの組み合わせなどである。
図４は、本実施の形態の有機ＥＬディスプレイの斜視図である。
この有機ＥＬディスプレイ４００は、薄膜トランジスタ２００と、陽極４０１、有機ＥＬ層４０２、透明陰極４０３及び保護フィルム４０４を備える有機発光デバイスと、ソース電極線４０５と、ゲート電極線４０６とを備える。図４に示すように、有機ＥＬディスプレイ４００は、アクティブマトリクス型のディスプレイであり、基板１０１上に薄膜トランジスタ２００と陽極４０１とがマトリクス状に複数配置されている。
この有機ＥＬディスプレイ４００は、薄膜トランジスタ２００と、陽極４０１、有機ＥＬ層４０２、透明陰極４０３及び保護フィルム４０４を備える有機発光デバイスと、ソース電極線４０５と、ゲート電極線４０６とを備える。図４に示すように、有機ＥＬディスプレイ４００は、アクティブマトリクス型のディスプレイであり、基板１０１上に薄膜トランジスタ２００と陽極４０１とがマトリクス状に複数配置されている。
保護フィルム４０４は、有機ＥＬディスプレイ４００を保護するための透過性を有するフィルムである。
ソース電極線４０５及びゲート電極線４０６は、マトリクス状に配置された各薄膜トランジスタ２００と制御回路（図示せず）とを接続する電極線である。
以上のように、本実施の形態の有機ＥＬディスプレイ４００は、実施の形態１の特性が安定した薄膜トランジスタを備えるので、高画質の有機ＥＬディスプレイを実現することができる。
以上、本発明の薄膜トランジスタ及びその製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。
例えば、上記実施の形態において、ソース領域、ドレイン領域及びチャネル領域を構成する半導体層に微結晶Ｓｉ層を用いる場合を例示したが、半導体層がａ−Ｓｉ層やグレインが大きく成長したポリＳｉ層が用いられても同様の効果が得られる。
また、上記実施の形態において、保護膜が窒化珪素膜であるとしたが、酸化珪素膜であっても同様の効果が得られる。
また、上記実施の形態において、第１の半導体層に結晶性Ｓｉ層を用いる場合を例示し、第１の半導体層のチャネル領域上には絶縁層として酸化珪素膜が設けられるとしたが、酸化珪素膜の代わりに窒化珪素膜が設けられてもよいし、また窒化珪素膜または酸化珪素膜と窒化珪素膜との積層膜が設けられてもかまわない。
本発明は、薄膜トランジスタに有用であり、特に有機ＥＬ表示装置や液晶表示装置の駆動用トランジスタなどに有用である。
１１、１１２ ゲート電極
１２、１２０ ゲート絶縁膜
１３、１３２、１３３ 微結晶Ｓｉ層
１４ エッチングストッパ層
１６、１６１、１６２、１６３ ｎ型Ｓｉ層
１７、１７２ ソース電極
１８、１８１ 保護膜
１９、１７３ ドレイン電極
１０１ 基板
１１０ 平坦化膜
１１１ ゲート電極層
１３１、１５１、１５２ ａ−Ｓｉ層
１４１、１４２ 酸化珪素膜
１５６ 積層体
１７１ ソース・ドレイン電極層
１９０ 領域
２００ 薄膜トランジスタ
４００ 有機ＥＬディスプレイ
４０１ 陽極
４０２ 有機ＥＬ層
４０３ 透明陰極
４０４ 保護フィルム
４０５ ソース電極線
４０６ ゲート電極線
１２、１２０ ゲート絶縁膜
１３、１３２、１３３ 微結晶Ｓｉ層
１４ エッチングストッパ層
１６、１６１、１６２、１６３ ｎ型Ｓｉ層
１７、１７２ ソース電極
１８、１８１ 保護膜
１９、１７３ ドレイン電極
１０１ 基板
１１０ 平坦化膜
１１１ ゲート電極層
１３１、１５１、１５２ ａ−Ｓｉ層
１４１、１４２ 酸化珪素膜
１５６ 積層体
１７１ ソース・ドレイン電極層
１９０ 領域
２００ 薄膜トランジスタ
４００ 有機ＥＬディスプレイ
４０１ 陽極
４０２ 有機ＥＬ層
４０３ 透明陰極
４０４ 保護フィルム
４０５ ソース電極線
４０６ ゲート電極線
Claims (12)
- ゲート電極と、
前記ゲート電極上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置された第１の半導体層と、
絶縁層と前記絶縁層上に配置された第２の半導体層とからなり、前記第１の半導体層における前記ゲート電極の上方に位置する部分上に配置された積層体と、
前記積層体の両側の前記第１の半導体層上にそれぞれが配置され、前記第１の半導体層と電気的に接続されたソース電極及びドレイン電極とを備える
薄膜トランジスタ。 - 前記第２の半導体層はアモルファスシリコン層である
請求項１に記載の薄膜トランジスタ。 - 前記第２の半導体層の厚みは少なくとも前記ソース電極またはドレイン電極の膜厚以上である
請求項１に記載の薄膜トランジスタ。 - 前記絶縁層は酸化珪素膜である
請求項１に記載の薄膜トランジスタ。 - 前記絶縁層は窒化珪素膜である
請求項１に記載の薄膜トランジスタ。 - 前記絶縁層の厚みは２０〜１００ｎｍである
請求項１に記載の薄膜トランジスタ。 - 基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の半導体層を形成する工程と、
前記第１の半導体層における前記ゲート電極の上方に位置する部分上に、絶縁層と前記絶縁層上に配置された第２の半導体層とからなる積層体を形成する工程と、
前記第１の半導体層及び前記積層体上に電極層を形成する工程と、
前記積層体をエッチングストッパ層としたエッチングにより、前記電極層をパターニングしてソース電極及びドレイン電極を形成する工程とを含む
薄膜トランジスタの製造方法。 - 前記第２の半導体層はアモルファスシリコン層である
請求項７に記載の薄膜トランジスタの製造方法。 - 前記絶縁層は酸化珪素膜である
請求項７に記載の薄膜トランジスタの製造方法。 - 前記絶縁層は窒化珪素膜である
請求項７に記載の薄膜トランジスタの製造方法。 - 前記積層体を形成する工程では、前記絶縁層をエッチングストッパ層として前記第２の半導体層がパターニングされる
請求項７に記載の薄膜トランジスタの製造方法。 - 前記積層体を形成する工程では、前記第２の半導体層に対する前記絶縁層のエッチング選択比が５以上の前記第２の半導体層の一部のドライエッチングと、フッ化水素を含有するエッチング溶液を用いた、前記ドライエッチングにより表面に露出した前記絶縁層の一部のウェットエッチングが行われる
請求項１１に記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009128317A JP2010278165A (ja) | 2009-05-27 | 2009-05-27 | 薄膜トランジスタ及びその製造方法 |
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|---|---|
| JP2010278165A true JP2010278165A (ja) | 2010-12-09 |
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ID=43424872
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009128317A Pending JP2010278165A (ja) | 2009-05-27 | 2009-05-27 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
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| JP (1) | JP2010278165A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150042712A (ko) * | 2013-10-11 | 2015-04-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| KR20170045404A (ko) * | 2015-10-16 | 2017-04-27 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조방법 |
-
2009
- 2009-05-27 JP JP2009128317A patent/JP2010278165A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR102183763B1 (ko) | 2013-10-11 | 2020-11-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
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| KR102375127B1 (ko) | 2015-10-16 | 2022-03-17 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조방법 |
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