KR102192084B1 - 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 - Google Patents
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Abstract
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관해 개시되어 있다. 개시된 트랜지스터는 채널층의 백(back) 채널영역에 접촉된 저유전 물질층을 포함할 수 있다. 상기 저유전 물질층은 3.9 보다 작은 유전율을 가질 수 있다. 상기 저유전 물질층은 식각정지층이거나 보호층일 수 있다. 또는 상기 저유전 물질층은 상기 채널층 아래에 구비된 하지층일 수 있다. 상기 채널층은 산화물 반도체, 질산화물 반도체, 불소가 함유된 질산화물 반도체, 질화물 반도체 및 불소가 함유된 질화물 반도체 중 적어도 하나를 포함할 수 있다.
Description
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭소자(switching device)나 구동소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 유기발광표시장치 또는 액정표시장치 등과 같은 표시장치(디스플레이) 분야에서 유용하게 사용된다.
트랜지스터의 동작 특성을 향상시키기 위해, 전하 이동도(charge mobility)가 높은 산화물 반도체층을 채널층으로 적용하는 방법이 시도되고 있다. 이러한 방법은 주로 표시장치용 박막 트랜지스터에 적용된다. 그러나 산화물 반도체층을 채널층으로 갖는 트랜지스터(이하, 산화물 트랜지스터)의 경우, 문턱전압(threshold voltage)을 제어하기가 쉽지 않고, 안정성/신뢰성을 확보하기가 어려울 수 있다. 고이동도 특성을 가지면서도 우수한 스위칭 특성, 제어된 문턱전압 및 신뢰성 특성을 만족시킬 수 있는 트랜지스터의 개발이 요구된다.
고이동도 특성 및 우수한 스위칭 특성을 갖는 트랜지스터를 제공한다.
문턱전압 등 특성 제어가 용이한 트랜지스터를 제공한다.
우수한 안정성/신뢰성을 갖는 트랜지스터를 제공한다.
상기 트랜지스터의 제조방법을 제공한다.
상기 트랜지스터를 포함하는 전자소자(ex, 표시장치)를 제공한다.
본 발명의 일 측면(aspect)에 따르면, 게이트; 상기 게이트 상에 구비된 게이트절연층; 상기 게이트절연층 상에 구비된 것으로, 산화물 반도체, 질산화물 반도체, 불소가 함유된 질산화물 반도체, 질화물 반도체 및 불소가 함유된 질화물 반도체 중 적어도 하나를 포함하는 채널층; 상기 채널층 상에 구비된 것으로, 3.9 보다 작은 유전율을 갖는 저유전 물질을 포함하는 식각정지층; 및 상기 채널층의 제1 및 제2 영역에 각각 접촉된 소오스전극 및 드레인전극;을 포함하는 트랜지스터가 제공된다.
상기 저유전 물질의 유전율은 2.0∼3.5 정도일 수 있다.
상기 저유전 물질은, 예컨대, 다공성 실리카(porous silica), 플루오르화 실리카(fluorinated silica), 실세스퀴옥산(silsesquioxane), 폴리실세스퀴옥산(polysilsesquioxane), 실록산(siloxane), 폴리실록산(polysiloxane), 폴리이미드(polyimide) 및 플루오르폴리머(fluoropolymer) 중 적어도 하나를 포함할 수 있다.
상기 채널층은 ZnO 계열 반도체, SnO 계열 반도체, InO 계열 반도체, ZnON 계열 반도체, ZnONF 계열 반도체, ZnN 계열 반도체 및 ZnNF 계열 반도체 중 적어도 하나를 포함할 수 있다.
상기 채널층은 추가원소 X를 더 포함할 수 있고, 상기 추가원소 X는 Li, K, Mg, Ca, Sr, Ba, Ga, Al, In, B, Si, Sn, Ge, Sb, Y, Ti, Zr, V, Nb, Ta, Sc, Hf, Mo, Mn, Fe, Co, Ni, Cu, W, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, F, Cl, Br, I, S 및 Se 중 적어도 하나를 포함할 수 있다.
상기 채널층은 프론트(front) 채널영역 및 백(back) 채널영역을 가질 수 있고, 상기 백 채널영역은 상기 프론트 채널영역보다 낮은 캐리어 농도를 가질 수 있다.
본 발명의 다른 측면에 따르면, 전술한 트랜지스터를 포함하는 표시장치가 제공된다.
상기 표시장치는 유기발광표시장치 또는 액정표시장치일 수 있다.
상기 트랜지스터는 스위칭소자 또는 구동소자로 사용될 수 있다.
본 발명의 다른 측면에 따르면, 산화물 반도체, 질산화물 반도체, 불소가 함유된 질산화물 반도체, 질화물 반도체 및 불소가 함유된 질화물 반도체 중 적어도 하나를 포함하는 채널층; 상기 채널층과 이격된 게이트; 상기 채널층과 상기 게이트 사이에 구비된 게이트절연층; 상기 채널층의 백 채널영역에 접촉된 것으로, 3.9 보다 작은 유전율을 갖는 저유전 물질층; 및 상기 채널층의 제1 및 제2 영역에 각각 접촉된 소오스전극 및 드레인전극;을 포함하는 트랜지스터가 제공된다.
상기 채널층은 ZnO 계열 반도체, SnO 계열 반도체, InO 계열 반도체, ZnON 계열 반도체, ZnONF 계열 반도체, ZnN 계열 반도체 및 ZnNF 계열 반도체 중 적어도 하나를 포함할 수 있다.
상기 채널층은 추가원소 X를 더 포함할 수 있고, 상기 추가원소 X는 Li, K, Mg, Ca, Sr, Ba, Ga, Al, In, B, Si, Sn, Ge, Sb, Y, Ti, Zr, V, Nb, Ta, Sc, Hf, Mo, Mn, Fe, Co, Ni, Cu, W, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, F, Cl, Br, I, S 및 Se 중 적어도 하나를 포함할 수 있다.
상기 저유전 물질층의 유전율은 2.0∼3.5 정도일 수 있다.
상기 저유전 물질층은, 예컨대, 다공성 실리카(porous silica), 플루오르화 실리카(fluorinated silica), 실세스퀴옥산(silsesquioxane), 폴리실세스퀴옥산(polysilsesquioxane), 실록산(siloxane), 폴리실록산(polysiloxane), 폴리이미드(polyimide) 및 플루오르폴리머(fluoropolymer) 중 적어도 하나를 포함할 수 있다.
상기 저유전 물질층은 식각정지층일 수 있다.
상기 저유전 물질층은 보호층(passivation layer)일 수 있다.
상기 게이트는 상기 채널층 아래에 구비될 수 있다.
상기 게이트는 상기 채널층 위에 구비될 수 있다.
본 발명의 다른 측면에 따르면, 전술한 트랜지스터를 포함하는 표시장치가 제공된다.
상기 표시장치는 유기발광표시장치 또는 액정표시장치일 수 있다.
상기 트랜지스터는 스위칭소자 또는 구동소자로 사용될 수 있다.
고이동도 특성 및 우수한 스위칭 특성을 갖는 트랜지스터를 구현할 수 있다. 제어된 문턱전압을 갖는 트랜지스터를 구현할 수 있다. 우수한 안정성/신뢰성을 갖는 트랜지스터를 구현할 수 있다.
위와 같은 트랜지스터를 전자소자(ex, 표시장치)에 적용하면, 상기 전자소자의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여주는 사시도이다.
도 2는 비교예에 따른 트랜지스터를 보여주는 사시도이다.
도 3은 본 발명의 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 7a 내지 도 7d는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 8a 내지 도 8d는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 9는 본 발명의 실시예에 따른 트랜지스터를 포함하는 전자소자의 일례를 보여주는 단면도이다.
도 2는 비교예에 따른 트랜지스터를 보여주는 사시도이다.
도 3은 본 발명의 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 7a 내지 도 7d는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 8a 내지 도 8d는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 9는 본 발명의 실시예에 따른 트랜지스터를 포함하는 전자소자의 일례를 보여주는 단면도이다.
이하, 본 발명의 실시예에 따른 트랜지스터, 트랜지스터의 제조방법 및 트랜지스터를 포함하는 전자소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여주는 사시도이다.
도 1을 참조하면, 게이트전극(G1) 및 이와 이격된 채널층(C1)이 구비될 수 있다. 게이트전극(G1)은 일반적인 전극 물질(금속, 합금, 도전성 금속산화물, 도전성 금속질화물 등)로 형성될 수 있다. 게이트전극(G1)은 단층 구조 또는 다층 구조를 가질 수 있다. 채널층(C1)은 산화물 반도체, 질산화물 반도체, 불소(fluorine)(F)가 함유된 질산화물 반도체, 질화물 반도체 및 불소가 함유된 질화물 반도체 중 적어도 하나를 포함할 수 있다. 구체적인 예로, 채널층(C1)은 ZnO 계열 반도체, SnO 계열 반도체, InO 계열 반도체, ZnON 계열 반도체, ZnONF 계열 반도체, ZnN 계열 반도체 및 ZnNF 계열 반도체 중 적어도 하나를 포함할 수 있다. 이 경우, 채널층(C1)은 추가원소 X를 더 포함할 수 있다. 상기 추가원소 X는 Ⅰ족 원소, Ⅱ족 원소, Ⅲ족 원소, Ⅳ족 원소, Ⅴ족 원소, 전이금속 원소 및 란탄(Ln) 계열 원소 중 적어도 하나를 포함할 수 있다. 구체적인 예로, 상기 추가원소 X는 Li, K, Mg, Ca, Sr, Ba, Ga, Al, In, B, Si, Sn, Ge, Sb, Y, Ti, Zr, V, Nb, Ta, Sc, Hf, Mo, Mn, Fe, Co, Ni, Cu, W, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 중 적어도 하나를 포함할 수 있다. 또는, 상기 추가원소 X는 Ⅵ족 원소 및 Ⅶ족 원소 중 적어도 하나를 포함할 수 있다. 구체적인 예로, 상기 추가원소 X는 F, Cl, Br, I, S 및 Se 중 적어도 하나를 포함할 수 있다. 이러한 채널층(C1)은 약 10 ㎠/Vs 이상 또는 약 20 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 가질 수 있다. 형성 조건에 따라, 채널층(C1)의 홀 이동도(Hall mobility)는 100 ㎠/Vs 이상까지 증가할 수도 있다. 채널층(C1)의 캐리어 농도는, 예컨대, 1011∼1018/㎤ 또는 1012∼1017/㎤ 정도일 수 있다. 채널층(C1)의 도전 타입은 n형일 수 있으므로, 캐리어 농도는 전자의 농도를 의미할 수 있다. 전술한 설명에서 ZnO, ZnON, ZnONF, ZnN, ZnNF 등은 단지 구성원소들을 나열하여 표현한 것이고, 여기에서 구성원소들의 조성비는 무시되었다. 예컨대, ZnONF라는 표현은 Zn, O, N 및 F의 조성비가 1:1:1:1 이라는 것을 의미하는 것이 아니고, 단지 Zn, O, N 및 F로 구성된 물질(화합물)이라는 것을 의미한다. 이는 본 명세서의 다른 부분에서도 마찬가지이다.
게이트전극(G1)과 채널층(C1) 사이에 게이트절연층(GI1)이 구비될 수 있다. 게이트절연층(GI1)은 실리콘 산화물층, 실리콘 질산화물층이나 실리콘 질화물층을 포함할 수 있으나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전 물질층을 포함할 수도 있다. 게이트절연층(GI1)은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 및 고유전 물질층 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수도 있다. 구체적인 예로, 게이트절연층(GI1)은 실리콘 질화물층과 실리콘 산화물층의 적층 구조를 가질 수 있다. 이 경우, 게이트전극(G1) 상에 상기 실리콘 질화물층과 상기 실리콘 산화물층이 순차로 구비될 수 있다. 이때, 상기 실리콘 산화물층(SiO2층)이 채널층(C1)에 접촉될 수 있다.
채널층(C1) 상에 저유전 물질층(low dielectric constant material layer)(low-k material layer)(L1)이 구비될 수 있다. 저유전 물질층(L1)은 채널층(C1)을 사이에 두고 게이트절연층(GI1)과 마주하도록 배치될 수 있다. 다시 말해, 저유전 물질층(L1)과 게이트절연층(GI1) 사이에 채널층(C1)이 구비될 수 있다. 저유전 물질층(L1)은 약 3.9 보다 작은 유전율을 가질 수 있다. 실리콘 산화물(SiO2)이 3.9 정도의 유전율을 가질 수 있으므로, 저유전 물질층(L1)은 실리콘 산화물(SiO2)의 유전율보다 낮은 유전율을 갖는다고 할 수 있다. 예컨대, 저유전 물질층(L1)은 2.0∼3.5 정도의 유전율을 가질 수 있다. 구체적인 예로, 저유전 물질층(L1)은 다공성 실리카(porous silica), 플루오르화 실리카(fluorinated silica), 실세스퀴옥산(silsesquioxane), 폴리실세스퀴옥산(polysilsesquioxane), 실록산(siloxane), 폴리실록산(polysiloxane), 폴리이미드(polyimide) 및 플루오르폴리머(fluoropolymer) 중 적어도 하나를 포함할 수 있다. 다공성 실리카의 기공률은, 예컨대, 약 10% 이상일 수 있다. 플루오르화 실리카(fluorinated silica)의 불소 함유량은, 예컨대, 약 1 at% 이상 또는 약 3 at% 이상일 수 있다. 플루오르화 실리카(fluorinated silica)의 불소 함유량이 약 1 at% 이상 또는 약 3 at% 이상일 때, 2.0∼3.5 정도의 유전율을 가질 수 있다. 실세스퀴옥산(silsesquioxane)은 RSiO3/2로 표현될 수 있고, 여기서, R은 수소(hydrogen), 알킬(alkyl), 알켄(alkene), 아릴(aryl), 아릴렌(arylene) 등일 수 있다. 폴리이미드(polyimide) 및 플루오르폴리머(fluoropolymer) 이외에도 유전율이 3.9 보다 작은 폴리머를 저유전 물질층(L1)의 물질로 적용할 수 있다.
채널층(C1)은 프론트(front) 채널영역 및 백(back) 채널영역을 가질 수 있다. 상기 프론트 채널영역은 게이트전극(G1)에 가까이 배치되고, 상기 백 채널영역은 저유전 물질층(L1)에 가까이 배치된다. 따라서, 게이트절연층(GI1)은 상기 프론트 채널영역에 접촉될 수 있고, 저유전 물질층(L1)은 상기 백 채널영역에 접촉될 수 있다. 저유전 물질층(L1)은, 예컨대, 식각정지층(etch stop layer)이거나 보호층(passivation layer)일 수 있지만, 그 밖에 다른 용도를 가질 수도 있다.
도시하지는 않았지만, 채널층(C1)의 제1 및 제2 영역에 접촉된 소오스전극 및 드레인전극이 구비될 수 있다. 예컨대, 채널층(C1)의 일단에 접촉된 소오스전극과 채널층(C1)의 타단에 접촉된 드레인전극이 구비될 수 있다. 상기 소오스전극 및 드레인전극은 금속, 합금, 도전성 금속산화물 또는 도전성 금속질화물 등으로 구성될 수 있다. 상기 소오스전극 및 드레인전극의 물질은 게이트전극(G1)의 물질과 동일하거나 유사할 수 있다. 상기 소오스전극 및 드레인전극은 게이트전극(G1)과 동일한 물질로 구성되거나, 다른 물질로 구성될 수 있다.
본 실시예의 트랜지스터에서 저유전 물질층(L1)은 채널층(C1)의 과도하게 높은 캐리어 농도를 적절히 낮춰주는 역할을 할 수 있다. 특히, 저유전 물질층(L1)은 상기 백 채널영역의 높은 캐리어 농도를 적절히 낮추는 역할을 할 수 있다. 따라서, 상기 프론트 채널영역의 캐리어 농도보다 상기 백 채널영역의 캐리어 농도가 낮을 수 있다. 저유전 물질층(L1)은 낮은 유전율을 갖기 때문에, 이로 인해 상기 백 채널영역의 캐리어 농도(전자 농도)가 낮아질 수 있다. 보다 구체적으로 설명하면, 저유전 물질층(L1)이 낮은 유전율을 갖는 것과 관련해서, 저유전 물질층(L1) 내의 쌍극자(dipole)(1) 밀도가 낮을 수 있고, 결과적으로, 저유전 물질층(L1)에 접촉된 상기 백 채널영역의 캐리어 농도(전자 농도)가 낮아질 수 있다. 따라서, 트랜지스터의 특성/신뢰성이 향상될 수 있다. 특히, 트랜지스터의 문턱전압을 양(+)의 방향으로 증가시킬 수 있고, 과도한 백 채널 전류(back channel current)로 인한 신뢰성 저하 문제를 개선할 수 있다. 참고로, 도 1에서 참조부호 "δ+"는 양(+)의 포텐셜 또는 양(+)의 전하를 나타내고, "δ-"는 음(-)의 포텐셜 또는 음(-)의 전하를 나타낸다.
산화물 반도체나 질산화물 반도체 또는 불소가 함유된 질산화물 반도체 등을 채널 물질로 이용하는 트랜지스터(종래의 트랜지스터)의 경우, 채널층의 과도한 캐리어 농도로 인해, 문턱전압이 음(-)의 방향으로 높은 값(즉, 높은 음의 값)을 가질 수 있고, 문턱전압의 제어가 용이하지 않을 수 있다. 트랜지스터의 문턱전압이 음(-)의 방향으로 높은 값(즉, 높은 음의 값)을 갖는 경우, 입력 신호의 전압(절대값)이 높아지는 문제가 있으며, 이로 인해 소비전력이 증가하는 등의 문제가 발생할 수 있다. 또한, 위와 같은 트랜지스터(종래의 트랜지스터)에서는 BTS(bias temperature stress)에 의해 채널층에 트랩(trap)되는 캐리어가 많고, 백 채널 전류가 높기 때문에, 트랜지스터의 특성이 쉽게 변화되므로, 신뢰성 및 안정성이 떨어질 수 있다. 그러나, 본 발명의 실시예에 따른 트랜지스터는 저유전 물질층(L1)에 의해 트랜지스터의 문턱전압이 양(+)의 방향으로 증가될 수 있고, 백 채널 전류를 제어할 수 있으므로, 트랜지스터의 구동이 용이해질 수 있고, 소비전력이 낮아지며, 신뢰성/안정성이 향상되는 효과를 얻을 수 있다.
도 2는 비교예에 따른 트랜지스터를 보여주는 사시도이다. 상기 비교예에 따른 트랜지스터는 채널층(C1) 상에 실리콘 산화물층(SiO2층)(H1)을 갖는다는 점에서 도 1의 실시예에 따른 트랜지스터와 차이가 있다. 실리콘 산화물층(H1)은 3.9의 유전율을 갖는다.
도 2를 참조하면, 실리콘 산화물층(H1)은 도 1의 저유전 물질층(L1)보다 높은 유전율을 갖기 때문에, 실리콘 산화물층(H1)의 쌍극자(dipole)(1) 밀도는 저유전 물질층(L1)보다 높을 수 있다. 따라서, 실리콘 산화물층(H1)과 접촉된 백 채널영역의 캐리어 농도(전자 농도)는 비교적 높을 수 있다. 그러므로, 도 2의 비교예에 따른 트랜지스터에서는 도 1의 저유전 물질층(L1)으로 인한 트랜지스터 특성 제어 및 신뢰성 개선 효과 등을 기대할 수 없다.
도 3은 본 발명의 실시예에 따른 트랜지스터를 보여주는 단면도이다. 본 실시예의 트랜지스터는 게이트전극(G10)이 채널층(C10) 아래에 구비되는 바텀(bottom) 게이트 구조의 박막 트랜지스터이다.
도 3을 참조하면, 기판(SUB10) 상에 게이트전극(G10)이 구비될 수 있다. 기판(SUB10)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트전극(G10)은 일반적인 전극 물질(금속, 합금, 도전성 금속산화물, 도전성 금속질화물 등)로 형성될 수 있고, 단층 또는 다층 구조를 가질 수 있다. 기판(SUB10) 상에 게이트전극(G10)을 덮는 게이트절연층(GI10)이 구비될 수 있다. 게이트절연층(GI10)은 실리콘 산화물층, 실리콘 질산화물층이나 실리콘 질화물층을 포함할 수 있으나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전 물질층을 포함할 수도 있다. 게이트절연층(GI10)은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 및 고유전 물질층 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수도 있다. 구체적인 예로, 게이트절연층(GI10)은 실리콘 질화물층과 실리콘 산화물층의 적층 구조를 가질 수 있다. 이 경우, 게이트전극(G10) 상에 상기 실리콘 질화물층과 상기 실리콘 산화물층이 순차로 구비될 수 있다.
게이트절연층(GI10) 상에 채널층(C10)이 구비될 수 있다. 채널층(C10)은 게이트전극(G10) 위쪽에 구비될 수 있다. 채널층(C10)의 X축 방향 폭은 게이트전극(G10)의 X축 방향 폭보다 클 수 있다. 그러나 경우에 따라서는, 채널층(C10)의 폭이 게이트전극(G10)의 폭과 유사하거나 그보다 작을 수도 있다. 채널층(C10)은 산화물 반도체, 질산화물 반도체, 불소가 함유된 질산화물 반도체, 질화물 반도체 및 불소가 함유된 질화물 반도체 중 적어도 하나를 포함할 수 있다. 구체적인 예로, 채널층(C10)은 ZnO 계열 반도체, SnO 계열 반도체, InO 계열 반도체, ZnON 계열 반도체, ZnONF 계열 반도체, ZnN 계열 반도체 및 ZnNF 계열 반도체 중 적어도 하나를 포함할 수 있다. 이 경우, 채널층(C10)은 추가원소 X를 더 포함할 수 있다. 상기 추가원소 X는 Ⅰ족 원소, Ⅱ족 원소, Ⅲ족 원소, Ⅳ족 원소, Ⅴ족 원소, 전이금속 원소 및 란탄(Ln) 계열 원소 중 적어도 하나를 포함할 수 있다. 구체적인 예로, 상기 추가원소 X는 Li, K, Mg, Ca, Sr, Ba, Ga, Al, In, B, Si, Sn, Ge, Sb, Y, Ti, Zr, V, Nb, Ta, Sc, Hf, Mo, Mn, Fe, Co, Ni, Cu, W, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 중 적어도 하나를 포함할 수 있다. 또는, 상기 추가원소 X는 Ⅵ족 원소 및 Ⅶ족 원소 중 적어도 하나를 포함할 수 있다. 구체적인 예로, 상기 추가원소 X는 F, Cl, Br, I, S 및 Se 중 적어도 하나를 포함할 수 있다. 이러한 채널층(C10)은 도 1의 채널층(C1)과 동일한 물질 및 물성을 가질 수 있다.
채널층(C10) 상에 식각정지층(etch stop layer)(ES10)이 구비될 수 있다. 식각정지층(ES10)의 X축 방향 폭은 채널층(C10)보다 작을 수 있다. 채널층(C10)의 양단은 식각정지층(ES10)으로 커버되지 않을 수 있다. 식각정지층(ES10)은 도 1의 저유전 물질층(L1)과 동일한 물질을 포함할 수 있다. 즉, 식각정지층(ES10)은 약 3.9 보다 작은 유전율을 갖는 저유전 물질을 포함할 수 있다. 예컨대, 식각정지층(ES10)은 2.0∼3.5 정도의 유전율을 갖는 저유전 물질을 포함할 수 있다. 구체적인 예로, 식각정지층(ES10)은 다공성 실리카(porous silica), 플루오르화 실리카(fluorinated silica), 실세스퀴옥산(silsesquioxane), 폴리실세스퀴옥산(polysilsesquioxane), 실록산(siloxane), 폴리실록산(polysiloxane), 폴리이미드(polyimide) 및 플루오르폴리머(fluoropolymer) 중 적어도 하나를 포함할 수 있다. 이러한 물질들이 채널층(C10)의 백 채널영역에 접촉될 수 있다. 따라서, 식각정지층(ES10)에 의해 상기 백 채널영역의 캐리어 농도가 적절히 제어될 수 있다. 이와 관련해서, 트랜지스터의 문턱전압과 같은 특성이 제어될 수 있고, 신뢰성/안정성이 향상될 수 있다.
게이트절연층(GI10) 상에 채널층(C10)의 제1 및 제2 영역(예컨대, 양단)에 각각 접촉되는 소오스전극(S10) 및 드레인전극(D10)이 구비될 수 있다. 소오스전극(S10) 및 드레인전극(D10)은 단층 구조 또는 다층 구조를 가질 수 있다. 소오스전극(S10) 및 드레인전극(D10)은 금속, 합금, 도전성 금속산화물 또는 도전성 금속질화물 등으로 구성될 수 있다. 소오스전극(S10) 및 드레인전극(D10)의 물질은 게이트전극(G10)의 물질과 동일하거나 유사할 수 있다. 소오스전극(S10) 및 드레인전극(D10)은 게이트전극(G10)과 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다. 소오소전극(S10)은 채널층(C10)의 제1 영역(예컨대, 일단)과 콘택되면서 식각정지층(ES10)의 일단 위로 연장된 구조를 가질 수 있고, 드레인전극(D10)은 채널층(C10)의 제2 영역(예컨대, 타단)과 콘택되면서 식각정지층(ES10)의 타단 위로 연장된 구조를 가질 수 있다. 식각정지층(ES10)은 소오스전극(S10) 및 드레인전극(D10)을 형성하기 위한 식각 공정에서, 상기 식각에 의해 채널층(C10)이 손상되는 것을 방지하는 역할을 할 수 있다.
게이트절연층(GI10) 상에 식각정지층(ES10), 소오스전극(S10) 및 드레인전극(D10)을 덮는 보호층(passivation layer)(P10)이 구비될 수 있다. 보호층(P10)은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 예컨대, 보호층(P10)은 실리콘 산화물 또는 실리콘 질화물로 구성된 단층 구조를 갖거나, 실리콘 산화물층과 그 위에 구비된 실리콘 질화물층을 포함하는 다층 구조를 가질 수 있다. 또한, 보호층(P10)은 삼중층 이상의 다층 구조를 가질 수도 있다. 이 경우, 보호층(P10)은 순차로 적층된 실리콘 산화물층, 실리콘 질산화물층 및 실리콘 질화물층을 포함할 수 있다. 그 밖에도, 보호층(P10)의 구성은 다양하게 변화될 수 있다. 게이트전극(G10), 게이트절연층(GI10), 소오스전극(S10), 드레인전극(D10) 및 보호층(P10)의 두께는 각각 50∼300nm, 50∼400nm, 10∼200nm, 10∼200nm 및 50∼1200nm 정도일 수 있다. 그러나 이 두께 범위는, 경우에 따라, 달라질 수 있다.
도 4는 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다. 도 4는 도 3에서 식각정지층(ES10)이 제외된 구조를 보여준다. 도 4의 경우, 보호층(P11)이 저유전 물질로 형성될 수 있다.
도 4를 참조하면, 채널층(C10)의 제1 영역(예컨대, 일단)에 접촉된 소오스전극(S10')이 구비될 수 있고, 채널층(C10)의 제2 영역(예컨대, 타단)에 접촉된 드레인전극(D10')이 구비될 수 있다. 소오스전극(S10')은 상기 제1 영역에 인접한 게이트절연층(GI10) 부분으로 연장될 수 있고, 이와 유사하게, 드레인전극(D10')은 상기 제2 영역에 인접한 게이트절연층(GI10) 부분으로 연장될 수 있다.
채널층(C10), 소오스전극(S10') 및 드레인전극(D10')을 덮는 보호층(P11)이 구비될 수 있다. 보호층(P11)은 채널층(C10)에 접촉될 수 있다. 즉, 보호층(P11)은 채널층(C10)의 백 채널영역에 접촉될 수 있다. 이 경우, 보호층(P11)이 도 1의 저유전 물질층(L1)과 동일한 물질을 포함할 수 있다. 즉, 보호층(P11)은 약 3.9 보다 작은 유전율을 갖는 저유전 물질을 포함할 수 있다. 예컨대, 보호층(P11)은 2.0∼3.5 정도의 유전율을 갖는 저유전 물질을 포함할 수 있다. 구체적인 예로, 보호층(P11)은 다공성 실리카(porous silica), 플루오르화 실리카(fluorinated silica), 실세스퀴옥산(silsesquioxane), 폴리실세스퀴옥산(polysilsesquioxane), 실록산(siloxane), 폴리실록산(polysiloxane), 폴리이미드(polyimide) 및 플루오르폴리머(fluoropolymer) 중 적어도 하나를 포함할 수 있다. 이러한 물질들이 상기 백 채널영역에 접촉될 수 있다. 따라서, 보호층(P11)에 의해 채널층(C10)의 상기 백 채널영역의 캐리어 농도가 적절히 제어될 수 있다. 이와 관련해서, 트랜지스터의 문턱전압과 같은 특성이 제어될 수 있고, 신뢰성/안정성이 향상될 수 있다.
도 4의 트랜지스터에서는 채널층(C10)의 백 채널영역이 식각 공정에 노출될 수 있다. 이런 관점에서, 도 4의 트랜지스터는 백 채널 에치(back channel etch) 구조 또는 에치-백(etch-back) 구조라고 할 수 있다.
식각정지층(도 3의 ES10)을 사용하지 않는 것과 소오스전극(S10') 및 드레인전극(D10')의 형태가 다소 변형된 것과 보호층(P11)의 물질이 달라진 것을 제외하면, 도 4의 트랜지스터는 도 3의 트랜지스터와 동일하거나 유사할 수 있다. 도 3에서 식각정지층(ES10)의 사용 여부는 채널층(C10)의 물질과 소오스전극(S10) 및 드레인전극(D10)의 물질에 따라 결정될 수 있다. 또는, 식각정지층(ES10)의 사용 여부는 소오스전극(S10) 및 드레인전극(D10)을 형성하기 위한 식각 공정에 따라 결정될 수 있다. 따라서, 도 3에서 식각정지층(ES10)을 제외하고, 도 4와 같이 보호층(P11)에 저유전 물질을 적용할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다. 본 실시예에 따른 트랜지스터는 게이트전극(G20)이 채널층(C20) 위에 구비되는 탑(top) 게이트 구조의 박막 트랜지스터이다.
도 6을 참조하면, 기판(SUB20) 상에 하지층(underlayer)(UL20)이 구비될 수 있다. 하지층(UL20)은 도 1의 저유전 물질층(L1)과 동일한 물질을 포함할 수 있다. 즉, 하지층(UL20)은 약 3.9 보다 작은 유전율을 갖는 저유전 물질을 포함할 수 있다. 예컨대, 하지층(UL20)은 2.0∼3.5 정도의 유전율을 갖는 저유전 물질을 포함할 수 있다. 구체적인 예로, 하지층(UL20)은 다공성 실리카(porous silica), 플루오르화 실리카(fluorinated silica), 실세스퀴옥산(silsesquioxane), 폴리실세스퀴옥산(polysilsesquioxane), 실록산(siloxane), 폴리실록산(polysiloxane), 폴리이미드(polyimide) 및 플루오르폴리머(fluoropolymer) 중 적어도 하나를 포함할 수 있다.
하지층(UL20) 상에 서로 이격된 소오스전극(S20) 및 드레인전극(D20)이 구비될 수 있다. 소오스전극(S20)과 드레인전극(D20) 사이의 하지층(UL20) 상에 두 전극(S20, D20)에 접촉된 채널층(C20)이 구비될 수 있다. 채널층(C20)의 물질은 도 1의 채널층(C1)과 동일하거나 유사할 수 있다. 즉, 채널층(C20)은 산화물 반도체, 질산화물 반도체, 불소가 함유된 질산화물 반도체, 질화물 반도체 및 불소가 함유된 질화물 반도체 중 적어도 하나를 포함할 수 있다. 구체적인 예로, 채널층(C20)은 ZnO 계열 반도체, SnO 계열 반도체, InO 계열 반도체, ZnON 계열 반도체, ZnONF 계열 반도체, ZnN 계열 반도체 및 ZnNF 계열 반도체 중 적어도 하나를 포함할 수 있다. 이 경우, 채널층(C20)은 추가원소 X를 더 포함할 수 있다. 상기 추가원소 X는 도 1의 채널층(C1)에 대한 추가원소와 동일할 수 있다. 채널층(C20)의 두께는 10∼150nm 정도, 예컨대, 20∼100nm 정도일 수 있다. 그러나 채널층(C20)의 두께 범위는 달라질 수 있다.
기판(SUB20) 상에 채널층(C20), 소오스전극(S20) 및 드레인전극(D20)을 덮는 게이트절연층(GI20)이 구비될 수 있다. 게이트절연층(GI20) 상에 게이트전극(G20)이 구비될 수 있다. 게이트전극(G20)은 채널층(C20) 위에 위치할 수 있다. 게이트절연층(GI20) 상에 게이트전극(G20)을 덮는 보호층(P20)이 더 구비될 수 있다.
도 5의 기판(SUB20), 소오스전극(S20), 드레인전극(D20), 게이트절연층(GI20), 게이트전극(G20) 및 보호층(P20) 각각의 물질 및 두께 등은 도 3의 기판(SUB10), 소오스전극(S10), 드레인전극(D10), 게이트절연층(GI10), 게이트전극(G10) 및 보호층(P10) 각각의 그것들과 동일하거나 유사할 수 있다.
본 실시예와 같은 탑(top) 게이트 구조의 트랜지스터에서는 채널층(C20)의 상부에 게이트전극(G20)이 존재하므로, 채널층(C20)의 상단부가 프론트 채널영역이고, 채널층(C20)의 하단부가 백 채널영역이다. 따라서, 하지층(UL20)은 상기 백 채널영역에 접촉될 수 있다. 하지층(UL20)은 도 1의 저유전 물질층(L1)과 동일한 물질층일 수 있으므로, 하지층(UL20)에 의해 상기 백 채널영역의 캐리어 농도가 적절히 제어될 수 있다. 이와 관련해서, 트랜지스터의 문턱전압과 같은 특성이 제어될 수 있고, 신뢰성/안정성이 향상될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다. 본 실시예는 탑(top) 게이트 박막 트랜지스터의 다른 예를 보여준다.
도 6을 참조하면, 기판(SUB20) 상에 하지층(UL20)이 구비될 수 있다. 하지층(UL20)은 도 5의 하지층(UL20)과 동일한 물질층일 수 있다. 즉, 하지층(UL20)은 도 1의 저유전 물질층(L1)과 동일한 물질을 포함할 수 있다. 하지층(UL20)상에 채널층(C20')이 구비되고, 채널층(C20')의 양단 상면에 접촉된 소오스전극(S20') 및 드레인전극(D20')이 구비될 수 있다. 채널층(C20') 상에 게이트절연층(GI20)이 구비될 수 있고, 게이트절연층(GI20) 상에 게이트전극(G20)이 구비될 수 있다. 게이트절연층(GI20) 상에 게이트전극(G20)을 덮는 보호층(P20)이 구비될 수 있다.
채널층(C20'), 소오스전극(S20') 및 드레인전극(D20')의 위치 관계 및 형태를 제외하면, 도 6의 구조는 도 5의 구조와 동일하거나 유사할 수 있다. 도 6의 실시예에서도 하지층(UL20)의 저유전 물질에 의해 트랜지스터의 문턱전압과 같은 특성이 제어될 수 있고, 신뢰성/안정성이 향상될 수 있다.
도 7a 내지 도 7d는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다. 본 실시예는 바텀(bottom) 게이트 구조를 갖는 박막 트랜지스터의 제조방법이다.
도 7a를 참조하면, 기판(SUB10) 상에 게이트전극(G10)을 형성할 수 있다. 기판(SUB10)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트전극(G10)은 일반적인 전극 물질(금속, 합금, 도전성 금속산화물, 도전성 금속질화물 등)로 형성할 수 있다. 게이트전극(G10)은 단층 구조 또는 다층 구조를 가질 수 있다.
다음, 기판(SUB10) 상에 게이트전극(G10)을 덮는 게이트절연층(GI10)을 형성할 수 있다. 게이트절연층(GI10)은 실리콘 산화물, 실리콘 질산화물 또는 실리콘 질화물로 형성하거나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질로 형성할 수도 있다. 게이트절연층(GI10)은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 및 고유전 물질층 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수 있다. 구체적인 예로, 게이트절연층(GI10)은 실리콘 질화물층과 실리콘 산화물층의 적층 구조로 형성할 수 있다. 이 경우, 게이트전극(G10) 상에 상기 실리콘 질화물층과 상기 실리콘 산화물층을 순차로 적층하여 게이트절연층(GI10)을 형성할 수 있다.
도 7b를 참조하면, 게이트절연층(GI10) 상에 채널층(C10)을 형성할 수 있다. 채널층(C10)은 게이트전극(G10) 위쪽에 구비될 수 있다. 채널층(C10)은 산화물 반도체, 질산화물 반도체, 불소가 함유된 질산화물 반도체, 질화물 반도체 및 불소가 함유된 질화물 반도체 중 적어도 하나를 포함할 수 있다. 구체적인 예로, 채널층(C10)은 ZnO 계열 반도체, SnO 계열 반도체, InO 계열 반도체, ZnON 계열 반도체, ZnONF 계열 반도체, ZnN 계열 반도체 및 ZnNF 계열 반도체 중 적어도 하나를 포함할 수 있다. 이 경우, 채널층(C10)은 추가원소 X를 더 포함할 수 있다. 상기 추가원소 X는 Ⅰ족 원소, Ⅱ족 원소, Ⅲ족 원소, Ⅳ족 원소, Ⅴ족 원소, 전이금속 원소 및 란탄(Ln) 계열 원소 중 적어도 하나를 포함할 수 있다. 구체적인 예로, 상기 추가원소 X는 Li, K, Mg, Ca, Sr, Ba, Ga, Al, In, B, Si, Sn, Ge, Sb, Y, Ti, Zr, V, Nb, Ta, Sc, Hf, Mo, Mn, Fe, Co, Ni, Cu, W, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 중 적어도 하나를 포함할 수 있다. 또는, 상기 추가원소 X는 Ⅵ족 원소 및 Ⅶ족 원소 중 적어도 하나를 포함할 수 있다. 구체적인 예로, 상기 추가원소 X는 F, Cl, Br, I, S 및 Se 중 적어도 하나를 포함할 수 있다. 필요에 따라서는, 채널층(C10)을 소정 온도에서 어닐링(annealing)(즉, 열처리)할 수 있다. 상기 어닐링은 약 450℃ 이하의 온도, 예컨대, 150∼450℃ 정도의 온도로 수행할 수 있다. 또한, 상기 어닐링은 N2, O2 또는 공기(air) 분위기 등에서 수행할 수 있다. 이러한 어닐링을 통해서, 채널층(C10)이 안정화될 수 있다. 채널층(C10)의 두께는 10∼150nm 정도, 예컨대, 20∼100nm 정도일 수 있지만, 경우에 따라, 적정 두께 범위는 달라질 수 있다. 채널층(C10)은 물질, 물성, 특성 등은 도 3의 채널층(C10)과 동일할 수 있다.
도 7c를 참조하면, 채널층(C10) 상에 식각정지층(ES10)을 형성할 수 있다. 식각정지층(ES10)은 CVD(chemical vapor deposition), 스핀-코팅(spin-coating), 스퍼터링(sputtering), ALD(atomic layer deposition) 법 등 다양한 방법을 이용해서 형성할 수 있다. 식각정지층(ES10)은 채널층(C10)의 중앙부(혹은 그와 인접한 영역) 상에 형성할 수 있다. 따라서, 식각정지층(ES10) 양측의 채널층(C10) 부분은 식각정지층(ES10)으로 커버되지 않고 노출될 수 있다. 식각정지층(ES10)은 도 1의 저유전 물질층(L1)과 동일한 물질을 포함하도록 형성할 수 있다. 즉, 식각정지층(ES10)은 약 3.9 보다 작은 유전율을 갖는 저유전 물질을 포함할 수 있다. 예컨대, 식각정지층(ES10)은 2.0∼3.5 정도의 유전율을 갖는 저유전 물질을 포함할 수 있다. 구체적인 예로, 식각정지층(ES10)은 다공성 실리카(porous silica), 플루오르화 실리카(fluorinated silica), 실세스퀴옥산(silsesquioxane), 폴리실세스퀴옥산(polysilsesquioxane), 실록산(siloxane), 폴리실록산(polysiloxane), 폴리이미드(polyimide) 및 플루오르폴리머(fluoropolymer) 중 적어도 하나를 포함할 수 있다. 이러한 물질들이 채널층(C10)의 백 채널영역에 접촉될 수 있다. 따라서, 식각정지층(ES10)에 의해 상기 백 채널영역의 캐리어 농도가 적절히 제어될 수 있다. 이와 관련해서, 트랜지스터의 문턱전압과 같은 특성이 제어될 수 있고, 신뢰성/안정성이 향상될 수 있다.
도 7d를 참조하면, 게이트절연층(GI10) 상에 채널층(C10)의 제1 및 제2 영역(예컨대, 양단)에 각각 접촉되는 소오스전극(S10) 및 드레인전극(D10)을 형성할 수 있다. 소오스전극(S10)은 상기 제1 영역(일단)에 접촉하면서 식각정지층(ES10)의 일단 위로 연장된 구조를 가질 수 있다. 드레인전극(D10)은 상기 제2 영역(타단)에 접촉하면서 식각정지층(ES10)의 타단 위로 연장된 구조를 가질 수 있다. 게이트절연층(GI10) 상에 채널층(C10) 및 식각정지층(ES10)을 덮는 소정의 도전막을 형성한 후, 상기 도전막을 패터닝(식각)하여, 소오스전극(S10) 및 드레인전극(D10)을 형성할 수 있다. 이때, 식각정지층(ES10)은 소오스전극(S10) 및 드레인전극(D10)을 형성하기 위한 식각 공정시, 식각에 의해 채널층(C10)이 손상되는 것을 방지하는 역할을 할 수 있다. 소오스전극(S10) 및 드레인전극(D10)은 게이트전극(G10)과 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다. 소오스전극(S10) 및 드레인전극(D10)은 단층 또는 다층 구조로 형성할 수 있다.
다음, 게이트절연층(GI10) 상에 식각정지층(ES10), 소오스전극(S10) 및 드레인전극(D10)을 덮는 보호층(passivation layer)(P10)을 형성할 수 있다. 상기 보호층(P10)은, 예컨대, 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기절연층으로 형성하거나, 이들 중 적어도 두 개 이상이 적층된 구조로 형성할 수 있다. 상기 보호층(P10)을 형성하기 전이나 후에, 소정의 어닐링 공정을 수행할 수 있다.
전술한 도 7a 내지 도 7d의 제조방법은 도 3의 트랜지스터를 제조하는 방법의 일례이다. 이 방법을 변형하면, 도 4의 트랜지스터를 제조할 수 있다. 예컨대, 도 7c 단계의 식각정지층(ES10)을 형성하지 않고 후속 공정을 진행하되, 저유전 물질을 포함하는 보호층(도 4의 P11)을 형성할 수 있다. 이 경우, 상기 보호층(도 4의 P11)에 의해 트랜지스터의 문턱전압과 같은 특성이 제어될 수 있고, 신뢰성/안정성이 향상될 수 있다.
도 8a 내지 도 8d는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다. 본 실시예는 탑(top) 게이트 구조를 갖는 박막 트랜지스터의 제조방법이다.
도 8a를 참조하면, 기판(SUB20) 상에 하지층(UL20)을 형성할 수 있다. 하지층(UL20)은 CVD, 스핀-코팅(spin-coating), 스퍼터링(sputtering), ALD 법 등 다양한 방법을 이용해서 형성할 수 있다. 하지층(UL20)은 도 1의 저유전 물질층(L1)과 동일한 물질을 포함하도록 형성할 수 있다. 즉, 하지층(UL20)은 약 3.9 보다 작은 유전율을 갖는 저유전 물질을 포함할 수 있다. 예컨대, 하지층(UL20)은 2.0∼3.5 정도의 유전율을 갖는 저유전 물질을 포함할 수 있다. 구체적인 예로, 하지층(UL20)은 다공성 실리카(porous silica), 플루오르화 실리카(fluorinated silica), 실세스퀴옥산(silsesquioxane), 폴리실세스퀴옥산(polysilsesquioxane), 실록산(siloxane), 폴리실록산(polysiloxane), 폴리이미드(polyimide) 및 플루오르폴리머(fluoropolymer) 중 적어도 하나를 포함할 수 있다.
도 8b를 참조하면, 하지층(UL20) 상에 서로 이격된 소오스전극(S20) 및 드레인전극(D20)을 형성할 수 있다. 다음, 소오스전극(S20) 및 드레인전극(D20)에 콘택된 채널층(C20)을 형성할 수 있다. 채널층(C20)은 산화물 반도체, 질산화물 반도체, 불소가 함유된 질산화물 반도체, 질화물 반도체 및 불소가 함유된 질화물 반도체 중 적어도 하나를 포함할 수 있다. 구체적인 예로, 채널층(C20)은 ZnO 계열 반도체, SnO 계열 반도체, InO 계열 반도체, ZnON 계열 반도체, ZnONF 계열 반도체, ZnN 계열 반도체 및 ZnNF 계열 반도체 중 적어도 하나를 포함할 수 있다. 이 경우, 채널층(C20)은 추가원소 X를 더 포함할 수 있다. 상기 추가원소 X는 도 7b의 채널층(C10)에 대한 추가원소와 동일할 수 있다. 채널층(C20)의 두께는 10∼150nm 정도, 예컨대, 20∼100nm 정도일 수 있지만, 채널층(C20)의 두께 범위는 달라질 수 있다.
도 8c를 참조하면, 기판(SUB20) 상에 채널층(C20)과 소오스전극(S20) 및 드레인전극(D20)을 덮는 게이트절연층(GI20)을 형성할 수 있다.
도 8d를 참조하면, 게이트절연층(GI20) 상에 게이트전극(G20)을 형성할 수 있고, 게이트전극(G20)을 덮는 보호층(P20)을 형성할 수 있다. 상기 보호층을 형성하기 전이나 후에, 소자의 특성 향상을 위해 기판(SUB20)을 소정의 온도로 어닐링(열처리)하는 단계를 더 수행할 수 있다.
본 실시예에서는 하지층(UL20)이 저유전 물질을 포함할 수 있고, 상기 저유전 물질이 채널층(C20)의 백 채널영역에 접촉될 수 있다. 따라서, 하지층(UL20)에 의해 트랜지스터의 문턱전압과 같은 특성이 제어될 수 있고, 신뢰성/안정성이 향상될 수 있다.
전술한 도 8a 내지 도 8d의 제조방법은 도 5의 트랜지스터를 제조하는 방법의 일례이다. 이 방법을 변형하면, 도 6의 트랜지스터를 제조할 수 있다. 예컨대, 채널층을 먼저 형성한 후, 상기 채널층의 상면 양단에 접촉된 소오스전극 및 드레인전극을 형성할 수 있다. 다음, 상기 채널층 상에 게이트절연층과 게이트전극을 형성하면, 도 6과 같은 구조의 트랜지스터를 제조할 수 있다. 그 밖에도 도 8a 내지 도 8d의 제조방법은 다양하게 변형될 수 있다.
본 발명의 실시예에 따른 트랜지스터는 유기발광표시장치, 액정표시장치 등과 같은 표시장치(디스플레이)에 스위칭소자 또는 구동소자로 적용될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 트랜지스터는 고이동도를 가지면서 우수한 스위칭 특성, 제어된 문턱전압 및 신뢰성/안정성을 갖기 때문에, 이를 표시장치에 적용하면, 표시장치의 성능을 향상시킬 수 있다. 따라서, 본 발명의 실시예에 따른 트랜지스터는 차세대 고성능/고해상도/대면적 표시장치(디스플레이)의 구현에 유리하게 적용될 수 있다. 또한, 본 발명의 실시예에 따른 트랜지스터는 표시장치뿐 아니라, 메모리소자 및 논리소자 등 다른 전자소자 분야에 다양한 용도로 적용될 수 있다.
도 9는 본 발명의 실시예에 따른 트랜지스터를 포함하는 전자소자의 일례를 보여주는 단면도이다. 본 실시예의 전자소자는 표시장치(디스플레이)이다.
도 9를 참조하면, 제1 기판(100)과 제2 기판(200) 사이에 소정의 중간층(intermediate layer)(150)이 구비될 수 있다. 제1 기판(100)은 본 발명의 실시예에 따른 트랜지스터, 예컨대, 도 1 및 도 3 내지 도 6을 참조하여 설명한 트랜지스터 중 적어도 하나를 스위칭소자 또는 구동소자로 포함하는 어레이 기판(array substrate)일 수 있다. 제2 기판(200)은 제1 기판(100)에 대향하는 기판일 수 있다. 중간층(150)의 구성은 표시장치의 종류에 따라 달라질 수 있다. 본 실시예의 표시장치가 유기발광표시장치인 경우, 중간층(150)은 "유기 발광층"을 포함할 수 있다. 한편, 본 실시예의 표시장치가 액정표시장치인 경우, 중간층(150)은 "액정층(liquid crystal layer)"을 포함할 수 있다. 또한, 액정표시장치의 경우, 제1 기판(100) 아래에 백라이트 유닛(back light unit)(미도시)이 더 구비될 수 있다. 본 발명의 실시예에 따른 트랜지스터를 포함하는 전자소자의 구성은 도 9의 구조에 한정되지 않고, 다양하게 변형될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 및 도 3 내지 도 6의 트랜지스터의 구성요소 및 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 채널층은 2층 이상의 다층 구조로 형성될 수 있고, 트랜지스터는 더블 게이트 구조를 가질 수도 있다. 그리고, 도 7a 내지 도 7d 및 도 8a 내지 도 8d의 제조방법도 다양하게 변화될 수 있다. 또한, 본 발명의 실시예에 따른 트랜지스터는 도 9와 같은 표시장치 이외에 다양한 전자소자에 여러 가지 용도로 적용될 수 있다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
<도면의 주요 부분에 대한 부호의 설명>
C1, C10, C20 : 채널층 D10, D20 : 드레인전극
ES10 : 식각정지층 G1, G10, G20 : 게이트전극
GI1, GI10, GI20 : 게이트절연층 H1 : 실리콘 산화물층
L1 : 저유전 물질층 P10, P11, P20 : 보호층
S10, S20 : 소오스전극 SUB10, SUB20 : 기판
UL20 : 하지층 100 : 제1 기판
150 : 중간층 200 : 제2 기판
C1, C10, C20 : 채널층 D10, D20 : 드레인전극
ES10 : 식각정지층 G1, G10, G20 : 게이트전극
GI1, GI10, GI20 : 게이트절연층 H1 : 실리콘 산화물층
L1 : 저유전 물질층 P10, P11, P20 : 보호층
S10, S20 : 소오스전극 SUB10, SUB20 : 기판
UL20 : 하지층 100 : 제1 기판
150 : 중간층 200 : 제2 기판
Claims (15)
- 게이트;
상기 게이트 상에 구비된 게이트절연층;
상기 게이트절연층 상에 구비된 것으로, 산화물 반도체, 질산화물 반도체, 불소가 함유된 질산화물 반도체, 질화물 반도체 및 불소가 함유된 질화물 반도체 중 적어도 하나를 포함하는 채널층;
상기 채널층 상에 구비된 것으로, 2.0~3.5의 유전율을 갖는 저유전 물질을 포함하는 식각정지층; 및
상기 채널층의 제1 및 제2 영역에 각각 접촉된 소오스전극 및 드레인전극;을 포함하며,
상기 채널층은 상기 게이트에 가까이 배치되는 프론트(front) 채널영역 및 상기 식각정지층에 가까이 배치되는 백(back) 채널영역을 갖고,
상기 백 채널영역은 상기 프론트 채널영역보다 낮은 캐리어 농도를 갖는 트랜지스터. - 삭제
- 제 1 항에 있어서,
상기 저유전 물질은 다공성 실리카(porous silica), 플루오르화 실리카(fluorinated silica), 실세스퀴옥산(silsesquioxane), 폴리실세스퀴옥산(polysilsesquioxane), 실록산(siloxane), 폴리실록산(polysiloxane), 폴리이미드(polyimide) 및 플루오르폴리머(fluoropolymer) 중 적어도 하나를 포함하는 트랜지스터. - 제 1 및 제 3 항 중 어느 한 항에 있어서,
상기 채널층은 ZnO 계열 반도체, SnO 계열 반도체, InO 계열 반도체, ZnON 계열 반도체, ZnONF 계열 반도체, ZnN 계열 반도체 및 ZnNF 계열 반도체 중 적어도 하나를 포함하는 트랜지스터. - 제 4 항에 있어서,
상기 채널층은 추가원소 X를 더 포함하고,
상기 추가원소 X는 Li, K, Mg, Ca, Sr, Ba, Ga, Al, In, B, Si, Sn, Ge, Sb, Y, Ti, Zr, V, Nb, Ta, Sc, Hf, Mo, Mn, Fe, Co, Ni, Cu, W, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, F, Cl, Br, I, S 및 Se 중 적어도 하나를 포함하는 트랜지스터. - 삭제
- 청구항 1에 기재된 트랜지스터를 포함하는 표시장치.
- 산화물 반도체, 질산화물 반도체, 불소가 함유된 질산화물 반도체, 질화물 반도체 및 불소가 함유된 질화물 반도체 중 적어도 하나를 포함하는 채널층;
상기 채널층과 이격된 게이트;
상기 채널층과 상기 게이트 사이에 구비된 게이트절연층;
상기 채널층의 백 채널영역에 접촉된 것으로, 2.0~3.5의 유전율을 갖는 저유전 물질층; 및
상기 채널층의 제1 및 제2 영역에 각각 접촉된 소오스전극 및 드레인전극;을 포함하며,
상기 채널층은 상기 게이트에 가까이 배치되는 프론트(front) 채널영역 및 식각정지층에 가까이 배치되는 상기 백 채널영역을 갖고,
상기 백 채널영역은 상기 프론트 채널영역보다 낮은 캐리어 농도를 갖는 트랜지스터. - 제 8 항에 있어서,
상기 채널층은 ZnO 계열 반도체, SnO 계열 반도체, InO 계열 반도체, ZnON 계열 반도체, ZnONF 계열 반도체, ZnN 계열 반도체 및 ZnNF 계열 반도체 중 적어도 하나를 포함하는 트랜지스터. - 삭제
- 제 8 항에 있어서,
상기 저유전 물질층은 다공성 실리카(porous silica), 플루오르화 실리카(fluorinated silica), 실세스퀴옥산(silsesquioxane), 폴리실세스퀴옥산(polysilsesquioxane), 실록산(siloxane), 폴리실록산(polysiloxane), 폴리이미드(polyimide) 및 플루오르폴리머(fluoropolymer) 중 적어도 하나를 포함하는 트랜지스터. - 제 8 항에 있어서,
상기 저유전 물질층은 식각정지층인 트랜지스터. - 제 8 항에 있어서,
상기 저유전 물질층은 보호층(passivation layer)인 트랜지스터. - 제 8 항에 있어서,
상기 게이트는 상기 채널층 아래에 구비되거나 위에 구비된 트랜지스터. - 청구항 8에 기재된 트랜지스터를 포함하는 표시장치.
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