JP2013531383A - 薄膜トランジスタ - Google Patents

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Abstract

薄膜トランジスタ（10、10’）は、ゲート電極（14）、ゲート電極（14）上に堆積されたゲート誘電体（16）、チャネル層（18）、及びパッシベーション層（24）を含む。チャネル層（18）は、第１の表面（ＳＦ）及び対向する第２の表面（ＳＢ）を有し、その第１の表面（ＳＦ）はゲート誘電体（16）の少なくとも一部の上に堆積される。また、チャネル層（18）は、少なくとも１つの所定の陽イオンを含む第１の酸化物組成物も有する。パッシベーション層（24）はチャネル層（18）の対向する第２の表面（ＳＢ）の少なくとも一部に隣接して堆積される。パッシベーション層（24）は、第１の酸化物組成物の少なくとも１つの所定の陽イオン、及びチャネル層（18）に対してパッシベーション層（24）のバンドギャップを増大させる少なくとも１つの追加の陽イオンを含む第２の酸化物組成物を有する。
【選択図】図２

Description

本開示は概して、薄膜トランジスタに関する。
例えば、ディスプレイ、太陽電池、及び集積回路のような電子デバイスは、複数の電気コンポーネントを含むことが多い。電子コンポーネントの一例は、薄膜トランジスタである。幾つかの電子デバイスにおいて、多くの薄膜トランジスタが互いに結合されて、回路を形成する。高い移動度、電気的安定性、比較的低い温度処理、及び既存の製造技術を用いた集積化の容易性を提供する酸化物系薄膜トランジスタが開発されている。
本開示の実施形態の特徴および利点は、以下の詳細な説明および図面を参照することにより明らかになるであろう。図面において、同じ参照符号は、恐らく同一ではないけれども類似したコンポーネントに対応する。簡略化のために、参照符号、又は前述した機能を有する特徴要素は、それらが現れる他の図面に関連して説明されたり又は説明されない場合がある。
薄膜トランジスタの実施形態を形成するための方法の実施形態を示す流れ図である。 薄膜トランジスタの実施形態の断面図である。 薄膜トランジスタの別の実施形態の断面図である。 複数の薄膜トランジスタを含むデバイスの実施形態の一部に関する断面図である。 本明細書に開示された薄膜トランジスタの実施形態の製造の全体にわたって測定されたＩＤ−ＶＧＳ（ドレイン電流対ゲートソース間電圧）伝達曲線を示すグラフである。 比較用の薄膜トランジスタの製造の全体にわたって測定されたＩＤ−ＶＧＳ（ドレイン電流対ゲートソース間電圧）伝達曲線を示すグラフである。
詳細な説明
本明細書に開示された薄膜トランジスタの実施形態は、下にあるチャネル層と対をなす組成物を有するパッシベーション層を含む。チャネル層は半導体酸化物であり、対をなすパッシベーション層は、パッシベーション層がチャネル層に対してパッシベーション層のバンドギャップを増大させる１つ又は複数の追加の種も含むことを除いて、チャネル層の組成と類似した組成を有する酸化物である。例示的な実施形態において、１つ又は複数の追加の種の組み込みに起因して、パッシベーション層は、導電性でない電気的に不活性の材料（即ち、約１０１５／ｃｍ３未満の、平衡自由キャリア又は可動電荷キャリアの極わずかな集まりを有する）であり、適度な電界（即ち、約０．５ＭＶ／ｃｍ以下の電界）の存在下で導電性にならない。そのようなものとして、本明細書に開示されたパッシベーション層の実施形態は、所望のデバイス動作（例えば、チャネル層が極めて導電性になることを防ぐ）を可能にする物理的および化学的特性を有するチャネル背面界面を確立して維持する。また、本明細書に開示されたパッシベーション層の実施形態は、ｉ）薄膜トランジスタ及び後に形成される上に横たわる層からの相互接続金属（例えば、追加の相互接続階層、ピクセルプレートのようなディスプレイ要素、液晶材料など）の電気的、化学的、及び物理的絶縁、及びii）デバイス性能を変更する可能性がある環境的種（例えば、大気水分）からの薄膜トランジスタの化学的および物理的絶縁（隔離）も提供する。
さて、図１を参照すると、薄膜トランジスタの実施形態を形成するための方法に関する実施形態が示される。一般に、当該方法のこの実施形態は、参照番号１００で示されるように、少なくとも１つの所定の陽イオンを含む第１の酸化物組成物、第１の酸化物組成物の少なくとも１つの所定の陽イオン及び追加の陽イオンを含む第２の酸化物組成物を選択し、係る追加の陽イオンが第１の酸化物組成物に対して第２の酸化物組成物のバンドギャップを増大し、参照符号１０２で示されるように、チャネル層を形成するためにゲート誘電体の少なくとも一部の上に第１の酸化物組成物を堆積し、参照符号１０４で示されるように、パッシベーション層を形成するために第２の酸化物組成物でもってチャネル層の露出部分を不動態化することを含む。理解されるべきは、図１に示された方法は、図２に関連して更に詳細に説明される。
薄膜トランジスタ１０の実施形態が図２に示される。薄膜トランジスタ１０は、トランジスタ１０の様々なコンポーネントが積層される基板１２を含む。電子デバイスの基板として応用形態に適切な特性を呈する任意の材料が選択され得る。適切な基板１２の例には、以下に限定されないが、ガラス、プラスチック／有機材料、金属、及び／又はそれらの組み合わせが含まれる。更に、基板１２は、機械的に剛性またはフレキシブルとすることができる。剛性基板の例には、以下に限定されないが、ガラス又はシリコンが含まれる。フレキシブル基板の例には、以下に限定されないが、ポリイミド（ＰＩ）、テレフタル酸ポリエチレン（ＰＥＴ）、ポリエーテルスルホン（ＰＥＳ）、アクリル、ポリカーボネート（ＰＣ）、ポリエチレンナフタレート（ＰＥＮ）、又はそれらの組み合わせ、金属箔、及び／又はそれらの組み合わせが含まれる。基板１２が、導電性材料（例えば、金属箔）を含む場合、電気的絶縁層が、基板１２の導電性部分と任意の隣接する薄膜トランジスタ及び他の回路との間に含まれる。基板１２は、薄膜トランジスタ１０が組み込まれるべきデバイスのサイズ及び構成によって少なくとも部分的に決定される任意の厚さ（即ち、高さ）を有することができる。
ゲート電極１４は、基板１２の全て又は一部に配置される。一実施形態において、ゲート電極１４は、アルミニウムから形成される。別の実施形態において、ゲート電極１４はドープド（導電性）シリコンウェハーである。適切なゲート電極の更に他の例には、ｎ型ドープド酸化亜鉛、酸化インジウム、酸化スズ、又はインジウムスズ酸化物のようなドープド（導電性）酸化物半導体、及び／又は金属（例えば、Ａｌ、Ｃｕ、Ｍｏ、Ｔｉ、Ｗ、Ｔａ、Ａｇ、Ａｕ、及び／又はＮｉ）が含まれる。ゲート電極１４は、以下に限定されないが、スパッタ堆積、熱蒸着、電子ビーム蒸着、スクリーン印刷、溶解処理、電気メッキ、無電解メッキ、インクジェット印刷、及び／又はスピンコーティング堆積法を含む任意の適切な技術を介して堆積され得る。ゲート電極１４が基板１２の一部に堆積されることが望ましい場合には、１つ又は複数のパターン形成プロセスも用いて、適切な位置（単数または複数）にゲート電極１４を設けることができる。ゲート電極１４は、約５０ｎｍ〜約５００ｎｍの範囲にわたる任意の適切な厚さまで堆積され得る。１つの制限しない例において、ゲート電極の厚さは、約１００ｎｍから約３００ｎｍまでの範囲にわたる。ゲート電極１４は更に、電子回路の様々な部分間（例えば、基板１２上の様々な薄膜トランジスタデバイス１０の間）の電気相互接続を形成するために使用され得る。
図２に示されたように、薄膜トランジスタ１０は、ゲート電極１４上に配置されたゲート誘電体層１６も含む。一実施形態において、ゲート誘電体層１６は、無機誘電体材料（例えば、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、酸化イットリウム、酸化ランタン、ジルコニウム酸チタン酸バリウム、及び／又はチタン酸バリウムストロンチウム）及び／又は有機誘電体材料（例えば、ポリメタクリル酸メチル（ＰＭＭＡ）、ポリビニルフェノール（ＰＶＰ）、様々な他のポリマー、ベンゾシクロブタジエン（ＢＣＢ）、紫外線または熱硬化性モノマー、及び／又はその他同様のもの）から形成され得る。また、ゲート誘電体層１６は、以下に限定されないが、化学気相堆積法（ＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、スパッタリング（ＤＣ、ＤＣパルス、及び／又はＲＦスパッタリングを含む）、原子層堆積（ＡＬＤ）、熱蒸着、電子ビーム蒸着、スクリーン印刷、溶解処理、パルスレーザ堆積（ＰＬＤ）、インクジェット印刷、及び／又はスピンコーティング堆積法を含む任意の適切な技術を介して堆積され得る。一実施形態において、ゲート誘電体層１６の厚さは、１００ｎｍである。ゲート誘電体層１６の適切な厚さの範囲は、約１０ｎｍから約１０００ｎｍまで、又は約１００ｎｍから約５００ｎｍまでを含む。
チャネル層１８は、ゲート誘電体層１６上に形成され、２つの対向する表面ＳＦ及びＳＢを有する。表面ＳＦは、本明細書において前面と呼ばれ、ゲート誘電体層１６に隣接するチャネル層１８の表面ＳＦである。表面ＳＦの反対側にある表面ＳＢは、本明細書において後面と呼ばれ、後に堆積されるパッシベーション層２４に隣接するチャネル層１８の表面ＳＢである。
チャネル層１８は、内部に１つ又は複数の陽イオンを有する酸化物半導体である。１つ又は複数の陽イオンは、亜鉛、スズ、インジウム、及びガリウムから選択される。酸化物半導体チャネル層１８は、当該列挙された陽イオンの１つ、又は当該列挙された陽イオンの２つ以上を有することができる。酸化物半導体チャネル層１８の幾つかの制限しない例には、酸化亜鉛、酸化亜鉛スズ、酸化インジウム亜鉛、酸化インジウムガリウム亜鉛、酸化インジウムガリウム、又は当該列挙された陽イオンの他の酸化物が含まれる。一実施形態において、半導体チャネル層１８は、Ｚｎ：Ｓｎの原子比率が２：１に等しい酸化亜鉛スズを含む。別の実施形態において、半導体チャネル層１８は、Ｚｎ：Ｓｎの原子比率が約９：１から約１：９の範囲内にある酸化亜鉛スズを含む。
また、チャネル層１８は、意図的に又は意図せずにドープされてもよい。意図的なドーパントは、組成物に故意に追加されるものであり、意図しないドーパントは、組成物に故意に追加されない不純物または他の種である。意図的なドーパントは、アルミニウム、窒素、水素、及びそれらの組み合わせから選択され得る。含められる場合、意図的なドーパントは、酸化物半導体組成物に存在する全ての種の約０．５原子百分率から約４原子百分率を構成するように、追加され得る。制限しない例として、Ｚｎ：Ｓｎ：Ｏ＝２：１：４の原子比率により規定された酸化物半導体組成物（酸化物半導体成分）について、アルミニウムは、追加されるアルミニウムが結果として生じる酸化物半導体組成物の亜鉛、スズ、酸素およびアルミニウムの全ての約０．５原子百分率から約４原子百分率を構成するように意図的なドーパントとして追加され得る。場合によっては、酸化物半導体チャネル層１８には、意図的なドーパントが存在しない。意図しないドーパントは通常、酸化物半導体組成物に存在する全ての種の２原子百分率以下である。場合によっては、意図しないドーパントは、無視できるほど小さい濃度で存在するかもしれないが、他の例では、意図しないドーパントは、材料特性および関連するデバイス性能に影響を与えることができる十分に大きな濃度で存在するかもしれない。
図２に示されるように、チャネル層１８は、その表面ＳＦがゲート誘電体層１６の表面の少なくとも一部に接触するように配置される。チャネル層１８（任意の意図的に追加されたドーパントを含む）は、任意の適切な技術を介して堆積されることができ、係る技術には、以下に限定されないが、スパッタ堆積（ＤＣ、ＤＣパルス、及び／又はＲＦスパッタリングを含む）、原子層堆積（ＡＬＤ）、パルスレーザ堆積（ＰＬＤ）、熱蒸着、電子ビーム蒸着、スクリーン印刷、溶解処理、化学気相堆積法（ＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、インクジェット印刷、及び／又はスピンコーティング堆積法が含まれる。適切なパターン形成プロセスが、堆積プロセス（単数または複数）と一緒に使用されて、適切な位置にチャネル層１８を設けることができる。パターンの画定は、例えばフォトリソグラフィー又はシャドウマスク型プロセスを用いて達成されることができ、材料の除去は、例えばウェットエッチング又はドライエッチング（反応性イオンエッチングを含む）、或いはリフトオフプロセスを用いて達成され得る。代案として、直接書き込み型パターン形成が、例えばインクジェット型または適切な前駆体溶液の他の選択的付着を用いて達成され得る。
チャネル層１８は、任意の適切な厚さを有することができ、一実施形態において、この厚さは、約１０ｎｍから約３００ｎｍまでの範囲にわたる。別の実施形態において、チャネル層１８の厚さは、約２５ｎｍから約１００ｎｍまでの範囲にわたる。１つの制限しない例において、チャネル層１８の厚さは、約５０ｎｍである。
堆積された後、チャネル層１８は、アニーリング工程を受けることができる。アニーリングは、空気中で、又は酸素、窒素、アルゴン及び／又はそれらの混合物のような別の適切な雰囲気中で達成され得る。水蒸気がアニーリング環境に追加されてウェットアニールを行うことができる。アニーリングの時間および温度は、チャネル層１８に使用される材料に応じて変化することができる。１つの制限しない例において、アニーリング時間は、約５分から約２時間までの範囲にわたり、アニーリング温度は約１５０℃から約４００℃までの範囲にわたる。場合によっては、温度範囲の上限は約５００℃まで拡張され得る。
ひとたびチャネル層１８が設けられれば、ソース電極２０及びドレイン電極２２は、それぞれがｉ）チャネル層１８に電気接続され、及びii）チャネル層１８の後面ＳＢの一部を横切って延在するように、堆積されてパターン形成され得る。図２に示されるように、ソース電極２０及びドレイン電極２２は、それらが後面ＳＢ上で互いから分離（絶縁）されるように配置される。従って、ソース電極２０及びドレイン電極２２の堆積およびパターン形成中、後面ＳＢの一部は露出された状態のままである。この露出部分は、最終のソース電極２０とドレイン電極２２との間に配置され、その上に設けられたパッシベーション層２４を最終的に有する。代案として、ソース電極２０及びドレイン電極２２は、チャネル層１８を設ける前に堆積されてパターン形成されることができ、かくしてチャネル層１８の前面ＳＦの一部に接触する。この薄膜トランジスタ１０’のこの実施形態は、図３に示される。この実施形態において、後に設けられるパッシベーション層２４が、チャネル層１８の露出されたあらゆる部分を覆うように堆積されてパターン形成される。
ソース電極２０とドレイン電極２２は、１つ又は複数のタイプの適切な導電材料から作られることができ、係る導電材料には、金属（例えば、Ｍｏ、Ｃｕ、Ｗ、Ａｌ、Ｔｉ、Ａｇ、Ａｕ及び／又はＮｉ）又はドープド酸化物半導体（例えば、ｎ型ドープド酸化インジウムスズ、酸化亜鉛、酸化インジウム、又は酸化スズ）が含まれる。一実施形態において、ソース電極２０及びドレイン電極２２のそれぞれの厚さは、約５０ｎｍから約５００ｎｍまでの範囲にわたる。別の実施形態において、ソース電極２０及びドレイン電極２２のそれぞれの厚さは、約１００ｎｍから約３００ｎｍまでの範囲にわたる。
チャネル層１８及びソース電極２０とドレイン電極２２が設けられた後、パッシベーション層２４（本明細書において、チャネルパッシベーション層または第１のパッシベーション層とも呼ばれる）が形成される。理解されるべきは、パッシベーション層２４を形成するために使用される材料は、チャネル層１８に選択された材料に依存する。より詳細には、パッシベーション層２４は、チャネル層１８の陽イオン（単数または複数）（例えば、インジウム、ガリウム、スズ及び／又は亜鉛）、並びにチャネル層１８に対してパッシベーション層２４のバンドギャップを増大させる１つ又は複数の追加の陽イオンを含む酸化物である。特に、追加の陽イオン（単数または複数）は、結果としてのパッシベーション層２４がチャネル層１８のバンドギャップよりも広いバンドギャップを有するように選択される。また、これら追加の陽イオン（単数または複数）はチャネル層１８に存在しない。追加の陽イオン（単数または複数）の例には、以下に限定されないが、アルミニウム、ホウ素、ハフニウム、マグネシウム、ニオブ、シリコン、タンタル、イットリウム、ジルコニウム、及びそれらの組み合わせが含まれる。パッシベーション層２４の酸化物組成物に存在する追加の陽イオン（単数または複数）の量は、パッシベーション層の酸化物組成物における全陽イオン種の約２０原子百分率から約７０原子百分率までの範囲にわたる。
チャネル層１８が上記で定義されたような１つ又は複数のドーパント種を含む場合、パッシベーション層２４の１つ又は複数の追加の陽イオンは、チャネル層１８の１つ又は複数のドーパント種と同じとすることができる。例えば、チャネル層１８がアルミニウム（アルミニウムドーパントが上記で指定されたようにチャネル層１８の全ての種の約０．５原子百分率から約４原子百分率までの範囲にわたる濃度で存在している）でドープされた酸化亜鉛スズである場合、パッシベーション層２４は、亜鉛スズアルミニウム酸化物（上記で指定されたように、アルミニウムがパッシベーション層２４の全陽イオン種の約２０原子百分率から約７０原子百分率までの範囲にわたる濃度で存在する）とすることができる。この例および他の類似した例において、チャネル層１８とパッシベーション層２４との間の差異は、ドーパント／陽イオン（例えば、アルミニウム）種が存在する相対的に異なる濃度により確立される。
上述したように、チャネル層１８及びソース電極２０とドレイン電極２２を設けた後（これらコンポーネントが形成される順序に関係なく）、チャネル層１８の後面ＳＢの露出された一部がそこに残る。パッシベーション層２４が、後面ＳＢのこの露出部分に設けられる。図２に示された実施形態において、パッシベーション層２４は、ソース電極２０及びドレイン電極２２のエッジまで少なくとも延在し、ソース電極２０及びドレイン電極２２上に及びそれらを越えて延在することができる。同様に、図３に示された実施形態において、パッシベーション層２４は、ソース電極２０及びドレイン電極２２の隣接する表面まで少なくとも延在し、場合によっては、ソース電極２０及びドレイン電極２２の上に及びそれらを越えて延在することができる。一実施形態において、パッシベーション層２４の厚さは、約２０ｎｍから約３００ｎｍまでの範囲にわたる。パッシベーション層２４は、以下に限定されないが、スパッタ堆積（ＤＣ、ＤＣパルス、及び／又はＲＦスパッタリングを含む）、パルスレーザ堆積（ＰＬＤ）、熱蒸着、電子ビーム蒸着、スクリーン印刷、溶解処理、インクジェット印刷、及び／又はスピンコーティング堆積法を含む任意の適切な技術を介して堆積されることができ、ウエットエッチング又はドライエッチングと組み合わされたフォトリソグラフィーパターン形成のような任意の適切なパターン形成技術を用いてパターン形成され得る。
対をなすチャネル層１８とパッシベーション層２４の幾つかの制限しない例は、亜鉛スズ（２：１原子）酸化物および亜鉛スズアルミニウム（１：１：１原子）酸化物、又は亜鉛スズ（２：１原子）酸化物および亜鉛スズシリコン（１：１：１原子）酸化物、又は亜鉛インジウム（２：１原子）酸化物および亜鉛インジウムアルミニウム（１：１：１原子）酸化物、又は亜鉛インジウム（２：１原子）酸化物および亜鉛インジウムシリコン（１：１：１原子）酸化物を含む。
本明細書で開示されたパッシベーション層２４が、下にあるチャネル層１８に類似した組成を有するので、層１８、２４の界面において比較的急激でない材料境界が存在し、ひいてはこの界面において固有の無秩序、電気的欠陥および構造的欠陥が低減される（例えば、酸化亜鉛スズのチャネル層と二酸化ケイ素のパッシベーション層との間の界面のような急激な材料境界を有する界面に存在する欠陥の量に比べて）。また、パッシベーション層２４の増大したバンドギャップ及び絶縁特性は、チャネル後面ＳＢにおいて電気的境界も提供する。これは、熱的安定性、化学的安定性、及び／又は電気的安定性のような所望のデバイス特性に寄与することができる。また、類似した組成は、パッシベーションの堆積中にチャネル後面ＳＢの望ましくない化学的修飾も低減または除去する。これは、チャネル後面ＳＢの化学的還元を低減または除去することができ、それは結果としてチャネル後面ＳＢにおいて自由電子の集中状態（導電率）の不要な増加を低減または除去する。
堆積された後、パッシベーション層２４は、アニーリング工程も受けることができる。アニーリングは、空気中で、又は窒素、酸素、アルゴン及び／又はそれらの混合物のような別の適切な雰囲気中で行われ得る。アニーリングの時間と温度は、パッシベーション層２４に使用される材料に応じて変わる可能性がある。１つの制限しない例において、アニーリング時間は約５分から約２時間までの範囲にわたり、アニーリング温度は約１５０℃から約４００℃までの範囲にわたる。
また、図２及び図３に示された薄膜トランジスタ１０、１０’の実施形態は、パッシベーション層２４の上に、場合によってはソース電極２０及びドレイン電極２２の露出部分およびゲート誘電体層１６の露出部分の上に堆積された第２のパッシベーション層２６も含むことができる。このパッシベーション層２６は、チャネル層１８、並びにソース電極２０及びドレイン電極２２を含む電気相互接続層を、その後に上に横たわる層および／または環境要因から更に電気的に、物理的に及び化学的に分離することに寄与する。チャネル層１８が既に、その上に堆積された類似した組成のパッシベーション層２４（即ち、後面ＳＢを保護する）を有するという事実に起因して、第２のパッシベーション層２６は、チャネル層１８を形成するために使用される材料を考慮せずに選択され得る。一実施形態において、第２のパッシベーション層２６は、酸化アルミニウム、酸化ハフニウム、窒化ケイ素、酸化ケイ素、オキシ窒化ケイ素、及び酸化ジルコニウムから選択される。
第２のパッシベーション層２６は、パッシベーション層２４に関して説明された技術を用いて形成され得るか、又はプラズマ化学気相成長法（ＰＥＣＶＤ）を用いて形成され得る。ＰＥＣＶＤは、パッシベーション層２４がＰＥＣＶＤ工程の潜在的な悪影響からチャネル層１８を保護するので、第２のパッシベーション層２６を堆積するのに適しているかもしれない。
一実施形態において、第２のパッシベーション層２６の厚さは、約１００ｎｍから約５００ｎｍまでの範囲にわたる。
さて、図４を参照すると、複数の薄膜トランジスタ１０を含む電子デバイス１０００の一実施形態の一部に関する断面図が示される。薄膜トランジスタ１０はそれぞれ、図２に関連して本明細書で説明された様々な層１２、１４、１６、１８、２０、２２、２４及び２６を用いて形成される。また、デバイス１０００は、薄膜トランジスタ１０の少なくとも一部分上に又は係る一部分の上に形成された１つ又は複数の追加の層も含む。これら追加の層は、例えば、薄膜トランジスタ１０間の相互接続、及び／又は同じ層上に又はその後の層上に又はその後の層の上に形成された１つ又は複数の他のコンポーネントへの相互接続を提供することができる１つ又は複数の誘電体層および／または相互接続を含むことができる。
図４に示された実施形態において、相互接続階層３０及び／又は３２、及び／又はバイア３４を用いて、様々な回路部分またはコンポーネントを電気結合し、例えば１つの薄膜トランジスタ１０のゲート電極１４を別の薄膜トランジスタ１０のソース電極２０及び／又はドレイン電極２２に接続する。理解されるべきは、これは、コンポーネントが如何にして電気結合され得るかに関する一例であり、本開示はこの特定の例に制限されない。相互接続３０、３２及び／又はバイア３４は、適切な金属（例えば、Ａｌ、Ｍｏ、Ｃｕ、Ａｇ、Ｔｉ、Ａｕ、及び／又はＮｉ）又は導電酸化物（例えば、ｎ型ドープド酸化亜鉛、酸化インジウム、酸化スズ、及び／又はインジウムスズ酸化物）のような１つ又は複数の導電材料から形成され得る。
また、図４は、第２のパッシベーション層２６の少なくとも一部上に又は係る一部の上に形成された第３のパッシベーション層２８も示す。第３のパッシベーション層２８は、相互接続階層３０から電気的および物理的に分離される追加の相互接続階層（例えば、３２）を堆積するための表面を提供し、更に他の薄膜トランジスタ（単数または複数）１０が組み込まれ得る環境を提供する。
図４に示された電子デバイス１０００の部分は、アクティブマトリックス型液晶ディスプレイ（ＡＭＬＣＤ）装置のバックプレーンの一部、又はスマートパッケージの部分のようなデバイス装置の部分とすることができる。更に、本明細書に開示された実施形態において、薄膜トランジスタ１０又は１０’の特定の構成は、ボトムゲート構造と呼ばれることができ、この文脈では、ゲート電極１４がゲート誘電体層１６の下に、即ちゲート誘電体層１６の、基板１２に最も近い表面上に構成されることを意味する。しかしながら、理解されるべきは、本開示はこの構成に制限されない。例えば、薄膜トランジスタ１０又は１０’の特定の実施形態は、トップゲート構造を有することができ、この場合、例えばゲート電極１４は、ゲート誘電体層１６の上に、即ちゲート誘電体層１６の、基板１２から最も遠い表面上に又は係る表面の上に構成される。
本開示の実施形態（単数または複数）を更に示すために、以下の例が本明細書に与えられる。理解されるべきは、これらの例は、例示のために提供されており、開示された実施形態（単数または複数）の範囲を制限すると解釈されるべきではない。例１のデバイス及び比較例のデバイスの双方は、１０に等しい幅長比（長さに対する幅の比）（Ｗ／Ｌ）を有する。
例１
本明細書に開示された実施形態による薄膜トランジスタは、シリコン基板上に製造された。このテスト構造において、ドープド（導電性）シリコンウェハーは、基板およびゲート電極としての機能を果たし、シリコンウェハー上の熱成長された二酸化ケイ素層がゲート誘電体としての機能を果たした。二酸化ケイ素のゲート誘電体層の厚さは１００ｎｍであった。
酸化亜鉛スズ（Ｚｎ：Ｓｎ＝２：１原子比率、ＺＴＯ又はＺｎＳｎＯｘとも呼ばれる）のチャネル層（６０ｎｍの厚さ）が、スパッタ堆積を用いてゲート誘電体の一部上に堆積されて、堆積中に金属シャドウマスクを用いてパターン形成された。酸化亜鉛スズのチャネル層堆積後、当該構造体が５００℃で約１時間、空気中でアニーリングされた。次いで、インジウムスズ酸化物（ＩＴＯ）のソース及びドレイン電極（１００ｎｍの厚さ）がチャネル層の対向する端部上に堆積（スパッタ堆積を用いて）されてパターン形成（堆積中に金属シャドウマスクを用いて）され、その結果、２つの当該電極が、下にあるＺＴＯチャネル層の露出部分により分離された。
次いで、第１のパッシベーション層（１００ｎｍの厚さ）が、露出したＺＴＯチャネル層上へ及び隣接するソース及びドレイン電極の一部上に堆積（スパッタ堆積を用いて）された。第１のパッシベーション層は、堆積中に金属シャドウマスクを用いてパターン形成された。この例において、亜鉛スズシリコン酸化物（Ｚｎ：Ｓｎ：Ｓｉ＝１：１：１原子比率、ＺＴＳｉＯ又は（ＺｎＳｎＳｉ）Ｏｘとも呼ばれる）が、第１のパッシベーション層に選択された。第１のパッシベーション層の堆積後、当該構造体が３００℃で約１時間、アニーリングされた。
第２のパッシベーション層（１００ｎｍの厚さ）が、第１のパッシベーション層、及び他のデバイスコンポーネント（例えば、ソース及びドレイン電極、並びにゲート誘電体）のあらゆる露出部分の上に堆積された。二酸化ケイ素が第２のパッシベーション層に選択された。二酸化ケイ素は、ＰＥＣＶＤを用いて堆積され、その後、金属シャドウマスクを介して反応性イオンエッチング（ＲＩＥ）を用いてパターン形成された。
例１で形成された薄膜トランジスタ（thin film transistor：ＴＦＴ）の電気的性能が、製作順序の幾つかの点において、ドレイン電流対ゲートソース間電圧（ＩＤ−ＶＧＳ伝達曲線）を測定してテストされた。特に、電気的性能は、ｉ）（ＺｎＳｎＳｉ）Ｏｘパッシベーションの前、ii）（ＺｎＳｎＳｉ）Ｏｘパッシベーションの後および第２のアニーリングステップの前、iii）（ＺｎＳｎＳｉ）Ｏｘパッシベーション及び第２のアニーリングステップの後、及びiv）ＰＥＣＶＤ二酸化ケイ素パッシベーションの後に測定された。各測定からの結果が図５に示される。
図５に示されるように、製作順序の全体にわたって、ＴＦＴの挙動は比較的変化しないままである。観察された最も大きい効果は、第２のアニーリングステップにより回復される、（ＺｎＳｎＳｉ）Ｏｘ堆積後の移動度の減少であった。最終的に不動態化されたＴＦＴの性能は、不動態化されていないデバイスの性能と実質的に等しい。第１のパッシベーション層の追加により、後続のＰＥＣＶＤ二酸化ケイ素のパッシベーション処理中にＴＦＴが劣化することを防止する電気的、化学的、及び／又は物理的境界が提供されると考えられる。
比較例
また、比較用の薄膜トランジスタもシリコン基板上に製造された。このテスト構造において、ドープド（導電性）シリコンウェハーは、基板およびゲート電極としての機能を果たし、シリコンウェハー上の熱成長された二酸化ケイ素層がゲート誘電体としての機能を果たした。二酸化ケイ素のゲート誘電体層の厚さは１００ｎｍであった。
酸化亜鉛スズ（Ｚｎ：Ｓｎ＝２：１原子比率、ＺＴＯ又はＺｎＳｎＯｘとも呼ばれる）のチャネル層（６０ｎｍの厚さ）が、スパッタ堆積を用いてゲート誘電体の一部上に堆積されて、堆積中に金属シャドウマスクを用いてパターン形成された。酸化亜鉛スズのチャネル層堆積後、当該構造体が５００℃で約１時間、空気中でアニーリングされた。次いで、インジウムスズ酸化物（ＩＴＯ）のソース及びドレイン電極（１００ｎｍの厚さ）がチャネル層の対向する端部上に堆積（スパッタ堆積を用いて）されてパターン形成（堆積中に金属シャドウマスクを用いて）され、その結果、２つの当該電極が、下にあるＺＴＯチャネル層の露出部分により分離された。
次いで、パッシベーション層（１００ｎｍの厚さ）が、露出したＺＴＯチャネル層上へ及び隣接するソース及びドレイン電極の一部上に、ＰＥＣＶＤを用いて堆積された。堆積されたパッシベーション層はその後、金属シャドウマスクを介して反応性イオンエッチング（ＲＩＥ）を用いてパターン形成された。この例において、二酸化ケイ素が、パッシベーション層に選択された。次いで、この構造体が３００℃で約１時間、空気中でアニーリングされた。
比較用の薄膜トランジスタ（ＴＦＴ）の電気的性能は、製作順序の幾つかの点において、ドレイン電流対ゲートソース間電圧（ＩＤ−ＶＧＳ伝達曲線）を測定してテストされた。特に、電気的性能は、ｉ）二酸化ケイ素パッシベーションの前、ii）二酸化ケイ素パッシベーションの後および第２のアニーリングステップの前、及びiii）二酸化ケイ素パッシベーション及び第２のアニーリングステップの後に測定された。各測定からの結果が図６に示される。
図６に示されるように、製作順序の全体にわたって、ＴＦＴの挙動は急激に悪化している。特に、チャネルが高度に導電性になり、ゲートソース間電圧（ＶＧＳ）がドレイン電流（ＩＤ）を実質的に変化させていない。ＰＥＣＶＤ二酸化ケイ素で不動態化すると、最初（及び所望）のＴＦＴの機能性は、後続のアニーリングで回復されない。
理解されるべきは、本明細書で提供される範囲（レンジ）は、規定された範囲および規定された範囲内の任意の値または部分的範囲（サブレンジ）を含む。例えば、約１ｗｔ％から約２０ｗｔ％までの範囲にわたる量は、１ｗｔ％から２０ｗｔ％の明確に列挙された量の範囲だけでなく、２ｗｔ％、２．７ｗｔ％、３ｗｔ％、３．５ｗｔ％、４ｗｔ％などのような個々の量、及び５ｗｔ％から１５ｗｔ％、１０ｗｔ％から２０ｗｔ％などのような任意の部分的範囲も含むと解釈されるべきである。更に、値を説明するために「約」が使用される場合、これは、示された値からのわずかな変化（０．３まで）を含むことが意図されている。
幾つかの実施形態が詳細に説明されたが、当業者には明らかなように、開示された実施形態は変更され得る。従って、上記の説明は、制限ではなく一例であるとみなされるべきである。

Claims (15)

  1. 薄膜トランジスタ（10、10’）であって、
    ゲート電極（14）と、
    前記ゲート電極（14）上に堆積されたゲート誘電体（16）と、
    第１の表面（ＳＦ）及び対向する第２の表面（ＳＢ）を有するチャネル層（18）であって、前記第１の表面（ＳＦ）が前記ゲート誘電体（16）の少なくとも一部の上に堆積され、前記チャネル層（18）が少なくとも１つの所定の陽イオンを含む第１の酸化物組成物を有する、チャネル層（18）と、
    前記チャネル層（18）の前記対向する第２の表面（ＳＢ）の少なくとも一部に隣接して堆積されたパッシベーション層（24）とを含み、前記パッシベーション層（24）が、前記第１の酸化物組成物の少なくとも１つの所定の陽イオン、及び前記チャネル層（18）に対して前記パッシベーション層（24）のバンドギャップを増大させる少なくとも１つの追加の陽イオンを含む第２の酸化物組成物を含む、薄膜トランジスタ（10、10’）。
  2. 前記第１の酸化物組成物の前記少なくとも１つの所定の陽イオンが、インジウム、ガリウム、スズ、亜鉛、及びそれらの組み合わせから選択され、前記第２の酸化物組成物の前記少なくとも１つの追加の陽イオンが、アルミニウム、ホウ素、ハフニウム、マグネシウム、ニオブ、シリコン、タンタル、イットリウム、ジルコニウム、及びそれらの組み合わせから選択される、請求項１に記載の薄膜トランジスタ（10、10’）。
  3. 前記第１の酸化物組成物が酸化亜鉛スズであり、前記第２の酸化物組成物が亜鉛スズアルミニウム酸化物及び亜鉛スズシリコン酸化物から選択されるか、又は前記第１の酸化物組成物が亜鉛インジウム酸化物であり、前記第２の酸化物組成物が亜鉛インジウムアルミニウム酸化物および亜鉛インジウムシリコン酸化物から選択される、請求項１又は２に記載の薄膜トランジスタ（10、10’）。
  4. 前記第２の酸化物組成物の前記少なくとも１つの追加の陽イオン元素の量が、前記第２の酸化物組成物の全陽イオン種の約２０原子百分率から約７０原子百分率までの範囲にわたる、請求項１から３の何れかに記載の薄膜トランジスタ（10、10’）。
  5. 前記パッシベーション層（24）に隣接して堆積された第２のパッシベーション層（26）を更に含み、前記第２のパッシベーション層（26）が、酸化アルミニウム、酸化ハフニウム、窒化ケイ素、酸化ケイ素、オキシ窒化ケイ素、及び酸化ジルコニウムから選択される、請求項１から４の何れかに記載の薄膜トランジスタ（10、10’）。
  6. 前記チャネル層（18）と電気接触する少なくとも１つのドレイン電極（22）と、
    前記チャネル層（18）と電気接触する少なくとも１つのソース電極（20）とを更に含み、
    前記パッシベーション層（24）が前記チャネル層（18）の前記対向する第２の表面（ＳＢ）上に配置されて、前記少なくとも１つのソース電極（20）と前記少なくとも１つのドレイン電極（22）との間の領域を少なくとも覆う、請求項１から５の何れかに記載の薄膜トランジスタ（10、10’）。
  7. 前記第１の酸化物組成物が、アルミニウム、水素、及び窒素から選択された少なくとも１つのドーパント種を含み、前記少なくとも１つのドーパント種が、前記第１の酸化物組成物に存在する全ての種の約０．５原子百分率から約４原子百分率までの範囲にわたる量で存在する、請求項１から６の何れかに記載の薄膜トランジスタ（10、10’）。
  8. 薄膜トランジスタ（10、10’）であって、
    基板（12）と、
    前記基板（12）上に堆積されたゲート電極（14）と、
    前記ゲート電極（14）上に堆積されたゲート誘電体（16）と、
    第１の表面（ＳＦ）及び対向する第２の表面（ＳＢ）を有するチャネル層（18）であって、前記第１の表面（ＳＦ）が前記ゲート誘電体（16）の少なくとも一部の上に堆積され、前記チャネル層（18）が、亜鉛、スズ、インジウム、及びガリウムから選択された少なくとも１つの陽イオンを含む第１の酸化物組成物を有する、チャネル層（18）と、
    前記チャネル層（18）と電気接触する少なくとも１つのドレイン電極（22）と、
    前記チャネル層（18）と電気接触する少なくとも１つのソース電極（20）と、
    前記チャネル層（18）の前記対向する第２の表面（ＳＢ）の少なくとも一部に隣接して堆積されたパッシベーション層（24）であって、前記パッシベーション層（24）が、前記第１の酸化物組成物の少なくとも１つの陽イオン、並びにアルミニウム、ホウ素、ハフニウム、マグネシウム、ニオブ、シリコン、タンタル、イットリウム、及びジルコニウムから選択された少なくとも１つの追加の陽イオンを含む第２の酸化物組成物を有する、パッシベーション層（24）と、
    前記パッシベーション層（24）に隣接して堆積された第２のパッシベーション層（26）とを含み、前記第２のパッシベーション層（26）が、酸化アルミニウム、酸化ハフニウム、窒化ケイ素、酸化ケイ素、オキシ窒化ケイ素、及び酸化ジルコニウムから選択される、薄膜トランジスタ（10、10’）。
  9. 構造体（10、10’）を形成する方法であって、
    少なくとも１つの所定の陽イオンを含む第１の酸化物組成物、及び第２の酸化物組成物を選択し、前記第２の酸化物組成物が、前記第１の酸化物組成物の前記少なくとも１つの所定の陽イオン、及び前記第１の酸化物組成物に対して前記第２の酸化物組成物のバンドギャップを増大させる少なくとも１つの追加の陽イオンを含み、
    ゲート誘電体（16）の少なくとも一部の上に前記第１の酸化物組成物を堆積してチャネル層（18）を形成し、
    前記チャネル層（18）の露出部分を前記第２の酸化物組成物で不動態化して、パッシベーション層（24）を形成することを含む、方法。
  10. 前記第１の酸化物組成物の選択が、インジウム、ガリウム、スズ、亜鉛、及びそれらの組み合わせの酸化物を選択することを含み、前記第２の酸化物組成物の選択が、アルミニウム、ホウ素、ハフニウム、マグネシウム、ニオブ、シリコン、タンタル、イットリウム、ジルコニウム、及びそれらの組み合わせからなるグループから前記追加の陽イオンを選択することを含む、請求項９に記載の方法。
  11. 前記チャネル層（18）の露出部分を不動態化することが、真空蒸着技術およびフォトリソグラフィーパターン形成技術を用いて行われる、請求項９又は１０に記載の方法。
  12. 前記パッシベーション層（24）の形成後、前記方法は、約１５０℃から約４００℃の範囲にわたる所定の温度で、約５分から約２時間までの範囲にわたる所定の時間、空気中で前記構造体をアニーリングすることを更に含む、請求項９から１１の何れかに記載の方法。
  13. 前記チャネル層（18）の前記露出部分を不動態化する前に、前記方法は、
    前記チャネル層（18）の一部と電気接触する少なくとも１つのドレイン電極（22）を堆積し、
    前記チャネル層（18）の他の部分と電気接触する少なくとも１つのソース電極（20）を堆積することを更に含み、
    前記少なくとも１つのドレイン電極（22）及び前記少なくとも１つのソース電極（20）のそれぞれの前記堆積が、前記チャネル層（18）の前記露出部分を画定する、請求項９から１２の何れかに記載の方法。
  14. 前記パッシベーション層（24）に隣接して第２のパッシベーション層（26）を堆積することを更に含み、前記第２のパッシベーション層（26）が、酸化アルミニウム、酸化ハフニウム、窒化ケイ素、酸化ケイ素、オキシ窒化ケイ素、及び酸化ジルコニウムから選択される、請求項９から１３の何れかに記載の方法。
  15. 前記チャネル層（18）の前記露出部分を不動態化する前に、前記方法は、約１５０℃から約４００℃の範囲にわたる所定の温度で、約５分から約２時間までの範囲にわたる所定の時間、空気中で前記構造体をアニーリングすることを更に含む、請求項９から１４の何れかに記載の方法。
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