JP2013062456A

JP2013062456A - 薄膜デバイスおよびその製造方法

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Publication number: JP2013062456A
Application number: JP2011201422A
Authority: JP
Inventors: Mitsuru Nakada; 充中田; Hiroto Sato; 弘人佐藤
Original assignee: Nippon Hoso Kyokai NHK; Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 2011-09-15
Filing date: 2011-09-15
Publication date: 2013-04-04
Anticipated expiration: 2031-09-15
Also published as: JP5814712B2

Abstract

【課題】酸化物半導体をチャネルに用いた薄膜デバイスおよびその製造方法において、PETやPES等の樹脂基板上でも自己整合型トップゲート構造の作製を可能にする。
【解決手段】ＩＧＺＯ膜２によりチャネル膜を作製するＴＦＴの製造方法であり、ＩＧＺＯ膜２とゲート電極膜４との間に、ゲート絶縁膜３として機能する有機膜をスピンコート等の塗布法を用いて作製し（図１（ｂ））、その後、ＩＧＺＯ膜２と、外部に導出されたソース・ドレイン電極膜７との間に、絶縁膜として機能する層間膜５をスパッタリング法を用いて作製する（図１（ｃ）、（ｄ））。
【選択図】図１

Description

本発明は、薄膜トランジスタ等の薄膜デバイスおよびその製造方法に関し、特に、酸化物半導体をチャネルに用いるように構成した薄膜デバイスの製造方法に関する。

近年、ディスプレイ駆動素子等に活用することを目的とした薄膜トランジスタ（以下、ＴＦＴと称することもある）として、インジウム、ガリウムおよび亜鉛を含む酸化物半導体（酸化インジウムガリウム亜鉛（InGaZnO（IGZO）））や酸化亜鉛（ZnO）等の酸化物半導体をチャネルに用いたＴＦＴおよびその製造方法についての研究が盛んであり、実機にも種々適用されている。

このような酸化物半導体をチャネルに用いたＴＦＴは、液晶ディスプレイ駆動用素子として周知のアモルファスシリコン（a-Si）をチャネルに用いたＴＦＴと比較して、移動度が大きいという特徴を有している。

また、酸化物半導体はスパッタリング等を用いて室温で成膜できるので、酸化物半導体をチャネルに用いたＴＦＴを polyethylene naphthalate (PEN) や polyethersulfone (PES)等の樹脂基板上に形成することが可能となる。

さらに、良好なＴＦＴ特性を得るためにＴＦＴの構造の改良に関する研究が行われており、先行技術としては、例えば下記非特許文献１に記載されたものが知られている。この非特許文献１には、下記の製造プロセスによる処理とＴＦＴ構造の改良により、自己整合型トップゲート構造の作製を可能とし、寄生容量の低減等の特性の向上を実現する技術が記載されている（図３参照）。

すなわち、下記非特許文献１に記載の技術は、図３に示すように、基板１０１上に、ＩＧＺＯ膜１０２、ゲート絶縁膜１０３およびゲート電極膜１０４を、この順に積層形成後、パターニング処理を行う（図３（ａ））。その上にＡｌ層１０５を形成する（図３（ｂ））。酸素中での300℃の熱アニールによりＡｌ層１０５中のＡｌを酸化させてアルミナ（Al₂O₃）保護層１０５ａを生成するとともに、ＩＧＺＯ膜１０２にＡｌを拡散させて低抵抗層（ソース・ドレイン領域）１０６を生成する（図３（ｃ））。次に、有機膜１０８を形成後、この有機膜１０８にコンタクトホールを開けて、ソース・ドレイン電極膜１０７を形成し、適切なパターニング処理を行う（図３（ｄ））。これにより、自己整合型トップゲート構造であるＩＧＺＯ-ＴＦＴの作製が終了する。

この従来技術においては、ゲート電極膜１０４とソース・ドレイン電極膜１０７が上下方向にオーバーラップする領域（コンデンサとして機能する電極対向領域）がないことから、寄生容量を低減することができ、寄生容量の面内ばらつきが引き起こす輝度ムラや、高速応答性に対する悪影響を低減することができる。

"A Novel Self-Aligned Top-GateOxide TFT for AM-OLED displays", Narihiro Morosawa,Yoshihiro Ohshima, Mitsuo Morooka, Toshiaki Arai, and Tatsuya Sasaoka, SID 11DIGEST, 479 (2011) .

しかしながら、上記非特許文献１に記載した先行技術によれば、自己整合型トップゲート構造を実現することで寄生容量は低減することができるものの、ソース・ドレイン領域を低抵抗化するために施す熱アニーリング処理の温度を300℃と高くしなければならないため、PETやPES等の樹脂基板に適用することが困難という問題がある。

本発明はこのような事情に鑑みなされたものであり、酸化物半導体をチャネルに用いた薄膜デバイスおよびその製造方法において、PETやPES等の樹脂基板上でも自己整合型トップゲート構造の作製を可能にし得る薄膜デバイスおよびその製造方法を提供することを目的とする。

本発明に係る薄膜デバイスの製造方法は、酸化物半導体によりチャネル膜を作製する薄膜デバイスの製造方法において、該チャネル膜とゲート電極膜との間に、ゲート絶縁膜として機能する有機膜を塗布法を用いて作製し、その後、該チャネル膜と外部に導出されたソース・ドレイン電極膜との間に、絶縁膜として機能する層間膜をスパッタリング法を用いて作製することを特徴とするものである。

また、前記有機膜がオレフィン系の有機材料により形成されることが好ましい。

また、前記チャネル膜と前記ソース・ドレイン電極膜との間に配される前記絶縁膜がSiO₂を含んでなることが好ましい。
また、前記チャネル膜のうち前記層間膜の下部に配された領域の抵抗率を、前記チャネル膜のうち前記有機膜の下部に配された領域の抵抗率より低く設定することが好ましい。

また、前記チャネル膜を構成する前記酸化物半導体が、インジウム、ガリウム、亜鉛、スズ、アルミニウム、シリコン、ゲルマニウム、ボロン、マンガン、チタンおよびモリブデンのうち少なくとも１つの元素を含む酸化物半導体により形成されることが好ましい。

また、前記チャネル膜を構成する前記酸化物半導体が、酸化インジウムガリウム亜鉛により形成されることが好ましい。

また、製造工程におけるプロセス温度が、150℃以下に調整されることが好ましい。

さらに、本発明の薄膜デバイスは、上記いずれかの薄膜デバイスの製造方法により作製されたことを特徴とするものである。

本発明に係る薄膜デバイスの製造方法は、酸化物半導体をチャネル膜に用い、該チャネル膜とゲート電極膜との間にゲート絶縁膜としての有機膜を塗布法で形成した後、該チャネル膜と外部に導出されたソース・ドレイン電極膜との間に、絶縁膜として層間膜をスパッタリング法で形成している。

このようにチャネル膜の上部に形成される層間膜をスパッタリング法を用いて作製した場合、この下地層となるチャネル膜（層間膜と隣接する領域）が衝撃を受け、軽元素成分である酸素が外部に飛び出し、チャネル膜の表面領域の組成から酸素が欠乏し、化学反応によりその表面の導電成分が還元状態となり、低抵抗化（いわゆるＮ型化）する。すなわち、チャネル膜のうち、ゲート絶縁膜が積層されていない領域は、層間膜がスパッタリング法を用いて積層されるので、低抵抗化し、ソース・ドレイン電極膜に接続されるソース・ドレイン領域として機能させることができる。

これにより、従来技術のように、ソース・ドレイン領域としての低抵抗層を作製するために、300℃の熱アニーリング処理を施さずともよくなり、PETやPES等の樹脂基板上でも自己整合型トップゲート構造の作製を可能なものとすることができる。

なお、本発明に係る薄膜デバイスによれば、上記製造方法により製造された薄膜デバイスであるから、上記製造方法による効果を享受することができる。

本発明の一実施形態に係る、自己整合型トップゲート構造の薄膜デバイスの製造方法を示す工程図である。２つのサンプルについて、積層構造および抵抗率を比較した結果を示すものである。従来の自己整合型トップゲート構造の薄膜デバイスの製造方法を示す工程図である。

以下、本発明の実施形態に係る薄膜デバイスの製造方法を図面を用いて説明する。

図１は本実施形態の製造方法の各工程を順に示すものである。

本実施形態の製造方法においては、まず、樹脂基板１上に酸化半導体膜としてのIGZO膜２を３０ｎｍの厚さに成膜する（図１（a））。IGZO膜２は、インジウム、ガリウム、亜鉛を含む酸化物半導体膜であり、スパッタリング法を用いて室温環境下で形成する。このIGZO膜２はアモルファス（非晶質）である。また、この場合のスパッタターゲットとしてはIGZOの焼結体を用いる。IGZOターゲットにおける、インジウム、ガリウム、亜鉛、酸素の組成比は、例えば1:1:1:4とする。さらに、このIGZO膜２に対し、フォトリソグラフィ法及びエッチング法を用いて適切なパターニング処理を施す（図１（ａ））。

次に、図１（ｂ）に示すように、IGZO膜２上に、オレフィン系の有機材料（例えばオレフィン系ポリマー材料）を、スピンコート法を用いて塗布し、この後１３０℃の温度にてベーキング処理を施すことにより３００ｎｍの厚さの有機膜をゲート絶縁膜３として成膜する。次に、ゲート絶縁膜３上に、Alをスパッタリングすることで、室温環境下でゲート電極膜４を成膜する。さらに、ゲート絶縁膜３およびゲート電極膜４に対して同時に、フォトリソグラフィ法及びエッチング法を用いて適切なパターニング処理を施す（図１（ｂ））。

次に、図１（ｃ）に示すように、SiO₂をスパッタリングすることで、室温環境下で層間膜５を成膜する。このスパッタリング法を用いた成膜により、IGZO膜２のうち層間膜５（SiO₂）と接する領域２´は酸素が欠損し、低抵抗化された状態となる。この低抵抗化領域２´がソース・ドレイン領域６（図１（ｄ）を参照）となる。

すなわち、IGZO膜２上に、SiO₂をスパッタリングすることで層間膜５を形成しているので、この下地層となるIGZO膜２の表面領域が衝撃を受け、IGZO膜２を構成するインジウム、ガリウム、亜鉛および酸素のうち最も軽い元素である酸素が外部にたたき出されるため、IGZO膜２の表面領域が酸素欠乏層となり、IGZO膜２の表面の導電成分が還元状態となり、Ｎ型化し低抵抗化する。

これにより、IGZO膜２のうち、ゲート絶縁膜３が積層されていない領域は、層間膜５がスパッタリング法を用いて積層されるので、低抵抗化し、ソース・ドレイン電極膜７に接続されるソース・ドレイン領域６として機能させることができる。

これにより、従来技術における、300℃の熱アニーリング処理を施してソース・ドレイン領域１０６を作製するとの工程が不要となり、樹脂基板上にＴＦＴを作製することが可能となる。

次に、フォトリソグラフィ法及びエッチング法を用いて層間膜５にコンタクトホールを形成した後、Moをスパッタリングすることで、室温環境下でソース・ドレイン電極膜７を形成する。この後、フォトリソグラフィ法及びエッチング法を用いてソース・ドレイン電極膜７をパターニングする（図１（ｄ））。このパターニングにおいては、ゲート電極膜４とソース・ドレイン電極膜７が上下方向にオーバーラップする領域がないように形成される。これにより、電極同士が対向する余地がなくなるので、寄生容量の発生を大幅に低減することができる。

以上に説明した如くして、自己整合型トップゲート構造のＴＦＴを作製することができる。

なお、上記ではIGZO膜２を形成するためのスパッタターゲットとして、インジウム、ガリウム、亜鉛、酸素の組成比が1:1:1:4である酸化物半導体膜について例示しているが、他の適切な組成比のものとすることが可能である。

また、このIGZO膜２に替えて、インジウム、ガリウム、亜鉛、スズ、アルミニウム、シリコン、ゲルマニウム、ボロン、マンガン、チタンおよびモリブデンのうち少なくとも1つの元素を含む酸化物半導体膜（例えばZnO膜等）を用いるようにしてもよい。

また、上記IGZO膜２は非晶質の状態とされているが、これに替えて、ZnO膜等の多結晶状態の酸化物半導体膜を用いてもよい。

また、上記IGZO膜２はスパッタリング法を用いて成膜しているが、パルスレーザー蒸着法、電子ビーム蒸着法、プラズマ化学蒸着法、塗布成膜法などの、各種の低温成膜法を用いることが可能である。

上記ではオレフィン系の有機膜を例示したが、これに限られるものではなく、他の有機膜、例えば、近年注目されているケイ素を含んだ新しいポリマー、例えばポリシルセスキオキサンからなる有機材料を用いることができる。

また、上記では有機材料の塗布方法としてスピンコート法を用いているが、これに限られるものではなく、ダイコート法や印刷法などの他の塗布法を用いて有機材料の塗布を行ってもよい。

また、上記では、ベーキング処理の温度を１３０℃としているが、これに限られるものではなく、用いる樹脂基板１の耐熱温度に応じて適宜ベーク温度を決定すればよい。

また、有機膜の成膜に塗布方法を用いることにより、上記IGZO膜２に対する成膜ダメージの影響を抑えることができ、IGZO膜２（特にチャネル領域２ａ）の抵抗率の低下や、IGZO膜２と有機膜３の界面準位の発生を抑制することができる。

上述した実施形態方法によれば、１３０℃以下の低温プロセスで自己整合型トップゲート構造のＴＦＴを作製することができる。

また、ゲート電極膜４とソース・ドレイン電極膜７が上下方向にオーバーラップする領域がないことから、寄生容量を低減することができ、寄生容量の面内ばらつきに伴って、引き起こされる輝度ムラや高速応答性への悪影響を低減することができる。

さらに、図１（ｄ）に示すチャネル領域（IGZO膜）２ａは、その上方に位置するゲート絶縁膜（有機膜）３がスピンコート等の塗布方法を用いて形成されていることから、IGZO膜２の成膜時のダメージを抑制することができ、IGZO膜２の抵抗率の低下やIGZO膜２と有機膜３との界面準位の発生を抑制することができる。その一方、ソース・ドレイン領域６は、上方の膜（層間膜５）がSiO₂をスパッタリングすることにより形成されていることから、層間膜５に隣接する表面領域から酸素が奪われ、酸素が欠損し、低抵抗化した状態とすることができる。

以下、効果確認用の実験例を用いて本発明をさらに説明する。

＜実験例＞
本実験例を図２を用いて説明する。
まず、図２に示すように、２種類のサンプルを作製した。

サンプル１は、ガラス基板上に、厚さ１００ｎｍのIGZO膜を形成し、その上に、厚さ３００ｎｍの有機膜を塗布したものである。

また、サンプル２は、ガラス基板上に、厚さ１００ｎｍのIGZO膜を形成し、その上に、厚さ３００ｎｍのSiO₂膜をスパッタリング法により形成したものである。

なお、上記有機膜は、オレフィン系材料をスピンコート法を用いて塗布し、この後１３０℃の温度にてベーキング処理を施すことにより作製した。また、IGZO膜およびSiO₂膜はスパッタ法により室温環境下で形成した。また、サンプル２では、SiO₂膜の成膜後に１３０℃でアニーリング処理を施している。

次に、上記のようにして作製したサンプル１、２の各々について、IGZO膜の抵抗率をホール効果測定法を用いて測定した。

その結果は、図２に示すように、サンプル１の抵抗率は1.7×10³Ω・cmであり、サンプル２の抵抗率は2.0×１0^-2Ω・cmであった。すなわち、サンプル２はサンプル１に対して5桁程度の抵抗率の低下が見られた。なお、サンプル１は、図１のチャネル領域２ａ上にゲート絶縁膜（有機膜）３を設けた構成のシミュレーションと考えることもできる。

このように、IGZO膜上にスパッタ法によりSiO₂膜を形成することでIGZO膜の抵抗率を低減させることができることが確認された。すなわち、本実施形態に係る薄膜デバイスの製造方法を用いれば、ソース・ドレイン領域を大幅に低抵抗化することができ、自己整合型のＩＧＺＯ-ＴＦＴを１３０℃以下の状態で製造することができる。

１，１０１樹脂基板
２，１０２ＩＧＺＯ膜
２´ 低抵抗ＩＧＺＯ膜
２ａチャネル領域
３，１０３ゲート絶縁膜（有機膜）
４，１０４ゲート電極膜
５，１０８層間膜（SiO₂膜）
６，１０６ソース・ドレイン領域
７，１０７ソース・ドレイン電極膜
１０５Ａｌ層

Claims

酸化物半導体によりチャネル膜を作製する薄膜デバイスの製造方法において、該チャネル膜とゲート電極膜との間に、ゲート絶縁膜として機能する有機膜を塗布法を用いて作製し、その後、該チャネル膜と、外部に導出されたソース・ドレイン電極膜との間に、絶縁膜として機能する層間膜をスパッタリング法を用いて作製することを特徴とする薄膜デバイスの製造方法。
前記有機膜がオレフィン系の有機材料により形成されることを特徴とする請求項１に記載の薄膜デバイスの製造方法。
前記チャネル膜と前記ソース・ドレイン電極膜との間に配される前記絶縁膜がSiO₂であることを特徴とする請求項１または２に記載の薄膜デバイスの製造方法。
前記チャネル膜のうち前記層間膜の下部に配された領域の抵抗率を、前記チャネル膜のうち前記有機膜の下部に配された領域の抵抗率より低く設定することを特徴とする請求項１から３のうちいずれか１項に記載の薄膜デバイスの製造方法。
前記チャネル膜を構成する前記酸化物半導体が、インジウム、ガリウム、亜鉛、スズ、アルミニウム、シリコン、ゲルマニウム、ボロン、マンガン、チタンおよびモリブデンのうち少なくとも１つの元素を含む酸化物半導体により形成されることを特徴とする請求項１から４のうちいずれか１項に記載の薄膜デバイスの製造方法。
前記チャネル膜を構成する前記酸化物半導体が、酸化インジウムガリウム亜鉛により形成されることを特徴とする請求項１から４のうちいずれか１項に記載の薄膜デバイスの製造方法。
製造工程におけるプロセス温度が、150℃以下に調整されることを特徴とする請求項１から６のうちいずれか１項に記載の薄膜デバイスの製造方法。
請求項１から７のうちいずれか１項記載の薄膜デバイスの製造方法により作製されたことを特徴とする薄膜デバイス。