JPH11514152A - 薄膜トランジスタを具える電子デバイスの製造方法 - Google Patents

薄膜トランジスタを具える電子デバイスの製造方法

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JPH11514152A JP10502576A JP50257698A JPH11514152A JP H11514152 A JPH11514152 A JP H11514152A JP 10502576 A JP10502576 A JP 10502576A JP 50257698 A JP50257698 A JP 50257698A JP H11514152 A JPH11514152 A JP H11514152A
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Abstract

(57)【要約】 フラットパネルデイスプレイ又は他の大面積電子デバイスは少なくとも１個のＴＦＴ（Ｔ１，Ｔ２）を具え、このＴＦＴは結晶性のチャネル領域（１）及びＴＦＴのアイランド部（１１）の側壁と隣接するアモルファスのエッジ領域（１３）を有する。このＴＦＴは、（ａ）基板（１０）上にアモルファス半導体の薄膜（１１′）を堆積して半導体材料層を形成する工程と、（ｂ）薄膜（１１′）の区域を除去して各アイランド部（１１）の側壁（１２ａ，１２ｂ）を形成する工程と、（ｃ）エッジ領域、好ましくは絶縁膜（２２）上にマスクパターンを形成する工程と、（ｄ）前記アイランド部及びマスクパターンに向けてレーザ又はエネルギービーム（５０）を照射し、マスクされていない半導体材料を結晶化して結晶性の半導体チャネル領域を形成すると共に、エッジ領域（１３）をマスクパターン（２０）によりエネルギービームからマスクし、前記側壁と隣接するアモルファス半導体材料をそのまま保持する工程とにより製造する。この最終的なデバイス構造体は、特に絶縁ゲート（４）と交差するエッジ領域（１３）にアモルファス材料の性能が維持されている結果として、例えば低オフ状態リーク電流を有する多結晶ＴＦＴ（Ｔ１，Ｔ２）を有する。基板（１０）はマスクパターン（２０）によりエネルギービームからマスクされるポリマ材料とすることができる。

Description

【発明の詳細な説明】 薄膜トランジスタを具える電子デバイスの製造方法 本発明は、結晶性の半導体チャネル領域を有する薄膜トランジスタを具える電 子デバイスの製造方法に関するものである。このデバイスは、例えば液晶デイス プレイ又は別のフラットパネルデイスプレイ、或いは例えば薄膜イメージセンサ やデータ記憶装置のような別の型式の大面積電子デバイスとすることができる。 また、本発明はこの方法により製造された電子デバイスにも関するものである。 現在、ガラス又は別の絶縁性基板上に形成される薄膜電界効果トランジスタ（ 以下、「ＴＦＴ」と称する）を、例えばフラットパネルディスプレイのような大 面積電子装置の用途に開発することが強く注目されている。このアモルファス又 は多結晶半導体膜を用いて形成されるＴＦＴは、参考として本明細書に記載する 米国特許第５１３０８２９号明細書に記載されているように、例えばフラットパ ネルディスプレイのマトリックスのスイッチング素子を構成することができる。 より新しい開発として、例えばフラットパネルディスプレイのマトリックス用の 集積化された駆動回路としてＴＦＴを用いる回路の製造及び集積化が含まれてい る（しばしば、多結晶シリコンを用いる）。 多結晶シリコンＴＦＴの場合、半導体膜は多結晶シリコンとして堆積すること ができる。或いは、アモルファスシリコンとして堆積し、その後加熱炉中で加熱 することにより又は通常レーザからのエネルギービームを用いて基板上において 多結晶シリコンに変換することができる。一方、得る膜を大粒径の多結晶シリコ ンとする場合、この膜は膜中での配列の乱れに起因する高密度の電荷トラップ状 態を有することになる。これらの電荷トラップ状態により、この材料は単結晶シ リコンとは全く異なる挙動を示すことになる。従って、例えばＴＦＴ（大粒径の 多結晶シリコン）は、単結晶シリコンに形成した電界効果に比べて大きなリーク 電流及び高い閾値電圧を有してしまう。さらに、低いドーパントレベルの場合、 半導体材料のバンドギャップの中央付近に高密度のトラップレベルが存在するこ とに起因して膜のほぼ真性な導電型を変える効果はほとんど又は全く生じない。 配列の乱れた薄膜半導体材料に不働化処理を行なって、その性能を改善できるこ とが知られている。従って、多結晶シリコンの場合、水素添加処理を通常行って 粒子境界のトラップ状態を不働している。用いられる特定の処理に応じて、多結 晶シリコンの真性導電型は高抵抗率のｎ形に僅かに変化することができる。 多結晶ＴＦＴのリーク電流に関して、重要な役割は、トランジスタのソースと トルインとの間の側壁と隣接する薄膜半導体のアイランド部のエッジ領域が果た しているように思われる。トランジスタの絶縁ゲートと交差する側壁の部分が特 に重要である。特開平７−１７６７５２号の英文の要約及び図面には、エッジ領 域をアモルファス材料に変換することにより多結晶シリコンＴＦＴのソースとド レインとの間のエッジリーク電流を減少させる製造方法が開示されている。この 変換は、結晶性エッジ領域にイオン（典型的には、シリコンイオン）を注入する ことにより達成されている。最終的なＴＦＴはトランジスタの絶縁ゲートに隣接 する半導体薄膜アイランド部に結晶性の半導体チャネル領域を有し、薄膜アイラ ンド部は絶縁ゲートと交差する側壁を有し、薄膜アイランド部の側壁と隣接する エッジ領域はアモルファス半導体材料とされている。 特開平７−１７６７５２号に開示されているアモルファスエッジ領域を形成す る注入方法は、製造中に特別な処理工程を必要とする。必要な注入ドーズ量は多 く、例えば１０15イオンｃｍ-2又はそれ以上である。また、適当なイオン注入マ スクの形成及びその除去も処理工程を複雑にしてしまう。 本発明の目的は、製造プロセスの複雑化を回避すると共に例えば基板がポリマ 材料で構成されるフラットパネルデイスプレイ及び他の電子デバイスのような種 々のデバイス構造体に望ましい処理と両立するＴＦＴの半導体薄膜アイランド部 のアモルファスエッジ領域を形成する一層有益な方法を提供することにある。 本発明において、絶縁ゲートと隣接する半導体薄膜アイランド部に結晶性の半 導体チャネル領域を有し、前記薄膜アイランド部が絶縁ゲートと交差する側壁を 有し、この側壁と隣接する薄膜アイランド部のエッジ領域がアモルファス半導体 材料とされている薄膜トランジスタを具える電子デバイスを製造するに当たり、 （ａ）基板上にアモルファス半導体の薄膜を堆積して前記薄膜アイランド部の ための半導体材料層を形成する工程と、 （ｂ）前記基板から薄膜の区域を除去して薄膜アイランド部の側壁を形成する 工程と、 （ｃ）前記薄膜アイランド部のエッジ領域及び基板の隣接する区域上にマスク パターンを形成してエネルギービームに対してマスクする工程と、 （ｄ）前記薄膜アイランド部及びマスクパターンに向けてエネルギービームを 照射し、薄膜アイランド部のマスクされていない半導体材料を結晶化して前記薄 膜アイランド部に結晶性の半導体チャネル領域を形成すると共に、エッジ領域を マスクパターンによりエネルギービームからマスクし、前記側壁と隣接するアモ ルファス半導体材料をそのまま保持する工程とを具えることを特徴とする電子デ バイスの製造方法を提供する。 この本発明による方法において、薄膜半導体材料はアモルファス材料として堆 積する。このため、低温堆積処理を用いることができ、これらの堆積処理は例え ばポリマ材料で構成される基板と容易に両立することができる。アモルファス材 料はエッジ領域に保持されてＴＦＴのエッジリーク電流を低減する。このアモル ファス領域の保持は、エネルギービームを用いてチャネル領域を結晶化する工程 （ｄ）中に適当なマスキングを行うことにより達成される。エネルギービームの 処理中にマスクパターンを形成して、例えば別の薄膜アイランド部（アモルファ スシリコンのＴＦＴ又は別のアモルファスデバイスが望まれている）をマスクし 及び／又は基板区域（特に、基板がポリマ材料で構成される場合）をマスクする ことが必要である。従って、薄膜アイランド部のエッジ領域の適当なマスキング は、エネルギービーム処理で既に用いたマスクパターンのレイアウトを変更する だけで達成することができる。 薄膜アイランド部の少なくともエッジ領域の絶縁膜上にマスクパターンを形成 することが有益である。この絶縁膜は電気的及び／又は熱的に絶縁性の材料とす ることができ、この絶縁膜の少なくとも一部分を製造されたデバイス中に保持す ることができる。この絶縁膜は、例えばマスクパターンの材料を堆積し及び除去 する場合、フォトレジストを除去する場合及びエネルギービームで結晶化する場 合のような種々の処理工程中に半導体薄膜材料及び／又は基板材料を保護するよ うに作用する。 これらの目的のため、絶縁膜を薄膜アイランド部の少なくとも上側面上に形成 することができ、マスクパターンは薄膜アイランド部のエッジ領域の絶縁膜上に 形成することができる。変形例として及び／又は付加的に、絶縁膜は工程（ｃ） と（ｄ）との間において少なくとも側壁及び薄膜アイランド部のエッジ領域上に 形成することができ、その後マスクパターンを側壁及びエッジ領域上の絶縁膜上 に形成することができる。エネルギービームの処理中にマスクパターン自身が極 めて高い温度に達する可能性のある場合、下側のエッジ領域を中間の絶縁膜によ り低温度（結晶化温度よりも十分に低い）に維持することができる。 絶縁膜は結晶化工程（ｄ）中にエッジ領域間の薄膜アイランド部の上側面上に 存在することができるので、この絶縁膜はマスクパターンの一部を除去する以後 の工程中に薄膜アイランド部の上側面を保護することになる。一方、この上側面 が結晶化工程（ｄ）中に絶縁膜で覆われていない場合、結晶化されたチャネル領 域について一層平滑な上側面がしばしば形成される。従って、工程（ｃ）のマス クパターンの形成中にこの絶縁膜をエッジ領域間の薄膜アイランド部の上側面上 に存在させ、その後マスクパターンが覆われていない絶縁膜の区域を除去して上 側面を露出させ、この上側面を介して工程（ｄ）のエネルギービームによりエッ ジ領域間の半導体チャネル領域を結晶化する。 本発明を用いてトップゲート（すなわち、薄膜アイランド部の上側面の絶縁ゲ ート）及び／又はボトムゲート（すなわち、薄膜アイランド部と基板との間の絶 縁ゲート）を有するＴＦＴのリーク電流を低減することもできる。本発明は、ア イランド部の側壁上にも延在するトップゲートを有するＴＦＴについて特に有益 である。ＴＦＴが薄膜アイランド部の上側面上に形成した絶縁ゲートを有する場 合、絶縁層の少なくとも一部（又はパターンの下側に存在した）を絶縁されたト ップゲートの下側の薄膜アイランド部の少なくともエッジ領域上側に保持するこ とができる。この絶縁層の保持された部分は、絶縁ゲートと薄膜アイランド部の エッジ領域との間で一層厚い誘電体層を構成することができ、これらの領域にお けるゲートとアイランド部との間の容量性結合が減少しエッジのリーク電流も減 少する。 本発明を利用して基板がガラス又は別の絶縁性材料の電子デバイスを製造する ことができる。本発明は、基板がエネルギービームにより損傷を受けるおそれの ある絶縁性ポリマ材料で構成される場合に特に有益である。従って、マスクパタ ーンのレイアウトは、（１）マスクパターンが薄膜アイランド部の全周のまわり エッジ領域を覆い、（２）マスクパターンが薄膜半導体材料により覆われていな い基板区域上の薄膜アイランド部から延在して工程（ｄ）のエネルギービームか らこれらの基板区域をマスクするように容易に選択することができる。 本発明のこれらの及び他の特徴並びに作用効果について、添付した図面を参照 しながら一例として説明する実施例に図示することにする。 図１から図９は、本発明の製造方法による順次の製造工程における電子デバイ スの一部の断面図である。図７は図６の処理工程の変形例を示す。 全ての図面は線図的でありスケール通りに表示されていないものと理解すべき である。断面部分の相対的な寸法及び比率は、図面を明瞭にするため拡大され縮 小して図示する。種々の実施例において、対応する又は類似の部材には一般的に 同一符号を付して説明する。 図１から図９はＴＦＴを含む薄膜回路を具える大面積電子デバイスの製造工程 を示す。２個のＴＦＴＴ１及びＴ２を有する最終的なデバイスの一部を図９に示 す。Ｔ１及びＴ２の各々はＴＦＴの絶縁ゲートと隣接するシリコン薄膜アイラン ド部１１に結晶性の半導体チャネル領域１を有する。この半導体アイランド部１ １はその周辺に沿って側壁１２ａ及び１２ｂを有し、これらの周辺部は平面図と して見た場合典型的に矩形の外形とすることができる。ＴＦＴＴ１及びＴ２は互 いに直角に延在するように図示されていることに注意されたい。従って、図９の ＴＦＴＴ２の断面はこのＴＦＴのソース領域２とドレイン領域３との間のチャネ ル領域１の長さ方向に沿ったものであり、図９のＴＦＴＴ１を通る断面は絶縁ゲ ート４の下側のチャネル領域１の幅方向に沿った断面である。側壁１２ａは、図 ９のＴＦＴＴ１から明かなように、絶縁ゲート４と交差している。側壁１２ｂは アイランド部１１のソース及びドレインの端部に位置する。アイランド部１１の エッジ領域１３ａ及び１３ｂは側壁１２ａ及び１２ｂとそれぞれ隣接し、アモル ファス半導体材料とする。本発明によるこのデバイスの製造方法は以下の工程を 有する。 （ａ）基板１０上に半導体アイランド部１１用の半導体材料を構成するアモル ファス半導体材料の薄膜１１′を堆積する（図１）。 （ｂ）基板１０から薄膜１１′の一部の区域を除去して各アイランド部１１の 側壁１２ａ及び１２ｂを形成する。 （ｃ）アイランド部１１のエッジ１３ａ及び１３ｂ上並びに基板１０の隣接す る区域１０ａ上にマスクパターン２０を形成して（図５）エネルギービーム５０ からマスクする。 （ｄ）アイランド部１１及びマスクパターン２０に向けてエネルギービーム５ ０を照射し（図６又は図７）、アイランド部１１に結晶性の半導体チャネル領域 １を形成し、エッジ領域１３ａ及び１３ｂがマスクパターン２０によりエネルギ ービーム５０からマスクされている側壁１２ａ及び１２ｂと隣接するアモルファ ス半導体材料はそのまま維持する。 図９の最終的なデバイス構造体は、特にに絶縁ゲート４が交差するエッジ領域 １３ａについて維持されているアモルファス材料性能の結果として低いオフ状態 リーク電流を有する多結晶ＴＦＴＴ１及びＴ２を有する。従って、本発明は、Ｔ ＦＴのリーク電流を低減させる少なくとも１つの別の方策を達成することになる 。しかしながら、この別の方策をリーク電流を低減させる他の既知の方策と組み 合わせて利用することも有益である。図９のデバイス構造体に既知の方法により 水素添加してＴＦＴのチャネル領域１のトラップレベルを不動化することも有益 であり、また米国特許第５５０８５５５号明細書の教示内容に基づいてチャネル 領域１の後側の半導体膜１１′の区域に反対導電型の不純物イオンをイオン注入 することも有益である。このイオン注入は、図１の膜１１′の後側に（膜２１′ を堆積する前又は後に）行うことができ、又は図６又は７の結晶化工程（ｄ）の 後に図８のアイランド部１１の後側に行うことができる。 図９のデバイス構造体は米国特許第５１３０８２９号に記載されたものと同様 なフラットパネルデイスプレイの一部又は大面積イメージセンサ又はデータ記憶 装置の一部とすることができる。ＴＦＴＴ１及びＴ２はデバイスの２個のマトリ ックススイッチィングＴＦＴとすることができ、又はこのマトリックスと同一の デバイス基板に集積化した駆動回路のＴＦＴとすることができる。低レベルのオ フ状態リーク電流は、マトリックス及び駆動回路の両方のスイッチィングトラン ジスタにおいて特に重要である。特有のＴＦＴ技術及びトランジスタ因子は、所 望の回路特性及びデバイス仕様について適切なものとなるように選択する。回路 が異なるＴＦＴ特性を付加的に必要とする場合、アモルファスシリコン薄膜１１ ′で形成した薄膜アイランド部を全体的にマスクパターン２０により覆ってアモ ルファスシリコンのチャネル領域を有するＴＦＴをこの特別なアイランド部に形 成することができる。 デバイス基板１０はその上側表面と少なくとも隣接する領域において電気的に 絶縁性とする。この基板はガラス又は他の安価な絶縁性材料とすることができる 。本発明は、マスクパターン２０が存在しない場合にエネルギービーム５０によ り損傷を受ける（例えば、劣化し又ははぎ取られる）絶縁性のポリマ材料で構成 される基板に対して特に有益である。特有のデバイスの基板について望ましいポ リマ材料は、その最大使用可能温度と共に以下に示す。 ポリイミド ２７５℃ ポリエステルサルフォン （ＰＥＳ） ２００℃ ポリアクリレート （ＰＡＲ） １８０℃ ポリエーテルイミド （ＰＩＥ） １７０℃ ポリエチレンナフタレート （ＰＥＮ） １５０℃ ポリエチレンテレフタレート（ＰＥＴ） １３０℃ ポリマ材料の最大使用可能温度は、ポリマ材料が長い期間にわたって維持され 例えばその柔軟性及び電気的絶縁特性が維持できる最大の耐久温度を称する。従 って、例えばデバイスの製造中に種々の薄膜を堆積する際にこの温度を超えては ならない。ポリマ基板１０上に薄膜回路を堆積する前に、基板は最大使用可能温 度付近の温度で加熱することにより予備収縮させる。この場合、シリコン膜１１ ′を堆積する前にポリマ表面上に比較的厚い絶縁膜１０ａを堆積し、この絶縁膜 １０ａが以後の熱処理工程中に熱的なバッファ層として作用させることができる 。この絶縁膜１０ａは、例えば１００℃から２００℃で約０．４μｍの厚さに堆 積した酸化シリコン又は窒化シリコンとすることができる。従って、シリコンを ベースとする技術において、膜１０ａは例えば酸化シリコン又は窒化シリコン、 又 はシリコンオキシナイトライド或いはこれらの材料の膜の組合せとすることがで きる。 次に、薄膜回路素子のためのシリコン膜１１′を既知の方法でポリマ基板１０ 上にその絶縁膜１０ａと共に堆積する。このシリコン膜１１′はアモルファスシ リコン材料として堆積する。プラスマエンハンスド化学気相堆積（ＰＥＣＶＤ） 処理を、例えば１００℃と２５０℃との間の低温度で利用することができる。典 型的には、得られたシリコン膜１は水素を含有しており、α−Ｓｉ：Ｈとして一 般的に既知である。このシリコン膜１１′の厚さはＴＦＴチャネル領域１の厚さ を定め、典型的には０．１μｍ以下、例えば約０．０５μｍ又はそれ以下とする 。 次に、図１に示すように、絶縁膜２１′をアモルファスシリコン膜１１′上に 堆積する。絶縁膜２１′は、例えばＰＥＣＶＤプロセスにより形成される酸化シ リコン及び／又は窒化シリコンとすることができる。絶縁膜２１′は、図２及び 図３の処理工程中においてアモルファスシリコンに対する保護層を構成する。 図２に示すように、アモルファスシリコンの薄膜１１′の複数の区域をエッチ ング技術により基板１０から除去して、ＴＦＴＴ１及びＴ２のように個々の薄膜 回路素子の薄膜アイランド部を形成する。アイランド部１１のエッチングによる 形成は、プラズマエッチング又はイオンエッチング処理を用いて行うことができ る。例えば、カテコール溶液を用いる湿式エッチングプロセスを用いることもで きる。特にカテコールを用いてシリコン材料１１′をエッチングする場合、エッ チャントによりフォトレジストマスク３１を除去することができる。従って、シ リコンアイランド部１１に残存する絶縁膜２１′の区域２１は、エッチング処理 中シリコンアイランド部１１を保護することができる。除去すべき区域は、絶縁 膜２１′上に形成したフォトレジストマスク３１を用いてフォトリソグラフィに より規定される。アイランド部１１を形成した後、フォトレデストマスク３１の 残存部分は、例えばＫＯＨを含む既知のストリッパ材料を用いて既知の方法によ り除去することができる。このマスク１１の除去工程中に、膜２１はアイランド 部１１の上側面を保護する。 ソース領域２及びドレイン領域３は、例えば不純物イオン４０のイオン注入に より形成することができる。このイオン注入工程を図３に示す。このイオン注入 は、例えばフォレジストのようなマスクパターン３２を用いて既知の方法で局部 的に行うことができる。砒素又はリンのイオン４０は既知の方法でアイランド部 １１に注入してｎ型のソース及びドレイン領域２及び３を形成することができる 。図３のイオン注入された区域２及び３は、ｎ+として図示する。一方、従来か ら知られているように、次にアニール工程を行って注入されたイオンがｎ導電型 となるように活性化にする必要がある。このアニーリングは、図６又は図７のレ ーザビームによる多結晶化工程（ｄ）において行うことができる。次に、イオン 注入のマスクパターン３２を既知の方法で、例えばＫＯＨを含有する既知のスト リッパ材料を用いて除去する。この除去工程中、絶縁膜２１はシリコンの薄膜ア イランド部１１を保護する。次に、絶縁膜の領域２１を除去し、図４に示すよう に、新鮮な絶縁膜２２′を堆積する。この膜２２′は、例えば既知のＰＥＣＶＤ により例えば約０．１５μｍの厚さに堆積した酸化シリコン及び／又は窒化シリ コンとすることができる。 絶縁膜２２′上にマスクパターン２０を形成する。このマスクパターン２０は 、入射するエネルギービームを少なくとも部分的に反射する金属（例えば、アル ミニウム又はクロミウム）とすることができる。一方、マスクパターン２０はエ ネルギービームの大部分を吸収する半導体材料とすることができる。従って、マ スクパターン２０用に例えばシリコン（薄膜アイランド部１１と同一の半導体材 料）を用いることができる。既知のフォトリソグラフィ技術及びエッチング技術 を用いて、絶縁膜２２′上に堆積したマスク材料の膜からマスクパターン２０を 形成することができる。図５は、フォトレジストマスク３３を用いるパターン２ ０のエッチングによる形成を示す。マスクパターン２０が薄膜アイランド部１１ に対して選択的にエッチング可能な材料で構成する場合、絶縁膜２２′のマスク パターン２０により覆われていない区域を除去してマスクパターン２０の窓にお けるアイランド部１１の上側面を露出させることができる。マスクパターン２０ が薄膜アイランド部１１に対して選択的にエッチング可能な材料で構成されてい ない場合、絶縁膜２２′がマスクパターン２０の窓においてアイランド部１１の 上側面上に残存し、その後に行われるマスクパターン２０を除去するエッチング 工程中にアイランド部１１の上側を保護することになる。 図６及び図７は本発明によるレーザ多結晶化処理工程（ｄ）の変形例を示す。 エネルギービーム５０は、エキシマレーザから発生する紫外波長のパルス状のレ ーザビームとする。紫外波長のレーザビーム５０は、アイランド部１１の半導体 材料の吸収深さ及び／又はマスクパターン２０の吸収深さを制御できる既知の利 点を有している。有用なレーザ波長は、ＫｒＦレーザの２４８ｎｍ、ＸｅＣｌレ ーザの３０８ｎｍ、又はＸｅＦレーザの３５１ｎｍである。シリコンアイランド 部１１の厚さは、この材料中でのレーザの吸収深さよりも大きいが、熱拡散長よ りも僅かに短くなるように選択する。アイランド部１１のシリコン材料はレーザ ビーム５０の吸収により局部的に溶融し１０００°Ｃを超える温度になる。下側 の絶縁膜１０ａは、この極めて高温のアイランド部１１とポリマ基板１０との間 で熱障壁として機能するのに十分な厚さとする。 マスクパターン２０がシリコンの場合、その厚さは、好ましくはレーザビーム ５０に対してアイランド部のエッジ領域１３の有効なマスクを構成するように熱 拡散長よりも厚くする。 このシリコンのマスクパターン２０のより厚い及び下側の絶縁膜の区域２２に よりエッジ領域１３に対する適切な熱障壁を構成することができる。２４０ｎｍ の波長の場合、クロミウムのマスクパターン２０はこのレーザエネルギーに対し て約５０％の反射率及び５０％の吸収率を有する。従って、クロミウムのマスク パターン２０は高温度に達し、下側の絶縁膜２２により形成される適切な熱障壁 を必要とする。アルミニウムのマスクパターン２０はこのレーザ波長に対してよ り大きな反射率を有しているので、その温度はより低くなる。 図６は、半導体チャネル領域１がアイランド部１１の露出した上側面を介して 入射するレーザビーム５０によりマスクされたエッジ間において結晶化されるレ ーザ結晶化工程を示す。マスクパターン２０をクロミウム又はアルミニウムとす る場合、露出した上側面を用いる構成を利用することができる。図７は、チャネ ル領域１が絶縁膜２２′の上側区域を介して入射するレーザビーム５０により結 晶化される変形例を示す。マスクパターン２０がシリコン又はクロミウム或いは アルミニウムの場合、この構成を利用することができる。 図６及び図７のレーザ結晶化処理の特有の実施例において、パルス発振するＫ ｖＦレーザからの２４８ｎｍ波長を用いてアイランド部１１にパルス当たり１０ ０〜３００ｍＪ・ｃｍ-1のレーザエネルギーを入射させることができる。パルス 期間はｎ秒のオーダとすることができる。単一のパルス照射を利用してチャネル 領域１を結晶化することができ、或いはマルチパルス照射（例えば、５又は１０ 個のパルス）を利用することもできる。この図６及び図７のレーザ処理により、 チャネル領域１のアモルファスシリコン材料が多結晶シリコン材料に変換され、 エッジ領域１３のアモルファスシリコン材料はマスクパターン２０によりアモル ファスシリコン材料として残存する。この多結晶材料は典型的には０．１〜０． ３μｍの粒子サイズを有することができる。このｎチャネルＴＦＴの多結晶材料 中での電子の電界移動度は、典型的には例えば５０〜２００ｃｍ2・Ｖ-1・Ｓ-1 の範囲である。 次に、マスクパターン２０をエッチングにより除去する。所望の場合、絶縁膜 ２２，２２′をエッチングにより除去して、ポリマ基板１０上の絶縁膜１０ａの 区域上のシリコン薄膜アイランド部だけを残存させることもできる。一方、少な くとも絶縁ゲート４が延在するエッジ領域１３ａ上の絶縁膜２２′の少なくとも 一部を残存させることも有益である。図８は、絶縁膜２２が全てのエッジ領域１ ３上、アイランド部１１の上側面上及び側壁面１２ａ及び１２ｂ上に残存する構 造体を示す。ゲート誘電体膜１４は既知の方法で堆積する。例えば、ソース及び ドレイン領域２及び３用のコンタクト窓を膜１４に形成する。次に例えばアルミ ニウムのような相互接続のためのメタライゼーションパターンを形成し、ソース 電極４２及びドレイン電極４３、ゲート電極４並びに相互接続部４４を形成する 。最終的な構造体を図９に示す。 図９から明らかなように、エッジ領域１３ａ及びその側壁１２ａ上に絶縁膜２ ２′が残存する部分２２は、薄膜アイランド部１１の絶縁ゲート４とエッジ領域 １３ａとの間でより厚い誘電体膜を形成する。このより厚い誘電体膜によりゲー ト４とこれらの領域１３ａのアイランド部１１との間の容量性結合が減少し、さ らにエッジリーク電流も減少する。従って、リーク電流を減少させる従来の技術 （水素添加や後側からのイオン注入のような）に加えて、この本発明によるデバ イスはリーク電流を低減させる２個の別の手段、すなわちエッジ領域１３ａに維 持したアモルファス材料の特性及びこれらアモルファスのエッジ領域１３ａと絶 縁ゲート４との間のより厚い誘電体膜２２を有することになる。 個別に及び組み合わせとしてチャネル領域１の側壁１２ａに沿う顕著なエッジ リーク電流を発生させる種々の効果がある。これらの効果は、薄膜材料の性質及 びＴＦＴの製造に用いられるプロセスにより並びにＴＦＴの構造に起因して発生 する。移動性のイオン効果及び電荷トラップ効果が含まれる。側壁１２ａにおい てゲート誘電体１４との結合が乏しいアモルファスのエッジ領域１３ａを有しな いＴＦＴにおいて、ストレス効果及び不十分なステップカバレッジがこれらの不 所望なエッジリーク効果の原因になる。結果として、側壁１２ａにおける誘電体 との帯電、水分と関連する効果、及びステップカバレッジ効果が発生する。側壁 １２ａにおける誘電体１４の帯電に関してアモルファスのエッジ領域１３ａを有 しないＴＦＴにおいては、電荷は正又は負となり、導電性の電子又は正孔の薄い 層を誘導する。水分と関連する効果に関して、水分は、例えば湿式処理工程及び 清浄中に誘電体１４の孔を介して誘電体１４中に侵入する。この水分は、同様に 誘電体１４中に正及び負の帯電不安定性を発生する。この不安定は、ストレスに より誘導される組成変化により、側壁１２ａに対して特に害になる。局部的な侵 食の結果として、不十分なステップカバレッジによりゲート４の下側に連なるい わゆる“マウス−ホール”、すなわち局部的な欠陥が生じてしまう。誘電体１４ の表面帯電に起因してこのエウス−ホールにより、同様に帯電の不安定性が生じ てしまう。これらの効果の結果として、ＴＦＴ特性にしばしばヒステリシスが見 られ、別の大きなリーク電流及びサブ閾値が生じてしまう。 本発明により形成したアモルファスのエッジ領域１３ａを有するＴＦＴの場合 、これらの効果は消滅し又は少なくとも大幅に減少する。エッジ領域１３ａにつ いて極めて低い導電性のアモルファスシリコン材料を用いることにより、誘電体 の帯電に起因する効果を有効に抑制することができる。この理由は、このエッジ 領域１３ａ上の誘電体１４及び／又はこの帯電により、電子又は正孔の薄い層が 誘導されるのではなく、アモルファス材料の欠陥においてトラップされた電荷が 誘導されるためである。従って、エッジ領域１３ａに非導通性のチャネルが形成 され、結晶性のチャネル領域１にだけ導電性のチャネルが形成されることになる 。 好ましくは、エッジ領域１３ａは側壁１２ａから少なくとも０．５μｍの距離 （幅）にわたってアモルファス材料とする。この理由により、マスク２０は、好 ましくは側壁１２ａからアイランド部１１の上側面上で少なくとも１μｍの距離 ｘにわたって延在させる必要がある。最小のオーバラップ距離ｘは、ゲートがオ ーバラップしたエッジ領域１３ａによりゲート４とチャネル１との間の特別な容 量を減少させるように設定することが望ましい。一方、最小距離ｘは、一般的に フォトリソグラフィのアライメント公差により決定される。受け入れることがで きる大きな公差を有する現在の製造プロセスにおいて、マスク２０は典型的なも のとして約３μｍの距離ｘだけアイランド部１１とオーバラップすることができ る。アモルファス領域１３ａの特別な幅に起因する特別な容量は、容量の充電に 対して大きな時間定数をもたらすアモルファス材料の電気的抵抗を増大させるこ とにより低減することができる。上述したように、絶縁膜２２の一部を残存させ ることによりこの容量は減少する。 アイランド部１１の別の寸法は、例えばマトリック中での微小信号スイッチン グ及び駆動回路の種々の機能を行なう所望のＴＦＴ特性に依存する。典型的には 、ソース領域２とドレイン領域３との間のチャネル領域１の長さは約３μｍ、又 はそれ以上例えば５μｍ、１０μｍ又は１５μｍとすることができる。エッジ領 域１３ａ間チャネル領域１の幅は、微小信号ＴＦＴの場合典型的な場合約４μｍ 又はそれ以上とすることができ、或いは駆動回路の大きな電流を流すＴＦＴの場 合この幅はそれ以上に例えば約５０μｍまで大きくすることができる。従って、 結晶性チャネル領域１及びアモルファスのエッジ領域１３ａが占めるアイランド 部１１の幅の相対比は、ＴＦＴの型式に応じて大きく変化する。 本発明の範囲内において種々の変形や変更が可能であること明らかである。Ｔ ＦＴ Ｔ１及びＴ２のソース及びドレイン領域２及び３はアイランド部１１内に イオン注入により形成されているが、これらソース及びドレイン領域２及び３は ゲート４に対してセルフ−アラインしていない。従って、例えば図１〜図９に図 示したプロセスにおいて、ソース及びドレイン領域は、ゲート４と異なるイオン 注入マスク３２を用いて以前の工程（図３）においても形成される。変形したプ ロセスとして、ソースおよびドレイン領域２及び３は、図６又は図７のレーザ結 晶化工程の後で個別のソース、ドレイン及び相互接続メタライゼーション４２， ４３，４４を形成する前にゲート電極４をイオン注入マスクを用いてイオン注入 により形成することができる。この工程においては、いわゆる“セルフ−アライ ンした”ＴＦＴを形成することができる。アニールして注入された不純物を活性 にするため、第２のレーザビームの照射を行なうことができる。この第２のレー ザビームの照射中、アモルファスのエッジ領域１３ｂ及びゲート電極４によりマ スクされていないアモルファスのエッジ領域１３ａの一部に照射することができ る。従って、この状態において、領域１３ａがオーバラップする絶縁ゲート４に よりレーザビームからマスクされている領域を除いて、アモルファスのエッジ領 域１３ａ及び１３ｂの少なくとも一部に結晶化が生ずる。従って、この場合、図 ９のＴ１及びＴ２の変形例として形成したセルフ−アラインしたＴＦＴは、チャ ネル領域１と隣接し絶縁ゲート４と交差しているエッジ領域１３ａの一部におい てだけアモルファスのエッジ領域１３を残存させることができる。この場合、エ ッジ領域１３ａの別の部分及びエッジ領域１３ｂの全体が結晶化させる。 アモルファスのエッジ領域１３を有する多結晶材料のアイランド部１１に別の 型式のＴＦＴを形成することもできる。従って、例えばソース及びドレイン領域 ２及び３は、不純物が添加されていないシリコンアイランド部１１上に堆積した 不純物が添加された膜により形成することができる。この場合、いわゆる“コー プレナ”型のＴＦＴを形成することができる。ソース及びドレイン領域２及び３ が、シリコン膜１１′を堆積する前に基板膜１０ａ上に堆積した不純物を添加し た半導体膜により形成されるいわゆる“スタッガード”型のＴＦＴを製造するこ ともできる。半導体膜１１′の堆積の前に基板膜１０ａ上に絶縁ゲート構造４， １４が形成され、ソース及びドレイン領域２及び３がアイランド部１１上のドー プド半導体膜により形成されるいわゆる“反転スタッガード”型のＴＦＴの製造 にも本発明を適用することができる。基板１０と半導体アイランド部１１との間 に絶縁ゲート構造４，１４を有するＴＦＴの利点は、ゲート電極４がアイランド 部１１の側壁１２ａ上に延在せず、この結果ゲート電極４とエッジ領域１３ａと の間の容量性結合が極めて小さくなることである。 図９に示すアイランド部１１は共に図６又は図７の結晶化工程で成長した多結 晶シリコン材料のチャネル領域１を有しているが、図６又は図７のレーザ照射は 選択したアイランド部１１に対して局所的に行なうことができる。この場合、ア モルファスシリコン材料は選択されなかった区域に維持させることができるので 、アモルファスシリコンのチャネル領域を有するＴＦＴは、例えばマスクパター ン２０により全体的にマスクされたアイランド部１１からこれらの選択されなか った区域に形成することができる。ＴＦＴ以外の別の薄膜回路素子をこのデバイ スに形成できること明らかである。従って、例えばシリコン薄膜ダイオードを例 えばアモルファスシリコンのアイランド部に形成することができる。 図１〜図５に一例として示す形態において、第１の絶縁膜２１はエッチング処 理中及びレジスト３１の除去中にアイランド部１１を保護し、その後この第１の 絶縁膜２１を除去する。次に、第２の絶縁膜２２を堆積し、この第２の絶縁膜２ ２上にレーザ用のマスクパターン２０を堆積する。この構成の利点は、アイラン ド部１１の側壁１２が絶縁膜２２により覆われることである。一方、マスクパタ ーン２０を第１の絶縁膜２１上及びアイランド部１１の側壁１２上に形成する変 形例も可能である。マスクパターン２０がＡｌ又はＣｒの場合、このマスクパタ ーンはシリコンの側壁１に対する選択エッチングによりその後除去することがで きる。マスクパターン２０がＳｉの場合、幅の一層広いオーバラップ距離ｘは、 マスクパターン２０を取り除く際、側壁１２のアモルファスのエッジ領域１３が 横方向にエッチングされてもよいように選択することができる。 図３及び図９に一例として図示した形態において、単一の不純物イオン注入工 程を行ないソース及びドレイン領域２及び３をチャネル領域１と隣接する不純物 が添加された単一の領域として形成した。一方、特に駆動回路の部分においては 、電界強度を緩和するために領域１と３との間に低不純物濃度のドルイン領域を 形成してホットエレクトロン効果を低域することが有益である。この構造は２個 の個別のイオン注入工程により、すなわち図３のマスク３２を用いる高ドーズ量 のイオン注入と、より小さいマスク３２を用いる低ドーズ量のイオン注入とによ り行なうことができる。これら２個のイオン注入を図６又は図７のレーザ結晶化 処理の前に行なう場合、これらの領域はこのレーザ結晶化処理においてアニール され活性化される。 基板１０が劣化するおそれのあるポリマ材料の場合、シリコンのアイランド部 １１により覆われていない基板区域は、アイランド部１１の全周１２ａ及び１２ ｂのまわりからこの基板区域上に延在するマスクパターン２０により図６又は図 ７のレーザビーム照射からマスクする。基板１０が例えば劣化しないガラスの場 合、このような延長されたマスクパターン２０は不要である。この場合、マスク パターン２０は、最終のＴＦＴ構造体の絶縁ゲート４と交差するエッジ領域１３ ａ（及び側壁１２ａにおいて中間の隣接する基板区域）上にまで延在することが できる。 図面に基いて説明した上述の実施例において、レーザを用いてエネルギービー ム５０を発生させた。レーザビーム５０は結晶化条件及び加熱条件を制御するた めに特に好都合である。一方、別の形態のエネルギービーム（例えば、電子ビー ム又は高パワーのランプ放射）を用いて図６又は図７の工程において結晶成長さ せることができる。従って、図６又は図７のエネルギービーム処理は、絶縁膜２ ２及び１０の並びにマスクパターン２６によりポリマ基板を保護しながら、極め て高い強度の紫外波長のランプを用いて短い時間期間照射により行なうことがで きる。レーザビーム５０の場合ｎ秒のパルス期間が典型的であり、高強度ランプ の場合より長い照射時間（例えば、約ｍ秒）が典型的である。照射時間がより長 くなると、シリコンにおける熱拡散が増大し、つまりマスクパターン２０のエッ ジ部分の下側の横方向の結晶成長の量が増大する。ｎ秒のパルスの場合、横方向 の結晶成長はほとんど気付かない程度であり、例えば０．５μｍ以下である。横 方向の結晶化の程度は、より長い照射時間の場合顕著であるが、マスクパターン ２０のオーバラップ距離ｘを適切に選択することによりこの効果は許容すること ができる。 この開示内容を読むことにより、種々の変更や変形が当業者にとって明らかで ある。これらの変更や変形はＴＦＴ及び他の薄膜回路素子及びその構成部品を具 える電子デバイスの設計、製造及び使用において既知の等価な構成や、本明細書 で開示した構成の代りに又はこれに加えて使用できる構成を含むものである。
───────────────────────────────────────────────────── 【要約の続き】 が維持されている結果として、例えば低オフ状態リーク 電流を有する多結晶ＴＦＴ（Ｔ１，Ｔ２）を有する。基 板（１０）はマスクパターン（２０）によりエネルギー ビームからマスクされるポリマ材料とすることができ る。

Claims (1)

  1. 【特許請求の範囲】 １．絶縁ゲートと隣接する半導体薄膜アイランド部に結晶性の半導体チャネル領 域を有し、前記薄膜アイランド部が絶縁ゲートと交差する側壁を有し、この側壁 と隣接する薄膜アイランド部のエッジ領域がアモルファス半導体材料とされてい る薄膜トランジスタを具える電子デバイスを製造するに当たり、 （ａ）基板上にアモルファス半導体の薄膜を堆積して前記薄膜アイランド部 のための半導体材料層を形成する工程と、 （ｂ）前記基板から薄膜の区域を除去して薄膜アイランド部の側壁を形成す る工程と、 （ｃ）前記薄膜アイランド部のエッジ領域及び基板の隣接する区域上にマス クパターンを形成してエネルギービームに対してマスクする工程と、 （ｄ）前記薄膜アイランド部及びマスクパターンに向けてエネルギービーム を照射し、薄膜アイランド部のマスクされていない半導体材料を結晶化して前記 薄膜アイランド部に結晶性の半導体チャネル領域を形成すると共に、エッジ領域 をマスクパターンによりエネルギービームからマスクし、前記側壁と隣接するア モルファス半導体材料をそのまま保持する工程とを具えることを特徴とする電子 デバイスの製造方法。 ２．さらに工程（ｂ）と工程（ｃ）との間において、前記薄膜アイランド部の少 なくとも側壁及びエッジ領域上に絶縁膜を形成し、その後工程（ｃ）において前 記側壁及びエッジ領域上の絶縁膜上にマスクパターンを形成することを特徴とす る請求項１に記載の方法。 ３．さらに、少なくとも前記薄膜アイランド部の上側面上に絶縁膜を形成し、マ スクパターンを薄膜アイランド部のエッジ領域の絶縁膜上に形成することを特徴 とする請求項１に記載の方法。 ４．前記絶縁膜がエッジ領域間の薄膜アイランド部の上側面上に存在し、工程（ ｃ）において前記マスクパターンを形成し、その後マスクパターンにより覆われ ていない絶縁膜の区域を除去して前記上側面の区域を露出させ、この上側面を介 して工程（ｄ）のエネルギービームによりエッジ領域間の半導体チャネル 領域を結晶化することを特徴とする請求項２又は３に記載の方法。 ５．前記結晶化工程（ｄ）中に、前記絶縁膜がエッジ領域間の薄膜アイランド部 の上側面上に存在し、マスクパターンの少なくとも一部を除去する以後の工程に おいて絶縁体薄膜アイランド部の上側面を保護することを特徴とする請求項２又 は３に記載の方法。 ６．前記マスクパターンを薄膜アイランド部と同一の半導体材料としたことを特 徴とする請求項５に記載の方法。 ７．前記マスクパターンを、入射するエネルギービームの少なくともその一部を 反射する金属としたことを特徴とする請求項４又は５に記載の方法。 ８．前記絶縁膜の少なくとも一部がトランジスタの絶縁ゲートの下側の薄膜アイ ランド部の少なくともエッジ領域上に保持され、前記絶縁ゲートが薄膜アイラン ド部の上側面に形成されていることを特徴とする請求項２から７までのいずれか １項に記載の方法。 ９．前記基板を絶縁性のポリマ材料で構成し、前記マスクパターンが前記薄膜ア イランド部の全周のエッジ領域を覆うと共に薄膜アイランド部から基板の薄膜半 導体材料により覆われていない基板区域上に延在し、これら基板区域を工程（ｄ ）のエネルギービームからマスクすることを特徴とする請求項１から８までのい ずれか１項に記載の方法。 １０．前記マスクパターンが、薄膜アイランド部の側壁からエッジ領域上に少な くとも１μｍの距離にわたって延在することを特徴とする請求項１から９までの いずれか１項に記載の方法。
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