JP2004327599A

JP2004327599A - 薄膜トランジスタと、その製造方法およびフラットパネルディスプレイ

Info

Publication number: JP2004327599A
Application number: JP2003118465A
Authority: JP
Inventors: Hidehiko Yabuhara; 秀彦薮原; Yoshiyuki Kitahara; 義之北原; Kazuto Nishitani; 和人西谷
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-04-23
Filing date: 2003-04-23
Publication date: 2004-11-18

Abstract

【課題】高密度化で必要な小面積としたＣＭＯＳ構造で低消費電力化を実現できる薄膜トランジスタおよびその製造方法と、このＣＭＯＳ薄膜トランジスタを使用したフラットパネルディスプレイを提供する。
【解決手段】本発明の薄膜トランジスタは、Ｎ型薄膜トランジスタ２１とＰ型薄膜トランジスタ２２で１つのゲート電極２３を共有し、上記Ｎ型薄膜トランジスタとＰ型薄膜トランジスタはチャンネル領域を基板２に対して垂直な縦型構造をなす。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（ＴＦＴ）の構造改良と、この薄膜トランジスタを製造するための製造方法および、この薄膜トランジスタを用いたフラットパネルディスプレイに関する。
【０００２】
【従来の技術】
図８に模式的に示すように、いわゆるＭＯＳ（金属酸化物薄膜半導体素子）構造のトランジスタである薄膜トランジスタ（ＴＦＴ）１は、ガラス基板２の上にソース領域３とドレイン領域４で挟まれたチャンネル領域５があり、このチャンネル領域５に酸化シリコン膜を介してゲート電極６が構成される。
【０００３】
このようなＭＯＳトランジスタ１では、ゲート電極６にかかるゲート電圧によってチャンネル領域５が蓄積状態、空乏状態、反転状態と変化し、それぞれに応じた電気抵抗となり、ソース領域３からドレン領域４へ流れるキャリアが制御される。
【０００４】
すなわち、ゲート電極６が半導体層７と直流的に絶縁されているので、入力インピーダンスが高く、消費電力を少なくできる。ただし、絶縁膜は極めて薄いので、電極を指で触ったりすると静電気で破壊されることがある。
【０００５】
そこで、近年は、より消費電力が小さいＣＭＯＳ（相補型金属酸化膜半導体）タイプの薄膜トランジスタを用いることが主流となっている。これは、正孔が多いｐＭＯＳトランジスタと、電子が多いｎＭＯＳトランジスタとを組み合わせたてなる。
【０００６】
上記ｐＭＯＳトランジスタは、ソースとドレインをｐ型半導体とし、ゲート電極下部をｎ型半導体またはｉ型半導体（真性半導体）としたＭＯＳ型ＦＥＴ（電界効果トランジタ）であって、ゲート電極下部にＰ型のチャンネル（電流の通路）ができることに特徴があるＰ型薄膜トランジスタである。
【０００７】
上記ｎＭＯＳトランジスタは、ソースとドレインをｎ型半導体とし、ゲート電極下部をｐ型半導体またはｉ型半導体（真性半導体）としたＭＯＳ型ＦＥＴであって、ゲート電極下部にｎ型のチャンネル（電流の通路）ができることに特徴があるＮ型薄膜トランジスタである。
【０００８】
図７（Ａ）は、ＣＭＯＳ構造の薄膜トランジスタ１０の構成を説明する断面図であり、図７（Ｂ）はその平面図であって、何れも模式的に示している。
【０００９】
すなわち、Ｎ型薄膜トランジスタ１１とＰ型薄膜トランジスタ１２で１つのゲート電極１３を共有するＣＭＯＳ構造の薄膜トランジスタ（ＴＦＴ）は、基板２に対して半導体層が平行に形成される。ゲート電極１３は一部が共通であり、各半導体層１１，１２上の一面に対して対峙するよう分岐する。
【００１０】
このように、従来のＣＭＯＳタイプの薄膜トランジスタ１０は、Ｎ型薄膜トランジスタ１１と、Ｐ型薄膜トランジスタ１２をゲート電極１３を介して相補的に用いたデバイスであって、ポリシリコン成膜もしくはアモルファス成膜を施すことにより完成する。
【００１１】
なお、［特許文献１］には、メモリ・デバイスに用いるために、アクセス・デバイスおよびキャパシタの高密度集積に適するよう改良されたＦＥＴ／キャパシタ構造をなす半導体回路が開示されている。
【００１２】
【特許文献１】
特開平１０−３２６８７９号公報
【００１３】
【発明が解決しようとする課題】
ところが、図７（Ａ）（Ｂ）で示す上述のＣＭＯＳタイプの薄膜トランジスタ１０は、Ｎ型薄膜トランジスタ１１とＰ型薄膜トランジスタ１２およびゲート電極１３の基板２上に占める面積が大になり、それにともないゲート電極１３が抵抗成分として顕著であり消費電力が大となってしまう。
【００１４】
近年、たとえば携帯電話等の携帯用情報機器の普及が大であって、ここに用いられる薄膜トランジスタとしては、よりサイズが小さく、かつより消費電力の小さいものが求められているにも係らず、それらの要望を満たせないでいる。
【００１５】
先に述べた［特許文献１］は、少なくとも２つのセルを備える半導体回路で、各セルは、ソース、ドレイン、ゲートを有する縦形電界効果形トランジスタと、第１および第２の電極を有し、トランジスタの上部に第１の電極がドレインに接続されるキャパシタが設けられ、セルノンソースは相互接続されている。
【００１６】
しかしながら、この種の半導体回路およびメモリデバイスは、たとえばＰ型薄膜トランジスタ単独の構成であって、いわゆるＣＭＯＳタイプではないので、消費電力が大になってしまい、その使用目的が限定されてしまう。
【００１７】
本発明は上記事情に着目してなされたものであり、その目的とするところは、高密度化で必要な小面積としたＣＭＯＳ構造で低消費電力化を実現できる薄膜トランジスタおよびその製造方法と、このＣＭＯＳ薄膜トランジスタを使用したフラットパネルディスプレイを提供しようとするものである。
【００１８】
【課題を解決するための手段】
上記課題を解決し目的を達成するために、本発明の薄膜トランジスタは、Ｎ型薄膜トランジスタとＰ型薄膜トランジスタで１つのゲート電極を共有し、上記Ｎ型薄膜トランジスタとＰ型薄膜トランジスタはチャンネル領域を基板に対して垂直な縦型構造をなす。
【００１９】
上記課題を解決し目的を達成するために、本発明の薄膜トランジスタの製造方法は、第１の工程としてガラスからなる基板を下地絶縁膜で覆い、さらにこの下地絶縁膜上をゲートメタルで覆い、第２の工程としてゲートメタル表面をマスクで覆い、露光−現像−エッチング−レジスト除去工程等を経て断面が凸状をなす下地絶縁膜とこの下地絶縁膜突出部上にゲートメタルを形成し、第３の工程として下地絶縁膜とゲートメタルとの上にゲート絶縁膜を成膜して、このゲート絶縁膜の上に半導体層を成膜し、第４の工程として基板に対して垂直方向にイオン注入をなしゲートメタルの左右にＮ型の半導体層とＰ型の半導体層をそれぞれ形成し、第５の工程として第４の工程で形成されたＮ型の半導体層とＰ型の半導体層を絶縁膜で覆い、第６の工程として絶縁膜の所定の部位に孔を設けそれぞれの孔に電極を形成して１つのゲート電極の側面に沿ってＮ型薄膜トランジスタとＰ型薄膜トランジスタを縦型に構成する。
【００２０】
上記課題を解決し目的を達成するために、本発明のフラットパネルディスプレイは、上記構造の薄膜トランジスタをフラットパネル装置を構成する周辺駆動回路のトランジスタとして用いた。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面にもとづいて説明する。
【００２２】
図１（Ａ）は、本発明の薄膜トランジスタの基本構造を模式的に説明する縦断面図であり、図１（Ｂ）はその横断平面図である。
【００２３】
このＣＭＯＳ薄膜トランジスタ２０は、Ｎ型薄膜トランジスタ２１とＰ型薄膜トランジスタ２２で１つのゲート電極２３を共有し、かつＮ型薄膜トランジスタ２１とＰ型薄膜トランジスタ２２は、そのチャンネル領域を基板２に対して垂直な縦型構造をなしている。なお、２４はゲート絶縁膜である。
【００２４】
このようなＣＭＯＳ薄膜トランジスタ２０であって、１つのゲート電極２３を共有するため、従来（図７に示す）のＣＭＯＳ薄膜トランジスタのように２つのゲート電極を用いる構造と比較して、ゲート電極が半減することとなり、小型化および消費電力の低減化を図れる。
【００２５】
また、従来の薄膜トランジスタ製造工程では、大気開放した状態で半導体層（ポリシリコン膜）に対して酸化膜を成膜するために、ゲート電極との界面が良好ではない。
【００２６】
従来ＣＭＯＳ構造の薄膜トランジスタは高密度化には適切でないという問題がある。さらに、半導体層の一面のみをチャンネルとして使用しているだけであり、高消費電力に繋がっている。
【００２７】
これに対して、本発明では縦型構造の薄膜トランジスタ（ＴＦＴ）となることで、大幅な小面積化が可能となり、たとえば携帯電話等のモバイル用情報機器への採用が最適となる。
【００２８】
そして、本発明では図２以下で示す半導体層３５〜４０に対してゲート酸化膜３４を真空条件下で連続形成することを特徴の一つとしている。したがって、半導体層３５〜４０とゲート酸化膜３４との界面が良好となり、薄膜トランジスタ３０としての処理速度の向上化を得られる。
【００２９】
図２（Ａ）は、本発明のより具体的な実施の形態に係る一部を省略したＣＭＯＳ薄膜トランジスタの斜視図、図２（Ｂ）は図２（Ａ）のＢ−Ｂ線に沿う断面図である。
【００３０】
ガラスからなる基板３１上は下地絶縁膜３２によって覆われており、この下地絶縁膜３２にゲートメタル３３がフォトレジストをマスクとして加工されている。
【００３１】
さらに、ゲートメタル３３と下地絶縁膜３２上にゲート絶縁膜３４が成膜され、これらの上に半導体層３５，３６，３７，３８，３９、４０が形成される。上記半導体層３５〜４０は、多結晶シリコンまたはアモルファスシリコンが用いられる。
【００３２】
上記多結晶シリコンの場合は直接成膜するか、アモルファスシリコンを成膜したのち熱工程により多結晶化する。上記半導体層３５〜４０は、この時点では同一の真性半導体または真性半導体に近いドーピングされていない高抵抗体である。
【００３３】
後述するようにＮ型不純物もしくはＰ型不純物が所定の半導体層に注入される。そして、高抵抗半導体層３６を介してＮ型低抵抗半導体層３５と３７が図の左側部分に形成され、高抵抗半導体層３９を介してＰ型低抵抗半導体層３８と４０が図の右側部分に形成される。
【００３４】
このようにして、１つのゲート電極３３の側面に沿って半導体層３５〜３７からなるＮ型薄膜トランジスタ４１と、半導体層３８〜４０からなるＰ型薄膜トランジスタ４２が縦型に構成されている。
【００３５】
図３（Ａ）は、ＣＭＯＳ縦型構造の薄膜トランジスタ３０の概略の平面図、図３（Ｂ）は同薄膜トランジスタ３０の概略の横断平面図である。
【００３６】
具体的には、ゲート電極３３は平面視で、その左右両側部が凹状に形成されていて、これらの凹状部分にＮ型薄膜トランジスタ４１とＰ型薄膜トランジスタ４２がそれぞれ挿設される構成となっている。
【００３７】
したがって、上記ゲート電極３３においては、Ｎ型の半導体層３６とＰ型の半導体層３９のそれぞれを３方向から、かつそれぞれの面と平行となるように囲んでいる。換言すれば、半導体層のチャンネル部に対してゲート電極３３が三面を覆うように構成される。
【００３８】
このことにより、半導体層３６，３９の一面ばかりでなく、側面に流れる電流を利用することができる。すなわち、従来と同じ電流を得るには、従来よりも低電圧で駆動することが可能であり、低消費電力化を得られる。
【００３９】
さらに、Ｎ型、Ｐ型半導体層３５〜４０の全てに絶縁膜４３を成膜し、所定の部位に孔明け加工をなして電極４４，４５，４６を成膜加工すれば、薄膜トランジスタ３０として完成する。
【００４０】
つぎに、上記縦型構造の薄膜トランジスタ３０の製造工程につき、図４（Ａ）〜（Ｇ）にもとづいて説明する。
【００４１】
図４（Ａ）は第１の工程を示していて、ガラスからなる基板３１上を、下地絶縁膜３２である窒化膜もしくは酸化膜あるいはこれら窒化膜と酸化膜との積層膜で覆い、さらにこの上をゲートメタル３３で覆う。
【００４２】
図４（Ｂ）は第２の工程を示していて、ゲートメタル３３表面にレジストと呼ばれる感光性高分子材料を有機溶剤に溶かしたものを塗布し、プリベークで余分な有機溶剤を蒸発させレジスト膜を形成する。
【００４３】
そして、レジスト膜５０に対して露光−現像−エッチング−レジスト除去などの工程を経ることにより、図に示すような断面凸状となった下地絶縁膜３２が得られるとともに、この下地絶縁膜３２の凸部上にゲートメタル３３が載る状態が得られる。
【００４４】
図４（Ｃ）は第３の工程を示していて、第２の工程で得られた下地絶縁膜３２とゲートメタル３３上にゲート絶縁膜３４を成膜するとともに、このゲート絶縁膜３４上に多結晶シリコンもしくはアモルファスシリコンからなる半導体層５０を成膜する。なお、アモルファスシリコンよりも多結晶シリコンを用いた方が、完成した薄膜トランジスタとして処理速度が速いことは知られている。
【００４５】
図４（Ｄ）は第４の工程を示していて、上記ゲートメタル３３の中心軸を境界として、この右半分をフォトレジスト５１等で被覆し、被覆していない左半分に対してＮ型不純物（リンや砒素など）をイオンドーピングまたはイオン注入をなす。
【００４６】
イオンに晒される半導体層３５，３７部分にイオン注入がなされ、Ｎ型の低抵抗半導体領域（不純物濃度が少なくとも１ｅ１９ｃｍ^−３）が形成される。イオン注入は基板３１に対して垂直方向に不純物を入射しているので、残りの垂直部分にはＮ型不純物がドーピングされずに高抵抗半導体層３６となる。
【００４７】
図４（Ｅ）は第５の工程を示していて、右半分を覆っていたフォトレジスト５１を除去したうえで、上記ゲートメタル３３の中心軸を境界として、この左半分をフォトレジスト等５２で被覆し、被覆していない右半分に対してＰ型不純物（ボロンなど）をイオンドーピングまたはイオン注入をなす。
【００４８】
イオンに晒される半導体層３８、４０部分にイオン注入がなされ、Ｐ型の低抵抗半導体領域（不純物濃度が少なくとも１ｅ１９ｃｍ^−３）が形成される。イオン注入は基板３１に対して垂直方向に不純物を入射しているので、残りの垂直部分にＰ型不純物がドーピングされずに高抵抗半導体層３９となる。
【００４９】
図４（Ｆ）は第６の工程を示していて、左半分を覆っていたフォトレジスト５２を除去し、さらに第４の工程と第５の工程で形成された全ての半導体層３５〜４０を絶縁膜４３で覆う。そして、絶縁膜４３の所定部位に孔を設ける。
【００５０】
図４（Ｇ）は第７の工程を示していて、先の工程で設けた孔にそれぞれ電極４４〜４６を成膜加工する。その結果、ゲート電極３３と、このゲート電極３３に対してＮ型薄膜トランジスタ４１とＰ型薄膜トランジスタ４２が縦型に構成され、かつこれらトランジスタの合せ面に出力電極４５が得られる。
【００５１】
なお、本発明では上述した第３の工程で、下地絶縁膜３２とゲートメタル３３上に、ゲート絶縁膜３４と半導体層５０との二層を成膜するが、このとき絶縁膜３４をなすゲート酸化膜と半導体層５０をなすポリシリコン膜（もしくはアモルファス膜）を真空中で連続形成することを特徴の一つとしている。
【００５２】
これに対して従来の薄膜トランジスタ製造工程においては、ポリシリコン膜（もしくはアモルファス膜）を成膜したあと、大気開放状態を経てゲート酸化膜を形成していた。その結果、ポリシリコン膜とゲート酸化膜との界面が不良であって消費電力に悪影響がある。
【００５３】
上述した本発明のように、絶縁膜３４をなすゲート酸化膜と半導体層をなすポリシリコン膜を真空中で連続形成すると、これらの界面が良好となって、消費電力に影響が少なくてすむ。
【００５４】
さらに、本発明においては、Ｎ型薄膜トランジスタ４１とＰ型薄膜トランジスタ４２をともにゲート電極３３が３方向から囲む構造としたが、これに限定されるものではなく、Ｐ型薄膜トランジスタのみ３方向から囲む構造とし、Ｎ型薄膜トランジスタは従来とおり１方向のみとする構造であってもよい。
【００５５】
なお、上記半導体層３５および半導体層３８がゲート絶縁膜３４を挟んで向かい合う構造であるため、その部分に寄生寄量を形成し処理速度の低下をきたす要因となっている。したがって、トランジスタとしての処理速度の向上を図る必要がある。
【００５６】
図５（Ａ）は、第２工程で示した通常（従来）のゲートメタル加工方法を順に示している。
すなわち、ゲートメタルａ上にフォトレジストｂをマスクとして用いて、そのあとエッチングをなす。フォトレジストｂはエッチング後、除去してゲートメタルａは所定の形状を得られる。
【００５７】
最終的に出力電極ｃをコンタクトした状態で、出力電極ｃとゲート電極ｄとの間の距離が、半導体層ｅとゲート絶縁膜ｆとの厚みの合計Ｌａとなり、比較的狭く上述したように電荷が溜り易い構成となる。
【００５８】
本発明においては、上述したようにゲート電極３３が低抵抗半導体層３５および３８が互いに向かい合う構成になっているので、キャパシタが形成され電荷が溜まり易い。
【００５９】
そこで、本発明では図５（Ｂ）に示すようなゲートメタルの加工方法を採用するとよい。
【００６０】
すなわち、ゲートメタル３３表面に酸化膜などの絶縁膜（ハードマスク）Ｍを成膜し、その絶縁膜Ｍをマスクとして用いてゲートメタル３３を加工する。上記マスクとして使用した絶縁膜Ｍは、薄膜トランジスタ製造の最終工程が終了して完成に至った状態でもそのまま残す。
【００６１】
この場合、ゲート電極３３と出力電極４５（もしくは高ドーズ半導体領域３５と３８）との間に絶縁膜Ｍがそのまま残って、両電極３３，４５間の距離が絶縁物Ｍの厚さ分だけ離れる（合計距離：Ｌｂ）。したがって、両電極３３，４５間に生じる寄生容量を低減することができる。
【００６２】
図６（Ａ）に示すように、従来の薄膜トランジスタの製造工程において、特にアモルファスシリコンを半導体層Ｓとして成膜する際に、この表面に、たとえばエキシマレーザーを照射して多結晶化をなす。
【００６３】
このとき、レーザー照射による熱集中により半導体層Ｓを構成するアモルファスシリコンから成長した微結晶粒が体積膨張をなして、その粒界表面に多数の突起ｔが生じることがある。
【００６４】
この工程のあと、半導体層Ｓの表面をゲート酸化膜Ｇで覆う工程があるが、これら半導体層Ｓとゲート酸化膜Ｇとの界面が凸状となり、そのままでは信頼性の低下をきたす。
【００６５】
本発明において、半導体層５０として多結晶シリコンもしくはアモルファスシリコンのいずれかを用いることは上述したとおりであるが、多結晶シリコンを成膜する方法を採用した場合には、後述するようなレーザーアニール工程は不要である。
【００６６】
ただし、半導体層５０としてアモルファスシリコンを成膜する方法を採用した場合には、レーザー等によるアニール工程をなす。
図６（Ｂ）は本発明の製造工程の途中を示していて、ここでは第３の工程の後で第４の工程の前に、エキシマレーザーをアモルファスシリコンからなる半導体層５０表面に照射する、いわゆるレーザーアニール工程を取り入れている。
【００６７】
すなわち、第３の工程でゲート酸化膜３４に半導体層５０を形成するアモルファスシリコンを成膜するが、そのあとレーザー光を照射して表面のアニール処理をなす。その結果、半導体層表面には先に述べた突起が存在するが、半導体層５０とゲート酸化膜３４との界面は平坦であるので信頼性の向上を得る。
【００６８】
なお、半導体層４１，４２の厚さが半導体層の幅と比較して薄過ぎると、ゲート電極３３を３方から囲んで低消費電力化する効果が薄くなる。レーザアニール等により後から多結晶化する場合は、半導体層の厚さを厚くすることは困難であるが、直接多結晶を成膜する場合はある程度厚くできる。ただし、厚くし過ぎると段差が大きくなり、それより上層膜の断線が生じ易いので注意を要する。
【００６９】
以上説明したＣＭＯＳ縦型構造の薄膜トランジスタを表示装置としてのフラットパネルディスプレイを構成する周辺駆動回路のトランジスタとして用いることにより、処理速度がより速くなり、かつ信頼性の向上を図れる。
【００７０】
すなわち、フラットパネルディスプレイとして、パネル本体を構成する基板上に、複数本の走査線配線がＸ−Ｘ方向に亘って互いに並行して設けられ、基板上に信号線配線がＹ−Ｙ方向に亘って互いに並行して設けられる。
【００７１】
走査線配線と信号線配線の各交点に、一つの画素に対応するトランジスタと画素電極が設けられる。上記基板には上記面積に加えて信号線／走査線の駆動回路が形成されている。
【００７２】
このようにして、特に駆動回路において上述したＣＭＯＳ縦型構造の薄膜トランジスタを用いることにより、フラットパネルディスプレイのサイズの縮小化と、消費電力のより低減化を図れるので、たとえば携帯電話のバッテリー駆動などのモバイル情報機器に最適である。
【００７３】
なお、本発明の実施の形態は上述のものに限定されることなく、本発明の要旨を越えない範囲内で種々、変形実施が可能であることは勿論である。
【００７４】
【発明の効果】
以上説明したように本発明によれば、高密度化に必要な小面積化をなすとともに、半導体層の側面を利用することで低消費電力化を実現できるＣＭＯＳ構造の薄膜トランジスタを提供でき、さらにこのＣＭＯＳ薄膜トランジスタはフラットパネルディスプレイを駆動する周辺駆動回路に最適である。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る、ＣＭＯＳ縦型構造の薄膜トランジスタの基本的な構成を示す縦断面図と横断平面図。
【図２】同実施の形態に係る、より具体的なＣＭＯＳ縦型構造の薄膜トランジスタの斜視図と縦断面図。
【図３】同実施の形態に係る、薄膜トランジスタの平面図と横断平面図。
【図４】本発明の第２の実施の形態に係る、ＣＭＯＳ縦型構造の薄膜トランジスタの製造工程を順に説明する図。
【図５】通常工程と、本発明の一実施の形態の工程を比較して説明する図。
【図６】従来工程による現象の説明と、本発明の一実施の形態の工程を比較して説明する図。
【図７】従来のＣＭＯＳ薄膜トランジスタの断面図と平面図。
【図８】さらに異なる従来のＭＯＳ薄膜トランジスタの断面図。
【符号の説明】
２１，４１…Ｎ型薄膜トランジスタ、２２，４２…Ｐ型薄膜トランジスタ、２３，３３…ゲート電極、２，３１…基板、３２…下地絶縁膜、３４…ゲート絶縁膜、３５〜４０…半導体層、３６…Ｎ型半導体層、３９…Ｐ型半導体層、４４〜４６…電極。

Claims

Ｎ型薄膜トランジスタとＰ型薄膜トランジスタで１つのゲート電極を共有するＣＭＯＳ構造で、かつ上記Ｎ型薄膜トランジスタとＰ型薄膜トランジスタは、そのチャンネル領域を基板に対して垂直な縦型構造をなすことを特徴とする薄膜トランジスタ。
上記ゲート電極は、半導体層チャンネル部の三面を覆うように構成されることを特徴とする請求項１記載の薄膜トランジスタ。
上記半導体層は、多結晶シリコンから構成されることを特徴とする請求項１記載の薄膜トランジスタ。
ガラスからなる基板を下地絶縁膜で覆い、さらにこの下地絶縁膜上をゲートメタルで覆う第１の工程と、
上記ゲートメタル表面をマスクで覆い、露光−現像−エッチング−レジスト除去工程等を経て、断面が凸状をなす下地絶縁膜および、この下地絶縁膜突出部上にゲートメタルを形成する第２の工程と、
これら下地絶縁膜とゲートメタルとの上にゲート絶縁膜を成膜するとともに、このゲート絶縁膜の上に半導体層を成膜する第３の工程と、
上記基板に対して垂直方向にイオン注入をなし上記ゲートメタルの左右にＮ型の半導体層とＰ型の半導体層をそれぞれ形成する第４の工程と、
第４の工程で形成されたＮ型の半導体層とＰ型の半導体層を絶縁膜で覆う第５の工程と、
上記絶縁膜の所定の部位に孔を設け、それぞれの孔に電極を成膜後にパターニングして、１つのゲート電極の側面に沿ってＮ型薄膜トランジスタとＰ型薄膜トランジスタを縦型に構成する第６の工程と
を具備することを特徴とする薄膜トランジスタの製造方法。
上記第２の工程において、ゲートメタル表面を絶縁材からなるハードマスクで覆い、そのままの状態で除去することなく最終工程を終了することを特徴とする請求項４記載の薄膜トランジスタの製造方法。
上記半導体層はアモルファスシリコンからなり、第３の工程のあと第４の工程の前に、ゲート絶縁膜の上に成膜される上記半導体層に対してレーザーアニールによる多結晶化をなすことを特徴とする請求項４および請求項５のいずれかに記載の薄膜トランジスタの製造方法。
上記第３の工程は、上記ゲートメタルの中心軸を境にして一方の半分を被覆し、被覆していない半分を対象として基板に対し垂直方向にＮ型、Ｐ型のいずれか一方の不純物をイオン注入し、Ｎ型、Ｐ型のいずれか一方の低抵抗半導体領域およびイオン注入されない高抵抗半導体層を形成し、
そのあと、上記ゲートメタルの中心軸を境にして他方の半分を被覆し、被覆していない半分を対象として基板に対し垂直方向にＮ型、Ｐ型のいずれか他方の不純物をイオン注入し、Ｎ型、Ｐ型のいずれか他方の低抵抗半導体領域およびイオン注入されない高抵抗半導体層を形成することを特徴とする請求項４ないし請求項６のいずれかに記載の薄膜トランジスタの製造方法。
上記請求項１と請求項２の構造の薄膜トランジスタを、フラットパネル装置を構成する周辺駆動回路のトランジスタとして用いることを特徴とするフラットパネルディスプレイ。