KR100298431B1 - 박막트랜지스터및그제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로 특히, 온/오프 특성을 개선하기에 적당한 박막 트랜지스터 및 그 제조방법에 관한 것이다. 이와 같은 박막 트랜지스터는 기판, 상기 기판상에 형성된 활성층과, 상기 활성영역상에 형성된 게이트 절연막과, 상기 게이트 절연막의 소정영역상에 형성되며, 복수개의 트랜치가 형성된 게이트 전극과, 상기 게이트 전극 일측 하부의 상기 활성층에 형성된 소오스영역과, 상기 게이트 전극 타측 하부의 상기 활성층에 형성된 드레인 영역을 포함한다.
Description
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로 특히, 온/오프 특성을 향상시키기에 적당한 박막 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 박막 트랜지스터는 1M급 이상의 에스램(SRAM) 셀의 CMOS 로드 트랜지스터나 로드 레지스터 대신 사용하기도 한다.
또한, 액정표시소자에서 각 픽셀(Pixel)영역의 화상데이타 신호를 스위칭하는 스위칭 소자로도 사용한다.
특히, PMOS 박막 트랜지스터를 로드 트랜지스터로 사용하는 SRAM 셀에서 PMOS의 오프-전류(Off-Current)는 감소시키고, 온-전류(On-Current)는 증가시켜서 SRAM의 소비전력을 감소시키고 기억특성을 향상시켜 고품질의 SRAM셀을 얻을 수 있다.
이와 같은 종래 박막 트랜지스터의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1e는 종래 박막 트랜지스터의 제조공정 단면도이다.
먼저, 도 1a에 나타낸 바와 같이, 기판(1)상에 활성층(2)을 형성한다. 이때, 상기 기판(1)은 절연기판이거나 절연막층이며, 상기 활성층(2)은 박막 트랜지스터의 보디 폴리실리콘층이다.
도 1b에 나타낸 바와 같이, 상기 활성층(2)상에 게이트산화막(3)을 형성한다.
도 1c에 나타낸 바와 같이, 상기 게이트 산화막(3)상에 폴리실리콘층(4)을 형성한다.
도 1d에 나타낸 바와 같이, 게이트 전극 영역을 정의하여 상기 게이트 전극 영역에만 남도록 상기 폴리실리콘층(4)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 게이트 전극(4a)을 형성한다.
도 1e에 나타낸 바와 같이, 상기 게이트 전극(4a)을 마스크로 이용하여 상기 게이트 전극(4a)의 양측면 활성층(2)에 소오스 영역(5)과, 드레인 영역(6)을 형성한다. 이어서, 도면상에 도시하지는 않았지만 상기 게이트 전극(4a)전면에 보호막을 형성한다음 열처리하여 보호막 특성을 향상시킨다. 이때, 수소분위기에서 열처리할 경우 보호막 특성이 더욱 향상된다.
종래 박막 트랜지스터의 제조방법에 있어서는 게이트 전극 및 소오스/드레인 영역을 형성한다음 게이트 전극의 전면에 보호막을 형성하고나서 수소분위기에서 열처리하여 보호막 특성을 향상시키는데 이때, 상기 게이트 전극 하부의 활성층은 채널 영역으로 이용하게 된다. 그리고, 상기한 바와 같은 채널 영역은 폴리실리콘으로 구성되는데 폴리실리콘층의 벌크는 실리콘 원자간의 공유결합이 이루어져 있지만 폴리실리콘층 표면으로 화학적 결합되지 않은 실리콘 원자의 결합손이 있어 트랜지스터의 온/오프 특성 향상에 제한이 있었다.
본 발명은 상기한 바와 같은 종래 박막 트랜지스터의 문제점을 해결하기 위하여 안출한 것으로 게이트 전극의 하부에 채널 영역이 형성될 때 채널 영역으로 수소이온의 확산이 용이하도록 요철 구조의 게이트 전극을 구성하여 실리콘층 표면의 실리콘 원자와 결합시켜 트랜지스터의 온/오프 특성을 향상시킨 박막 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래 박막 트랜지스터의 제조공정 단면도
도 2는 본 발명 박막 트랜지스터의 레이아웃도
도 3은 도 2의 Ⅰ-Ⅰ'선에 따른 단면구조도
도 4a 내지 도 4e는 도 2의 Ⅰ-Ⅰ'선에 따른 제조공정 단면도
도면의 주요부분에 대한 부호의 설명
11 : 기판 12 : 활성층
13 : 게이트 절연막 14a : 게이트 전극
15 : 트랜치 16 : 소오스 영역
17 : 드레인 영역
본 발명에 따른 박막 트랜지스터는 기판, 상기 기판상에 형성된 활성층과,상기 활성층상에 형성된 게이트 절연막과, 상기 게이트 절연막의 소정영역상에 형성되며, 복수개의 트랜치가 형성된 게이트 전극과, 상기 게이트 전극 일측 하부의 상기 활성층에 형성된 소오스영역과, 상기 게이트 전극 타측 하부의 상기 활성층에 형성된 드레인 영역을 포함한다. 그리고, 상기한 바와 같은 박막 트랜지스터의 제조방법은 기판상에 활성층을 형성하는 단계, 상기 활성층상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막의 소정영역상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측면 하부의 상기 반도체기판에 소오스/드레인 영역을 형성하는 단계, 상기 게이트 전극에 소정깊이의 트랜치를 복수개 형성하는 단계를 포함한다.
이와 같은 본 발명 박막 트랜지스터 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명 박막 트랜지스터의 레이아웃도이고, 도 3은 도 2의 Ⅰ-Ⅰ'선에 따른 단면 구조도이다.
본 발명에 따른 박막 트랜지스터는 도 2 및 도 3에 나타낸 바와 같이, 기판(11)과, 상기 기판(11)상에 형성된 활성층(12)과, 상기 활성층(12)상에 형성된 게이트 절연막(13)과, 상기 게이트 절연막(13)의 소정영역상에 형성되며, 복수개의 트랜치(15)가 형성된 게이트 전극(14a)과, 상기 게이트 전극(14a) 일측 하부의 상기 활성층(12)에 형성된 소오스영역(16)과, 상기 게이트 전극 타측 하부의 상기 활성층(12)에 형성된 드레인 영역(17)을 포함한다.
이때, 상기 게이트 전극(14a)하부의 활성층(12)은 채널 영역(A)이다. 그리고, 상기 트랜치(15)는 홀(hole)로 구성할 수도 있다.
이와 같이 구성된 본 발명 박막 트랜지스터의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 4a 내지 도 4e는 도 2의 Ⅰ-Ⅰ'선에 따른 제조공정 단면도이다.
먼저, 도 4a에 나타낸 바와 같이, 기판(11)상에 활성층(12)을 형성한다. 이때, 상기 기판(11)은 절연기판이거나 절연막층이며, 상기 활성층(12)은 박막 트랜지스터의 보디 폴리실리콘층이다.
도 4b에 나타낸 바와 같이, 상기 활성층(12)상에 게이트 절연막(13)을 형성한다.
도 4c에 나타낸 바와 같이, 상기 게이트 절연막(13)상에 전도층(14)을 형성한다.
도 4d에 나타낸 바와 같이, 게이트 전극 영역을 정의하여 상기 게이트 전극 영역에만 남도록 상기 전도층(14)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 게이트 전극(14a)을 형성한다.
도 4e에 나타낸 바와 같이, 상기 게이트 전극(14a)을 마스크로 이용하여 상기 게이트 전극(14a)의 양측면 활성층(12)에 소오스 영역(16)과, 드레인 영역(17)을 형성한다. 이어서, 상기 게이트 전극(14a)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 상기 게이트 전극(14a)에 소정깊이로 복수개의 트랜치(15)를 형성한다. 이때, 상기 트랜치(15)는 상기 게이트 전극(14a) 전체 두께의 1/2 이상의 깊이로 형성하며, 식각깊이를 100%로 하여 트랜치(15)대신 홀(hole)을 형성할 수도 있다.
이어서, 도면상에 도시하지는 않았지만 상기 게이트 전극(14a)전면에 보호막을 형성한다음 수소 분위기에서 열처리하여 보호막 특성을 향상시킨다. 그리고, 상기한 바와 같은 트랜치(15)를 형성하기 위한 패터닝공정은 상기 전도층(14)을 게이트 전극영역에만 남겨 게이트 전극(14a)을 형성하는 패터닝공정시 함께 형성할 수도 있다. 그리고, 상기 게이트 전극(14a) 하부의 활성층(12)은 채널 영역(A)이다.
본 발명에 따른 박막 트랜지스터 및 그 제조방법에 있어서는 게이트 전극을 형성한다음 후속공정에서 게이트 전극의 전면에 보호막이나 절연막을 형성한다음 수소분위기에서 열처리할 때 수소 이온이 게이트 전극 하부의 채널 영역으로의 확산이 용이하도록 게이트 전극에 소정깊이의 트랜치를 형성하거나 홀을 형성하여 채널영역의 폴리실리콘층의 실리콘 원자와 결합시키므로 박막 트랜지스터의 온/오프 특성을 향상시켜 동작특성을 향상시킨 박막 트랜지스터 및 그 제조방법을 제공할 수 있다.
Claims (5)
- 기판;상기 기판상에 형성된 활성층;상기 활성층상에 형성된 게이트 절연막;상기 게이트 절연막의 소정영역상에 형성되며, 복수개의 트렌치가 형성된 게이트 전극;상기 게이트 전극 일측 하부의 상기 활성층에 형성된 소오스영역; 그리고,상기 게이트 전극 타측 하부의 상기 활성층에 형성된 드레인 영역;상기 게이트 전극 전면에 형성되는 보호막을 포함하여 구성됨을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 트렌치는 상기 게이트 전극의 1/2 이상의 두께인 것을 특징으로 하는 박막 트랜지스터.
- 기판상에 활성층을 형성하는 단계;상기 활성층상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막의 소정영역상에 게이트 전극을 형성하는 단계;상기 게이트 전극의 양측면 하부의 활성층에 소오스/드레인 영역을 형성하는 단계; 그리고,상기 게이트 전극에 소정깊이의 트렌치를 복수개 형성하는 단계;상기 게이트 전극의 전면에 보호막을 형성한 후, 수소 가스 분위기에서 열처리하여 상기 채널영역으로 수소 이온을 확산시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 3 항에 있어서, 상기 게이트 전극에 소정깊이의 트렌치를 형성할 때 상기 게이트 전극을 완전히 관통하여 홀을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 3 항에 있어서, 상기 트렌치는 상기 게이트 절연막의 소정영역상에 게이트 전극을 형성할 때 동시에 형성함을 특징으로 하는 박막 트랜지스터의 제조방법.
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|---|---|---|---|---|
| KR20190022470A (ko) | 2016-06-29 | 2019-03-06 | 도레이 카부시키가이샤 | 폴리페닐렌설피드 수지 조성물 및 이를 이용한 중공 성형품 |
Citations (1)
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|---|---|---|---|---|
| KR940010308A (ko) * | 1992-10-19 | 1994-05-26 | 김주용 | 박막 트랜지스터 및 그 제조 방법 |
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1997
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|---|---|---|---|---|
| KR940010308A (ko) * | 1992-10-19 | 1994-05-26 | 김주용 | 박막 트랜지스터 및 그 제조 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190022470A (ko) | 2016-06-29 | 2019-03-06 | 도레이 카부시키가이샤 | 폴리페닐렌설피드 수지 조성물 및 이를 이용한 중공 성형품 |
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