JP5039901B2 - 歪みシリコンオンインシュレータ構造を製造する方法およびそれによって形成された歪みシリコンオンインシュレータ構造 - Google Patents

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Description

本発明は概して半導体構造およびデバイスに、およびその製造方法に関し、特に担体移動度の向上を特徴とする製造方法およびシリコンオンインシュレータ（ＳＯＩ）構造、デバイスおよび集積回路に関する。
シリコンオンインシュレータ（ＳＯＩ）構造は、二酸化シリコン絶縁層（つまり埋め込み酸化物、又は「ＢＯＸ」）に重なる薄い活性シリコン層で構成され、絶縁層自体は支持シリコン基板に重なる。金属酸化物半導体の電界効果トランジスタ技術および相補型金属酸化膜半導体（ＣＭＯＳ）集積回路にとってのＳＯＩ構造の利点については、よく記録されている。ＳＯＩ構造の絶縁層によって、電界効果トランジスタ（ＦＥＴ）は、従来の嵩張るシリコン技術と比較して、電気絶縁が改善され、電気損が減少した状態で、非常に速度を上げて動作することができる。その結果、性能が向上し、電力消費量が減少する。
従来のＭＯＳＦＥＴおよびＣＭＯＳ技術では、ＳＯＩ構造上で製造された電界効果トランジスタは、活性シリコン層に形成されたチャネルを含む。担体移動度が重要なパラメータであるのは、それが電界効果トランジスタの出力電流およびスイッチング性能に直接影響するからである。したがって、デバイス性能を向上させる１つの方法は、二軸または単軸で活性シリコン層に歪みを与えることにより、チャネル移動度を向上させることである。正味歪みは、シリコン活性層に圧縮性応力を導入するか、シリコン活性層に引っ張り応力を導入することによって提供することができる。シリコン層の面で結晶格子が局所的または大域的に歪むと、シリコン層の電子帯構造が変化する。その結果、面内担体移動度を１０から２５パーセント増加させることができ、その結果、デバイス性能が改善される。
二軸引っ張り歪みは、シリコンのそれより大きい格子定数を有する材料で形成した介入層(intervening layer)を導入することにより、基板全体にわたってシリコン層に均一に導入することもできる。例えば、二軸方向で歪んだ活性シリコン層は、埋め込んだ酸化物層とシリコン活性層の間に傾斜した(graded)シリコンゲルマニウムバッファ層と弛緩した(relaxed)シリコンゲルマニウム層との薄い複合層を導入することによって、ＳＯＩ構造内に生成することができ、これを弛緩したシリコンゲルマニウム層上にエピタキシャル付着させる。引っ張り歪みは、基板の面でシリコンの原子間距離を増加させ、これは電子移動度を増加させる。層移動(layer transfer)のアプローチで、シリコンゲルマニウム層を除去することができる。均一な引っ張り応力の存在は、ｎチャネル電界効果トランジスタ（ＮＦＥＴ）のデバイスチャネルにおける電子移動度、およびｐチャネル電界効果トランジスタにおける開口移動度(hole mobility)を、ＰＦＥＴデバイスチャネルの担体流れの方向に対して直角に導入された引っ張り応力に対して向上させる。
単軸圧縮性歪みは、プロセスの最適化によってシリコン層に局所的に導入することができる。少量の応力は、キャッピング層、スペーサ、および浅いトレンチ分離などの既存のデバイス構造の特性を操作することによって導入することができる。より大きな応力は、例えばＰＦＥＴのソースおよびドレイン領域のみに傾斜したシリコンゲルマニウム層を付着させることによって導入することができる。シリコンゲルマニウム層の局所的導入は、ＰＦＥＴチャネルに圧縮性歪みを追加するという効果を有し、これは開口移動度を局所的に増加させる。
歪んだシリコンを形成するためにシリコンゲルマニウム層を使用することは、ある種の欠点を有する。シリコンゲルマニウム層は、デバイスの歩留まりに影響を及ぼす欠陥をシリコンに導入する傾向がある。ウェハ全域に付着する広範囲のシリコンゲルマニウム層は、ＮＦＥＴおよびＰＦＥＴを別個に最適化するには適切でない。シリコンゲルマニウム層は、熱伝導性も低く、一部のドーパントがシリコンゲルマニウム層を通ってより迅速に拡散し、これは活性層に形成されたソースおよびドレイン領域の拡散ドーピングのプロフィールに影響を及ぼすことがある。別の実際的な制限は、シリコンゲルマニウム層が、活性層の全体的厚さの増加に寄与することであり、これは現代のデバイス設計では縮小している。
したがって、必要とされているのは、下にある弛緩したシリコンゲルマニウム層を使用せずに、ＳＯＩ構造の活性層に引っ張り歪みを導入する方法、およびその方法によって製造される歪んだ活性層を有するＳＯＩ構造、デバイスおよび集積回路である。
本発明の原理によると、歪んだ活性層を有するＳＯＩ構造、デバイスおよび集積回路は、シリコンオンインシュレータ基板の活性層に引っ張り歪みを導入することによって形成される。引っ張り歪みは、下にあるシリコンゲルマニウム層を導入せずに提供される。そのために、このような半導体構造は概して、半導体材料の活性層、基板、および活性層と基板の間に配置された絶縁層を含む。絶縁層は、引っ張り応力を活性層に伝達する肥厚領域（厚くなった領域）を有し、この肥厚領域はこの肥厚領域の上にある活性層の歪んだ領域に歪みを導入するのに効果的である。
本発明の原理によると、埋め込み絶縁層の厚さを局所的に増加すると、上にある活性層に局所的に引っ張り応力を伝達する。酸化マスクによって画定される活性層の領域は、引っ張り応力によって歪む。歪んだ活性層は、担体移動度が向上し、それによって歪んだ活性層内および活性層上に形成されたデバイスのデバイス性能を改善することを特徴とする。歪みは、複雑な薄膜蒸着技術に頼らずに活性層に導入することができる。というのは、下にある絶縁層が、デバイス構造に追加の層を一切追加せずに変更されるからである。特に、シリコン活性層は、シリコンゲルマニウム層の欠点を回避しながら歪ませることができる。
本明細書に組み込まれ、その一部を構成する添付図面は、本発明の実施形態を示し、以上で与えられた本発明の包括的説明および以下で与えられる実施形態の詳細な説明とともに、本発明の原理を説明する働きをする。
図１を参照すると、シリコンオンインシュレータ（ＳＯＩ）基板１０は、絶縁層１６によってハンドルウェハ( handle wafer)１４から垂直方向に分離されたシリコン、または他の適切な半導体材料の活性層１２を含む。絶縁層１６は、活性層１２をハンドルウェハ１４から電気的に隔離する。ＳＯＩ構造１０は、ウェハ結合または酸素分離注入（ＳＩＭＯＸ）技術などの任意の標準的技術で製造することができる。本発明の図示の実施形態では、活性層１２を構成するシリコンは、最初にｎ型ドーパントをドーピングして、これをｎ型にするか、ｐ型ドーパントをドーピングして、これをｐ型にすることができる。ハンドルウェハ１４は、任意の適切な半導体材料から形成することができ、これはシリコンおよび多結晶質シリコン（ポリシリコン）を含むが、それに制限されない。絶縁層１６を構成する誘電材料は一般的に、約５０ナノメートルから約１５０ナノメートルの範囲の厚さを有する二酸化シリコンであるが、それに制限されない。活性層１２は、約１０ナノメートル以下という薄さでよいが、一般的には約２０ナノメートルから約１５０ナノメートルの範囲である。ハンドルウェハ１４の厚さは、図１では同じ縮尺で図示されていない。
活性層１２は一般的に、自己整合の上部酸化バリアおよび研磨ストップを提供するために、パッド窒化物のような硬質マスク材料のキャッピング層２２で蓋をされる。そのために、１０ナノメートルから１５０ナノメートルの窒化シリコン（Ｓｉ３Ｎ４）でよい硬質マスク材料のコンフォーマルブランケット(conformal blanket)を、活性層１２上に適用する。放射線感光性レジスト層をコンフォーマルブランケット層上に適用し、従来のフォトマスクを通して投影された放射線に露光して、意図されたアイランド１８を特徴とするレジスト層に投影された潜像パターンを与え、現像して、潜像パターンを最終的な像パターンに変換する。異方性エッチングプロセス（例えば反応性イオンエッチング）のようなエッチングプロセスは、最終的な像パターンのマスクなし区域にあるキャッピング層２２の硬質マスク材料を除去する。レジスト層は、エッチングプロセスの終了後にＳＯＩ基板１０から剥離される。
各アイランド１８の線幅は、従来の設計技術に従って選択され、特定の実施形態では約１５ｎｍから約１２５ｎｍの範囲である。絶縁層１６、および隣接するアイランド１８間のトレンチ２０が、横方向の電気的分離を提供する。
本明細書で、「垂直」、「水平」などの用語に言及するのは、準拠枠を確立するための例示であって、制限的なものではない。本明細書で使用するような「水平」という用語は、方向に関係なくＳＯＩ基板１０の従来の面または表面に平行な面と定義される。「垂直」という用語は、直前で定義したような水平に対して直角の方向を指す。「上」、「より上」、「下」、（「側壁」の場合のような）「側」、「より高い」、「より低い」、「の上方」、「下方」、および「下」などの用語は、水平面に対して画定される。本発明の精神および範囲から逸脱することなく、様々な他の準拠枠を使用してよいことが理解される。
図２および図３を参照すると、同様の参照番号は図１の同様の形態を指し、その後の製造段階で、それを通して酸化が生じるためのウィンドウ２８を画定するために、酸化マスキング材料のストライプ２６を製造する。１つのウィンドウ２８しか図示されていないが、各ウィンドウ２８が隣接するストライプ２６を分離する。ストライプ２６を製造するために、酸化マスキング材料のブランケット層を図１の構造上に付着させ、標準的リソグラフィおよびエッチングプロセスでパターン形成する。ストライプ２６は、アイランド１８とともにウィンドウ２８の境界を形成又はその側部を形成する領域で、キャッピング層２２および絶縁層１６の上部表面に重なり、これを覆う。ウィンドウ２８を生成する方向性エッチングプロセスは、活性層１２の垂直側壁の各々を覆う酸化マスキング材料のスペーサ３０を残す。ウィンドウ２８を生成する方向性エッチングプロセスはまた、キャッピング層２２を腐食しないように、酸化マスキング材料の下にある薄いエッチングストップ材料上で中止しなければならない。
図４を参照すると、同様の参照番号は図２の同様の形態を指し、その後の製造段階で、絶縁層１６は、ＳＯＩ基板１０の水平面の領域で、活性層１２の局所的領域３２の下で、適切なプロセスによって効果的に厚くされる。絶縁層１６の肥厚領域は活性層１２の領域と垂直方向でほぼ一致する。絶縁層１６の肥厚は、絶縁層１６と同一面に存在する活性層１２の下部平面３３および/またはハンドルウェハ１４の上部平面３５材料を漸進的に消費し、体積が増加した新しい組成を有する材料を形成するプロセスから、または絶縁層１６の有効厚さを拡大または増加させることができる任意の他のメカニズムから始まる。領域３２は、一般的に、ＳＯＩ基板１０の平面でウィンドウ２８と水平方向に整列された活性層１２の面内領域である。
絶縁層１６の厚さ増加の程度は、活性層１２内に形成すべき半導体デバイスに必要な性能、および拡張に対する任意の設計上または物理的制約に応じて変化してよい。本発明の特定の実施形態では、隣接するストライプ２６を分離する距離は、約１ｍのオーダである。
本発明の例示的実施形態では、熱酸化プロセスがＳＯＩ基板１２の絶縁層１６の局所的肥厚に使用され、そこでは、マスク２４が窒化シリコンのような非酸化性の材料で形成され、酸化マスクとして機能する。酸化プロセスは、ＳＯＩ基板１０を例えば酸化炉または高速熱焼き鈍し室などの酸素を含み加熱された乾燥または湿潤の環境に露出する必要がある。活性層１２の領域３２の下にある領域でのみ絶縁層１６に選択的膨張を提供し、ＳＯＩ基板１２全体で絶縁層１６の均一な肥厚を回避するために、酸化条件を選択する。１つの特定の実施形態では、８００℃から９５０℃での湿式酸化を、領域３２の下にある領域にわたって１ナノメートルから１０ナノメートルだけ絶縁層の厚さを増加させるのに十分な継続時間にわたって実行する。隣接するストライプ２６を分離する距離が約０．２ｍである本発明の他の実施形態では、領域３２の下にある酸化物の厚さが約４．５ナノメートル増加すると、領域３２に約０．１パーセントの歪みを提供する。厚さの増加が領域３２の下でも不均一であるので、絶縁層１６の厚さの増加は、肥厚領域全体における厚さの最大増加によって決定されるが、本発明はそれに制限されない。
活性層１２の酸化は、絶縁層１６を形成する材料による吸収のせいで、加熱した環境にある大量の酸化ガスからウィンドウ２８を通して気体状の酸化種を移動させることによって実行される。アイランド１８に重なるマスク２４のキャップ層２２およびストライプ２６、およびアイランド１８の垂直側壁を覆うスペーサ３０は、酸素を含む環境からの気体状酸化種類、通常はＯ２またはＨ２Ｏが直接的に内側に移送されることから活性層１２を保護し、したがって活性層１２の側壁および上部表面は、酸化プロセスから実質的に影響されない。
引き続き図４を参照し、例示的実施形態によると、気体状酸化種は、各ウィンドウ２８から絶縁層１６を通って拡散し、活性層１２の下部表面３３のシリコンと化学的に反応する。潜在的に、拡散する種は、ハンドルウェハ１４を構成する材料が酸化しやすい場合、ハンドルウェハ１４の上部表面３５の材料と反応することがある。活性層１２の下部表面３３への酸化種の拡散路は、領域３２内の活性層１２の部分の方が、マスク２４のストライプ２６の下にある領域３２外の区域より短い。さらに、そして適宜に、ハンドルウェハ１４の上部表面３５への酸化種の拡散路は、領域３２内のハンドルウェハ１４の区域の方がマスク２４のストライプ２６の下にある領域３２外のハンドルウェハ１４の区域より短い。したがって、活性層１２の酸化された部分と同じ組成、および潜在的にはハンドルウェハ１４の酸化された部分と同じ組成を有することがある絶縁層１６の有効厚さの増加は、下にある領域３２で大きくなる。知られているように、形成された二酸化シリコンの厚さは、消費されたシリコンの厚さの約２．２７倍と等しい。絶縁層１６の局所的な膨張は、マスク２４のストライプ２６によって覆われた隣接領域に対して、絶縁層１６の肥厚領域に重なる活性層１２の領域３２を垂直方向に隆起させる。
絶縁層１６の膨張は、各アイランド１８の領域３２内で活性層１２の材料に応力を加え、これは領域３２に正味量の歪みを誘発する。このような局所的歪みの正味量は、通常は１／１０から２／１０パーセントの範囲であり、活性層１２の歪んだ領域３２にある担体の電気的特性を変化させる。活性層１２がシリコンである場合、歪みは、領域３２における担体移動度を２０パーセント以上も増加させる。したがって、各アイランド１８でその後に製造されるデバイスのデバイス性能は、例えばデバイスのチャネルが歪んだ領域３２に位置する場合などに改善される。酸化の量は、歪んだ領域３２に導入される歪みの程度に影響するように調整することができる。また、ウィンドウ２８の幅も、領域３２に誘発される歪みに影響を及ぼす。
図５を参照する、同様の参照番号は図４の同様の形態を指し、その後の製造段階で、マスク２４（図４）が、活性層１２および絶縁層１６の材料に選択的なエッチングプロセスによってＳＯＩ基板１０から剥離される。マスク２４およびキャッピング層２２を同じ材料から形成する場合、キャッピング層２２がストライプ２６間で完全に除去されないように、キャッピング層２２の厚さが、マスク２４の厚さより厚くなければならない。以前にマスク２４の下にあったアイランド１８の領域はその後、活性層１２の側部にある領域を絶縁層１６に取り付けることによって係留され、したがって歪んだ領域３２の弛緩が防止または制限される。その結果、歪んだ領域３２は、領域３２の下にある適切な位置で絶縁層１６の厚さ増加または膨張によって永続的に応力を受ける。多少の弛緩が予想される場合、領域３２の初期歪みを増加させて弛緩を補償することができる。
図６、図７および図８参照すると、同様の参照番号は図５の同様の形態を指し、その後の製造段階で、歪んだ領域３２内にチャネル領域を有するアイランド１８内およびその上に半導体デバイスが形成され、これはデバイス内の担体移動度を改善し、したがってデバイスは向上した性能を呈する。本明細書で図示するＭＯＳＦＥＴデバイスは、制限的なものではない。というのは、他のタイプの半導体デバイス（例えばメモリセル、他のタイプのトランジスタなど）も本明細書に記載の歪んだ領域の恩恵を受け得ることが当業者には認識されるからである。
特に図６を参照すると、一タイプの半導体デバイス３４ａは、それぞれがソース／ドレイン領域３６、３８、およびソース／ドレイン領域３６、３８間で活性層１２内に画定されたチャネル４２より上に配置された静電結合ゲート電極４０を有する金属酸化物半導体の電界効果トランジスタ（ＭＯＳＦＥＴ）でよい。薄いゲート誘電体４４が、ゲート電極４０をチャネル４２から電気的に絶縁する。ゲート電極４０の形成に使用される材料は、例えばポリシリコン、タングステン、または任意の他の望ましい材料でよく、ソース／ドレイン領域３６、３８およびその延長部は、適切なドーパント種のイオン注入によって供給することができる。当技術分野でよく知られているように、窒化シリコンのような材料の側壁スペーサ３７、３９を、ゲート電極４０の垂直側壁に追加することができる。スペーサ３７、３９およびゲート電極４０は集合的に、ソース／ドレイン領域３６、３８の深いドーピング部分に注入するための自己整合マスクとして働く。分離領域４３が、活性層１２の隣接アイランド１８間に電気的分離を提供する。分離領域４３は、化学蒸着（ＣＶＤ）によって共形的に付着させ、平坦に研磨して、化学機械的研磨（ＣＰＭ）プロセスまたは任意の他の適切な平坦化技術で平坦化した二酸化シリコンなどの適切な誘電材料で充填する。キャッピング層２２は、平坦化作業の研磨ストップとして作用し、平坦化作業後に除去される。
担体は、ソース／ドレイン領域３６、３８間でチャネル４２を通ってチャネル４２の電気抵抗の変化に比例して流れ、これはゲート電極４０に印加される電圧に比例して変化する。デバイス３４ａは、各チャネル４２が歪んだ領域３２の１つと一致するように製造される。本発明の特定の実施形態では、デバイス３４ａはｎチャネル電界効果トランジスタ（ＮＦＥＴ）であり、集積回路内に存在する任意のｐチャネル電界効果トランジスタは、歪んだ領域３２がないＳＯＩ基板１０の区域に形成される。電界効果トランジスタは、当業者によく知られた従来通りの製造プロセスによって形成される。
特に図７および図８を参照すると、別のタイプの半導体デバイス３４ｂは、それぞれがチャネル４６を供給する薄い垂直層（フィン）、およびチャネル領域４６の側部にある２つの個々のゲート部分４８ａ、４８ｂ（図８）を画定するゲート電極４８を有する自己整合二重ゲートフィン電界効果トランジスタ（フィン型ＦＥＴ）でよい。ゲート電極４８は、ソース／ドレイン領域５０、５２間に位置決めされ、チャネル４６に重なる。ゲート電極４８は、ゲート誘電体４７によってゲート電極４８から電気的に分離される。ゲート電極４８の側部にあるスペーサ５４、５６を設ける。デバイス３４ｂは、チャネル４６が歪んだ領域３２と一致するように製造される。本発明は、完成したデバイス構造内でキャッピング層２２の全部または一部が活性層１２上に残ってよいことを想定する。フィン型ＦＥＴは、当業者によく知られている従来通りの製造プロセスによって形成される。
図９を参照すると、同様の参照番号は図２の同様の形態を指し、マスク２４を適用し、パターンを形成する前に、パッド層５８をキャッピング層２２に適用することができる。パッド層５８は、マスク２４にパターンを形成するエッチング、およびマスク２４を除去するエッチングの間にエッチング用ストップとして機能する任意の材料である。パッド層５８は、このような個々のエッチングプロセスが、ストライプ２６間のキャッピング層２２を薄くすることを効果的に防止する。パッド層５８の１つの適切な材料は、キャッピング層２２が窒化シリコンである場合、二酸化シリコンであり、厚さは約２ナノメートルから約１０ナノメートルである。キャッピング層２２を過度に薄くすると、研磨用ストップおよび酸化マスクとしてのその有効性が低下する。
本発明を様々な実施形態の説明によって例示し、これらの実施形態を非常に詳細に説明してきたが、出願人は、請求の範囲をこのような詳細に限定、またはいかなる意味でも制限するものではない。追加の利点および変更が、当業者にはすぐに明白になる。したがって、より広い態様での本発明は、特定の詳細、代表的装置および方法、および図示および説明された例示的実施例を制限するものではない。したがって、出願人の全体的な本発明の概念の範囲から逸脱することなく、このような詳細から逸脱することができる。
基板の一部の部分断面略斜視図である。 その後の製造段階における図１と同様の図である。 概ね図２の線２Ａ−２Ａに沿って切り取った断面図である。 その後の製造段階における図２と同様の図である。 その後の製造段階における図２と同様の図である。 一連のその後の製造段階後の図５と同様の図である。 本発明の代替実施形態による一連のその後の製造段階の後の図６と同様の図である。 図７と同様の図である。 本発明の代替実施形態による図２と同様の図である。

Claims (20)

  1. 基板と、歪んだ領域を含んだ半導体材料の活性層と、前記活性層と前記基板との間に配置され、前記歪んだ領域の下に形成された肥厚領域を含む絶縁層とを有し、
    前記活性層が、前記絶縁層の上に予めアイランド部分とされ、前記アイランド部分に連続し、ゲート電極を横断する方向の側部の領域により、活性層が前記絶縁層上に取り付けられて前記絶縁層に前記肥厚領域を形成する際に受ける歪みにより形成される前記歪んだ領域の弛緩が防止され、
    前記肥厚領域が引っ張り応力を前記歪んだ領域に伝達する、半導体構造。
  2. 前記絶縁層が埋め込み酸化物層であり、前記活性層がシリコンである、請求項１に記載の半導体構造。
  3. さらに、前記活性層に画定されたソースと、前記活性層に画定されたドレインと、前記ソースと前記ドレインと間で前記活性層の一部に画定されたチャネルとを備え、前記チャネルが前記活性層の前記歪んだ領域内に少なくとも部分的に配置される、請求項１に記載の半導体構造。
  4. さらに、前記チャネルを画定する前記活性層の前記部分から電気的に分離されたゲート電極を有する、請求項３に記載の半導体構造。
  5. 前記歪んだ領域が前記ゲート電極を分割する、請求項４に記載の半導体構造。
  6. 前記ゲート電極がほぼ前記チャネルに重なる、請求項４に記載の半導体構造。
  7. さらに、前記活性層を使用して製造された半導体デバイスを有する、請求項１に記載の半導体構造。
  8. 前記絶縁層が二酸化シリコンである、請求項７に記載の半導体構造。
  9. 前記基板がシリコンであり、前記基板の酸化によって形成された前記肥厚領域を有する、請求項８に記載の半導体構造。
  10. 前記引っ張り応力が、前記歪んだ領域の担体移動度を向上させる、請求項１に記載の半導体構造。
  11. 前記肥厚領域の厚さが、５ナノメートルから１０ナノメートルの範囲での増加だけ増加する、請求項１に記載の半導体構造。
  12. 前記絶縁層の前記肥厚領域が、前記肥厚領域の側部にある前記絶縁層の周囲領域の厚さより大きい厚さを有する、請求項１に記載の半導体構造。
  13. さらに、前記アイランド部分が前記歪んだ領域の側部にある第１および第２アンカを有し、前記第１および第２アンカが前記活性層の前記歪んだ領域の弛緩を制限する、請求項１に記載の半導体構造。
  14. 前記第１および第２アンカが、前記歪んだ領域の側部にある前記活性層の隣接領域からなる、請求項１３に記載の半導体構造。
  15. 基板と、歪んだ領域を含んだ半導体材料の活性層と、前記活性層と前記基板との間に配置され、前記歪んだ領域の下に形成された肥厚領域を含む絶縁層とを有し、前記活性層が、前記絶縁層の上に予めアイランド部分とされ、前記アイランド部分に連続し、ゲート電極を横断する方向の側部の領域により、活性層が前記絶縁層上に取り付けられて前記絶縁層に前記肥厚領域を形成する際に受ける歪みにより形成される前記歪んだ領域の弛緩を防止するように形成された半導体構造を製造する方法であって、前記製造方法は、
    前記基板上に前記絶縁層と、前記活性層とキャッピング層とを形成するステップと、
    前記活性層と前記キャッピング層とを像パターニングして前記アイランド部分を形成するステップと、
    前記キャッピング層の上に前記肥厚領域を形成するため前記肥厚領域に相当するウィンドウを開けた酸化マスクを形成するステップと、
    前記ウィンドウを通して気体状酸化種を前記絶縁層に吸収させ前記絶縁層を熱酸化させることにより前記肥厚領域にわたって前記絶縁層の厚さを増加させ、かつ、前記活性層とその下にある絶縁層との間の位置で局所的に前記活性層を選択的に酸化させて前記肥厚領域が前記活性層に引っ張り応力を誘発させ、前記側部の領域により前記歪んだ領域の弛緩を防止することにより肥厚領域に重なる前記活性層の歪んだ領域を形成させるステップとを含む、半導体構造を製造する方法。
  16. 活性層がシリコンであり、絶縁層を選択的に酸化することが、絶縁層の肥厚領域を形成するために、周囲環境から絶縁層内で拡散する気体状酸化種に活性層を反応させることを含む、請求項１５に記載の方法。
  17. 絶縁層および活性層を覆うことが、パターン形成した窒化シリコンの層を形成することを含む、請求項１５に記載の方法。
  18. さらに、活性層にソースおよびドレインを形成することを含み、ソースおよびドレインが活性層の歪んだ領域に少なくとも部分的に画定されたチャネルの側部にある、請求項１５に記載の方法。
  19. さらに、活性層から電気的に分離され、チャネルと重なるゲート電極を形成することを含む、請求項１８に記載の方法。
  20. さらに、上にある絶縁層の肥厚領域の厚さを増加させるように、歪んだ領域の下にある位置で絶縁層を支持する基板の部分を選択的に酸化することを含む、請求項１５に記載の方法。
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