JP2001077361A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2001077361A JP2001077361A JP25398699A JP25398699A JP2001077361A JP 2001077361 A JP2001077361 A JP 2001077361A JP 25398699 A JP25398699 A JP 25398699A JP 25398699 A JP25398699 A JP 25398699A JP 2001077361 A JP2001077361 A JP 2001077361A
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Abstract
(57)【要約】
【課題】 ソース、ドレイン領域の接合容量を低減する
ことにより、高速なデバイス動作を可能とする。 【解決手段】 ｐ型の半導体基板１にｎ型不純物を斜め
イオン打ち込みにより導入し、一対のｎ型の低濃度半導
体領域３の下に実効的な不純物濃度が低いｐ型のカウン
タードープ層８を形成することによって、ソース、ドレ
イン領域の接合容量を低減する。
ことにより、高速なデバイス動作を可能とする。 【解決手段】 ｐ型の半導体基板１にｎ型不純物を斜め
イオン打ち込みにより導入し、一対のｎ型の低濃度半導
体領域３の下に実効的な不純物濃度が低いｐ型のカウン
タードープ層８を形成することによって、ソース、ドレ
イン領域の接合容量を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）に適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の高集積化に伴った
ＭＩＳＦＥＴの微細化が進むにつれてＭＩＳＦＥＴの短
チャネル効果は顕著となり、ソースを構成する半導体領
域（ソース領域）とドレインを構成する半導体領域（ド
レイン領域）との間の耐圧低下およびソース、ドレイン
領域と半導体基板との間の接合容量の増加などが問題と
なっている。
ＭＩＳＦＥＴの微細化が進むにつれてＭＩＳＦＥＴの短
チャネル効果は顕著となり、ソースを構成する半導体領
域（ソース領域）とドレインを構成する半導体領域（ド
レイン領域）との間の耐圧低下およびソース、ドレイン
領域と半導体基板との間の接合容量の増加などが問題と
なっている。
【０００３】そこで、不純物濃度が相対的に低い第１の
半導体領域（低濃度半導体領域）と不純物濃度が相対的
に高い第２の半導体領域（高濃度半導体領域）とから構
成されるＬＤＤ（Lightly Doped Drain ）構造のソー
ス、ドレインが採用され、さらに、ソース、ドレイン領
域の下に、ソース、ドレイン領域を構成する不純物とは
反対の導電型の不純物からなるポケット領域を形成する
ことにより、ソース領域とドレイン領域との間の耐圧を
向上し、また、ソース、ドレイン領域を構成する上記高
濃度半導体領域の下に半導体基板と反対の導電型の不純
物を導入し、半導体基板と比して不純物濃度が相対的に
低いカウンタードープ層を形成することにより、ソー
ス、ドレイン領域と半導体基板との間の接合容量を低減
している。
半導体領域（低濃度半導体領域）と不純物濃度が相対的
に高い第２の半導体領域（高濃度半導体領域）とから構
成されるＬＤＤ（Lightly Doped Drain ）構造のソー
ス、ドレインが採用され、さらに、ソース、ドレイン領
域の下に、ソース、ドレイン領域を構成する不純物とは
反対の導電型の不純物からなるポケット領域を形成する
ことにより、ソース領域とドレイン領域との間の耐圧を
向上し、また、ソース、ドレイン領域を構成する上記高
濃度半導体領域の下に半導体基板と反対の導電型の不純
物を導入し、半導体基板と比して不純物濃度が相対的に
低いカウンタードープ層を形成することにより、ソー
ス、ドレイン領域と半導体基板との間の接合容量を低減
している。
【０００４】なお、ポケット領域およびカウンタードー
プ層を備えたＭＩＳＦＥＴについては、アイ・イー・イ
ー・イー・トランザクション・エレクトロン・デバイシ
ィズ（IEEE Trans. Electron Devices, 0.3-μm Mixed
Analog/Digital CMOS Technology for Low-Voltage Ope
ration vol. ED-41, pp.1837〜1843, 1994）などに記載
されている。
プ層を備えたＭＩＳＦＥＴについては、アイ・イー・イ
ー・イー・トランザクション・エレクトロン・デバイシ
ィズ（IEEE Trans. Electron Devices, 0.3-μm Mixed
Analog/Digital CMOS Technology for Low-Voltage Ope
ration vol. ED-41, pp.1837〜1843, 1994）などに記載
されている。
【０００５】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところによると、ゲート長が０. １４μｍ
以下のＭＩＳＦＥＴでは、ポケット領域がソース、ドレ
イン領域を構成する高濃度半導体領域の深さよりも浅く
なり、ソース、ドレイン領域を構成する低濃度半導体領
域とポケット領域との接合容量が増加して、回路動作速
度が低下するという問題が生ずることが明かとなった。
者が検討したところによると、ゲート長が０. １４μｍ
以下のＭＩＳＦＥＴでは、ポケット領域がソース、ドレ
イン領域を構成する高濃度半導体領域の深さよりも浅く
なり、ソース、ドレイン領域を構成する低濃度半導体領
域とポケット領域との接合容量が増加して、回路動作速
度が低下するという問題が生ずることが明かとなった。
【０００６】本発明の目的は、ソース、ドレイン領域の
接合容量を低減することにより、高速なデバイス動作を
可能とすることのできる技術を提供することにある。
接合容量を低減することにより、高速なデバイス動作を
可能とすることのできる技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板上に
低濃度半導体領域と高濃度半導体領域とからなる一対の
半導体領域によって構成されたソース、ドレインを備え
たＭＩＳＦＥＴを有しており、前記半導体基板と反対の
導電型の不純物を斜めイオン打ち込みで導入することに
より、前記半導体基板と同一の導電型を示し、不純物濃
度が相対的に低いカウンタードープ層が前記低濃度半導
体領域の下部に接して設けられているものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板上に
低濃度半導体領域と高濃度半導体領域とからなる一対の
半導体領域によって構成されたソース、ドレインを備え
たＭＩＳＦＥＴを有しており、前記半導体基板と反対の
導電型の不純物を斜めイオン打ち込みで導入することに
より、前記半導体基板と同一の導電型を示し、不純物濃
度が相対的に低いカウンタードープ層が前記低濃度半導
体領域の下部に接して設けられているものである。
【０００９】（２）本発明の半導体集積回路装置は、半
導体基板上に一対の半導体領域によって構成されたソー
ス、ドレインを備えたＭＩＳＦＥＴを有しており、前記
半導体基板と反対の導電型の不純物を斜めイオン打ち込
みで導入することにより、前記半導体基板と同一の導電
型を示し、不純物濃度が相対的に低いカウンタードープ
層が前記半導体領域の下部に接して設けられているもの
である。
導体基板上に一対の半導体領域によって構成されたソー
ス、ドレインを備えたＭＩＳＦＥＴを有しており、前記
半導体基板と反対の導電型の不純物を斜めイオン打ち込
みで導入することにより、前記半導体基板と同一の導電
型を示し、不純物濃度が相対的に低いカウンタードープ
層が前記半導体領域の下部に接して設けられているもの
である。
【００１０】（３）本発明の半導体集積回路装置は、前
記（１）または（２）のＭＩＳＦＥＴにおいて、前記半
導体基板は、支持基板上に埋め込み絶縁膜を介して形成
されたシリコン層とするものである。
記（１）または（２）のＭＩＳＦＥＴにおいて、前記半
導体基板は、支持基板上に埋め込み絶縁膜を介して形成
されたシリコン層とするものである。
【００１１】（４）本発明の半導体集積回路装置は、前
記（１）、（２）または（３）のＭＩＳＦＥＴにおい
て、ソース、ドレインを構成する前記一対の半導体領域
の間に、ソース、ドレインを構成する前記一対の半導体
領域と反対の導電型の不純物を導入してなる一対のポケ
ット領域、ソース、ドレインを構成する前記一対の半導
体領域と反対の導電型の不純物を導入してなる埋め込み
層、または前記ポケット領域および前記埋め込み層の両
者が形成されているものである。
記（１）、（２）または（３）のＭＩＳＦＥＴにおい
て、ソース、ドレインを構成する前記一対の半導体領域
の間に、ソース、ドレインを構成する前記一対の半導体
領域と反対の導電型の不純物を導入してなる一対のポケ
ット領域、ソース、ドレインを構成する前記一対の半導
体領域と反対の導電型の不純物を導入してなる埋め込み
層、または前記ポケット領域および前記埋め込み層の両
者が形成されているものである。
【００１２】（５）本発明の半導体集積回路装置の製造
方法は、半導体基板上に低濃度半導体領域と高濃度半導
体領域とからなる一対の半導体領域によって構成された
ソース、ドレインを備えたＭＩＳＦＥＴを形成する際、
ゲート電極の側壁にサイドウォールスペーサを形成した
後、前記半導体基板と反対の導電型の不純物を、前記半
導体基板の法線方向に対して第１の角度を有し、かつ少
なくとも２方向からイオン打ち込みで導入することによ
り、前記半導体基板と同一の導電型を示し、不純物濃度
が相対的に低いカウンタードープ層を前記低濃度半導体
領域の下部に接して形成する工程を有するものである。
方法は、半導体基板上に低濃度半導体領域と高濃度半導
体領域とからなる一対の半導体領域によって構成された
ソース、ドレインを備えたＭＩＳＦＥＴを形成する際、
ゲート電極の側壁にサイドウォールスペーサを形成した
後、前記半導体基板と反対の導電型の不純物を、前記半
導体基板の法線方向に対して第１の角度を有し、かつ少
なくとも２方向からイオン打ち込みで導入することによ
り、前記半導体基板と同一の導電型を示し、不純物濃度
が相対的に低いカウンタードープ層を前記低濃度半導体
領域の下部に接して形成する工程を有するものである。
【００１３】（６）本発明の半導体集積回路装置の製造
方法は、半導体基板上に低濃度半導体領域と高濃度半導
体領域とからなる一対の半導体領域によって構成された
ソース、ドレインを備えたＭＩＳＦＥＴを形成する際、
ゲート電極の側壁にサイドウォールスペーサを形成した
後、前記半導体基板と反対の導電型の不純物を、前記半
導体基板の法線方向に対して第１の角度を有し、かつ少
なくとも２方向からイオン打ち込みで導入し、続いて前
記半導体基板と反対の導電型の不純物を、前記半導体基
板の法線方向に対して第２の角度を有し、かつ少なくと
も２方向からイオン打ち込みで導入することにより、前
記半導体基板と同一の導電型を示し、不純物濃度が相対
的に低いカウンタードープ層を前記低濃度半導体領域の
下部に接して形成する工程を有するものである。
方法は、半導体基板上に低濃度半導体領域と高濃度半導
体領域とからなる一対の半導体領域によって構成された
ソース、ドレインを備えたＭＩＳＦＥＴを形成する際、
ゲート電極の側壁にサイドウォールスペーサを形成した
後、前記半導体基板と反対の導電型の不純物を、前記半
導体基板の法線方向に対して第１の角度を有し、かつ少
なくとも２方向からイオン打ち込みで導入し、続いて前
記半導体基板と反対の導電型の不純物を、前記半導体基
板の法線方向に対して第２の角度を有し、かつ少なくと
も２方向からイオン打ち込みで導入することにより、前
記半導体基板と同一の導電型を示し、不純物濃度が相対
的に低いカウンタードープ層を前記低濃度半導体領域の
下部に接して形成する工程を有するものである。
【００１４】（７）本発明の半導体集積回路装置の製造
方法は、半導体基板上に低濃度半導体領域と高濃度半導
体領域とからなる一対の半導体領域によって構成された
ソース、ドレインを備えたＭＩＳＦＥＴを形成する際、
ゲート電極の側壁にサイドウォールスペーサを形成した
後、前記半導体基板と反対の導電型の不純物を、前記半
導体基板の法線方向とほぼ同じ角度でイオン打ち込みで
導入し、続いて前記半導体基板と反対の導電型の不純物
を、前記半導体基板の法線方向に対して第１の角度を有
し、かつ少なくとも２方向からイオン打ち込みで導入す
ることにより、前記半導体基板と同一の導電型を示し、
不純物濃度が相対的に低いカウンタードープ層を前記低
濃度半導体領域の下部に接して設ける工程を有するもの
である。
方法は、半導体基板上に低濃度半導体領域と高濃度半導
体領域とからなる一対の半導体領域によって構成された
ソース、ドレインを備えたＭＩＳＦＥＴを形成する際、
ゲート電極の側壁にサイドウォールスペーサを形成した
後、前記半導体基板と反対の導電型の不純物を、前記半
導体基板の法線方向とほぼ同じ角度でイオン打ち込みで
導入し、続いて前記半導体基板と反対の導電型の不純物
を、前記半導体基板の法線方向に対して第１の角度を有
し、かつ少なくとも２方向からイオン打ち込みで導入す
ることにより、前記半導体基板と同一の導電型を示し、
不純物濃度が相対的に低いカウンタードープ層を前記低
濃度半導体領域の下部に接して設ける工程を有するもの
である。
【００１５】（８）本発明の半導体集積回路装置の製造
方法は、半導体基板上に一対の半導体領域によって構成
されたソース、ドレインを備えたＭＩＳＦＥＴを形成す
る際、ゲート電極の側壁にサイドウォールスペーサを形
成した後、前記半導体基板と反対の導電型の不純物を、
前記半導体基板の法線方向に対して第１の角度を有し、
かつ少なくとも２方向からイオン打ち込みで導入するこ
とにより、前記半導体基板と同一の導電型を示し、不純
物濃度が相対的に低いカウンタードープ層を前記半導体
領域の下部に接して形成する工程を有するものである。
方法は、半導体基板上に一対の半導体領域によって構成
されたソース、ドレインを備えたＭＩＳＦＥＴを形成す
る際、ゲート電極の側壁にサイドウォールスペーサを形
成した後、前記半導体基板と反対の導電型の不純物を、
前記半導体基板の法線方向に対して第１の角度を有し、
かつ少なくとも２方向からイオン打ち込みで導入するこ
とにより、前記半導体基板と同一の導電型を示し、不純
物濃度が相対的に低いカウンタードープ層を前記半導体
領域の下部に接して形成する工程を有するものである。
【００１６】（９）本発明の半導体集積回路装置の製造
方法は、前記（５）、（６）、（７）または（８）のＭ
ＩＳＦＥＴの製造方法において、前記第１の角度を約２
５度とするものである。
方法は、前記（５）、（６）、（７）または（８）のＭ
ＩＳＦＥＴの製造方法において、前記第１の角度を約２
５度とするものである。
【００１７】（１０）本発明の半導体集積回路装置の製
造方法は、前記（５）、（６）、（７）または（８）の
ＭＩＳＦＥＴの製造方法において、前記カウンタードー
プ層を形成するために導入される不純物は、ＭＩＳＦＥ
Ｔのゲート電極の延在方向に対して約４５度の角度で４
方向からイオン打ち込みされるものである。
造方法は、前記（５）、（６）、（７）または（８）の
ＭＩＳＦＥＴの製造方法において、前記カウンタードー
プ層を形成するために導入される不純物は、ＭＩＳＦＥ
Ｔのゲート電極の延在方向に対して約４５度の角度で４
方向からイオン打ち込みされるものである。
【００１８】上記した手段によれば、斜めイオン打ち込
みにより、ソース、ドレインの一部を構成する高濃度半
導体領域下の半導体基板のみでなく、ソース、ドレイン
の他の一部を構成する低濃度半導体領域下の半導体基板
に、実効的な不純物濃度が低いカウンタードープ層が形
成されて、ソース、ドレイン領域の接合容量を低減する
ことができる。また、ＭＩＳＦＥＴのゲート電極下への
横方向侵入距離は斜めイオン打ち込みの角度で調整する
ことが可能であり、短チャネル特性に影響しない範囲で
ソース、ドレイン領域の接合容量を低減することができ
る。
みにより、ソース、ドレインの一部を構成する高濃度半
導体領域下の半導体基板のみでなく、ソース、ドレイン
の他の一部を構成する低濃度半導体領域下の半導体基板
に、実効的な不純物濃度が低いカウンタードープ層が形
成されて、ソース、ドレイン領域の接合容量を低減する
ことができる。また、ＭＩＳＦＥＴのゲート電極下への
横方向侵入距離は斜めイオン打ち込みの角度で調整する
ことが可能であり、短チャネル特性に影響しない範囲で
ソース、ドレイン領域の接合容量を低減することができ
る。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２０】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００２１】（実施の形態１）図１は、本発明の一実施
の形態であるｎチャネル型ＭＩＳＦＥＴＱ1 を示す半導
体基板の要部断面図である。
の形態であるｎチャネル型ＭＩＳＦＥＴＱ1 を示す半導
体基板の要部断面図である。
【００２２】ｎチャネル型ＭＩＳＦＥＴＱ1 は、ｐ型の
半導体基板１に形成された素子分離領域２に囲まれた活
性領域に形成され、この半導体基板１の表面には、相対
的に不純物濃度が低い一対のｎ型の低濃度半導体領域３
および相対的に不純物濃度が高い一対のｎ型の高濃度半
導体領域４によってソース、ドレインは構成されてい
る。
半導体基板１に形成された素子分離領域２に囲まれた活
性領域に形成され、この半導体基板１の表面には、相対
的に不純物濃度が低い一対のｎ型の低濃度半導体領域３
および相対的に不純物濃度が高い一対のｎ型の高濃度半
導体領域４によってソース、ドレインは構成されてい
る。
【００２３】一対の低濃度半導体領域３の間の半導体基
板１の表面には、図示はしないが、しきい値電圧制御層
が形成されている。このしきい値電圧制御層の上には酸
化シリコン膜でゲート絶縁膜５が構成され、さらに、そ
の上にはｎ型の多結晶シリコン膜でゲート電極６が構成
されている。このゲート電極６の側壁にはサイドウォー
ルスペーサ７が形成されている。
板１の表面には、図示はしないが、しきい値電圧制御層
が形成されている。このしきい値電圧制御層の上には酸
化シリコン膜でゲート絶縁膜５が構成され、さらに、そ
の上にはｎ型の多結晶シリコン膜でゲート電極６が構成
されている。このゲート電極６の側壁にはサイドウォー
ルスペーサ７が形成されている。
【００２４】一対の低濃度半導体領域３および一対の高
濃度半導体領域４の下には、一対のｐ型のカウンタード
ープ層８が、これらと接して形成されており、上記一対
のカウンタードープ層８の間の半導体基板１には、短チ
ャネル効果を抑制することのできる一対のポケット領域
９と、さらにこの一対のｐ型のポケット領域９との間に
ｐ型の埋め込み層１０とが形成されている。上記カウン
タードープ層８は半導体基板１にｎ型の不純物を導入す
ることで形成され、カウンタードープ層８の実効的な不
純物濃度（ｐ型不純物濃度−ｎ型不純物濃度）は、半導
体基板１、ポケット領域９および埋め込み層１０の不純
物濃度よりも相対的に低くなっている。
濃度半導体領域４の下には、一対のｐ型のカウンタード
ープ層８が、これらと接して形成されており、上記一対
のカウンタードープ層８の間の半導体基板１には、短チ
ャネル効果を抑制することのできる一対のポケット領域
９と、さらにこの一対のｐ型のポケット領域９との間に
ｐ型の埋め込み層１０とが形成されている。上記カウン
タードープ層８は半導体基板１にｎ型の不純物を導入す
ることで形成され、カウンタードープ層８の実効的な不
純物濃度（ｐ型不純物濃度−ｎ型不純物濃度）は、半導
体基板１、ポケット領域９および埋め込み層１０の不純
物濃度よりも相対的に低くなっている。
【００２５】さらに、ゲート電極６の上層には層間絶縁
膜１１が形成されている。この層間絶縁膜１１には、一
対の高濃度半導体領域４に達するコンタクトホール１２
が開孔している。なお、図示はしないが、上記層間絶縁
膜１１には、ゲート電極６に達するコンタクトホールが
開孔している。上記コンタクトホール１２に埋め込まれ
たプラグ１３を介在して、配線層１４が一対の高濃度半
導体領域４に接続されている。
膜１１が形成されている。この層間絶縁膜１１には、一
対の高濃度半導体領域４に達するコンタクトホール１２
が開孔している。なお、図示はしないが、上記層間絶縁
膜１１には、ゲート電極６に達するコンタクトホールが
開孔している。上記コンタクトホール１２に埋め込まれ
たプラグ１３を介在して、配線層１４が一対の高濃度半
導体領域４に接続されている。
【００２６】本発明の一実施の形態であるｎチャネル型
ＭＩＳＦＥＴＱ1 の製造方法を図２〜図６を用いて説明
する。
ＭＩＳＦＥＴＱ1 の製造方法を図２〜図６を用いて説明
する。
【００２７】まず、図２に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板１を用意する。次に、
半導体基板１に素子分離溝２ａを形成し、この素子分離
溝２ａに絶縁膜２ｂを埋め込むことによって素子分離領
域２を形成する。
結晶シリコンからなる半導体基板１を用意する。次に、
半導体基板１に素子分離溝２ａを形成し、この素子分離
溝２ａに絶縁膜２ｂを埋め込むことによって素子分離領
域２を形成する。
【００２８】次に、図３に示すように、半導体基板１に
ｐ型の埋め込み層１０を形成した後、半導体基板１に熱
酸化処理を施して、半導体基板１の表面にゲート絶縁膜
５を形成し、次いで半導体基板１上に化学的気相成長
（Chemical Vapor Deposition；ＣＶＤ）法でリン
（Ｐ）を添加した多結晶シリコン膜（図示せず）を堆積
する。その後、この多結晶シリコン膜をレジストパター
ンをマスクとしてエッチングし、多結晶シリコン膜から
構成されるゲート電極６を形成する。
ｐ型の埋め込み層１０を形成した後、半導体基板１に熱
酸化処理を施して、半導体基板１の表面にゲート絶縁膜
５を形成し、次いで半導体基板１上に化学的気相成長
（Chemical Vapor Deposition；ＣＶＤ）法でリン
（Ｐ）を添加した多結晶シリコン膜（図示せず）を堆積
する。その後、この多結晶シリコン膜をレジストパター
ンをマスクとしてエッチングし、多結晶シリコン膜から
構成されるゲート電極６を形成する。
【００２９】次に、図４（ａ）に示すように、ゲート電
極６をマスクとして半導体基板１にｎ型不純物１５、例
えば砒素（Ａｓ）をイオン打ち込みで注入して、低濃度
半導体領域３を形成し、続いて同図（ｂ）、（ｃ）に示
すように、ｐ型不純物１６、例えばボロン（Ｂ）をイオ
ン打ち込みで注入して、ポケット領域９を形成する。上
記ｎ型不純物１５は、半導体基板１の法線方向とほぼ同
一角度からイオン打ち込みされるが、上記ｐ型不純物１
６は、半導体基板１の法線方向に対して約２５度の角度
（チルト角度；θ1 ）で、かつゲート電極６の延在方向
に対して約４５度の角度（ツイスト角；θ2 ）で４方向
から注入される。
極６をマスクとして半導体基板１にｎ型不純物１５、例
えば砒素（Ａｓ）をイオン打ち込みで注入して、低濃度
半導体領域３を形成し、続いて同図（ｂ）、（ｃ）に示
すように、ｐ型不純物１６、例えばボロン（Ｂ）をイオ
ン打ち込みで注入して、ポケット領域９を形成する。上
記ｎ型不純物１５は、半導体基板１の法線方向とほぼ同
一角度からイオン打ち込みされるが、上記ｐ型不純物１
６は、半導体基板１の法線方向に対して約２５度の角度
（チルト角度；θ1 ）で、かつゲート電極６の延在方向
に対して約４５度の角度（ツイスト角；θ2 ）で４方向
から注入される。
【００３０】次に、図５に示すように、半導体基板１上
に絶縁膜を堆積した後、この絶縁膜をＲＩＥ（Reactive
Ion Etching）法で異方性エッチングして、ゲート電極
６の側壁にサイドウォールスペーサ７を形成する。
に絶縁膜を堆積した後、この絶縁膜をＲＩＥ（Reactive
Ion Etching）法で異方性エッチングして、ゲート電極
６の側壁にサイドウォールスペーサ７を形成する。
【００３１】この後、図６（ａ）に示すように、ゲート
電極６およびサイドウォールスペーサ７をマスクとして
半導体基板１にｎ型不純物１７、例えばＡｓをイオン打
ち込みで注入し、高濃度半導体領域４を形成する。上記
ｎ型不純物１７は、半導体基板１の法線方向とほぼ同一
角度からイオン打ち込みされる。
電極６およびサイドウォールスペーサ７をマスクとして
半導体基板１にｎ型不純物１７、例えばＡｓをイオン打
ち込みで注入し、高濃度半導体領域４を形成する。上記
ｎ型不純物１７は、半導体基板１の法線方向とほぼ同一
角度からイオン打ち込みされる。
【００３２】続いて、同図（ｂ）、（ｃ）に示すよう
に、ゲート電極６およびサイドウォールスペーサ７をマ
スクとして半導体基板１にｎ型不純物１８、例えばＰを
半導体基板１の法線方向とほぼ同一角度からのイオン打
ち込みで注入し、さらにｎ型不純物１９、例えばＰをチ
ルド角θ1 が約２５度で、かつツイスト角θ2 が約４５
度の４方向からの斜めイオン打ち込みで注入することに
より、低濃度半導体領域３および高濃度半導体領域４の
下の領域に、実効的なｐ型不純物領域が低減されたカウ
ンタードープ層８を形成する。ここで、上記ｎ型不純物
１８の不純物濃度が高濃度半導体領域４に接する前記埋
め込み層１０の不純物濃度とほぼ同じとなるように、ｎ
型不純物１８のドーズ量は設定される。また、上記ｎ型
不純物１９は、例えばエネルギー４５ｋｅＶ、ドーズ量
５×１０12ｃｍ-2の条件でイオン打ち込みされる。
に、ゲート電極６およびサイドウォールスペーサ７をマ
スクとして半導体基板１にｎ型不純物１８、例えばＰを
半導体基板１の法線方向とほぼ同一角度からのイオン打
ち込みで注入し、さらにｎ型不純物１９、例えばＰをチ
ルド角θ1 が約２５度で、かつツイスト角θ2 が約４５
度の４方向からの斜めイオン打ち込みで注入することに
より、低濃度半導体領域３および高濃度半導体領域４の
下の領域に、実効的なｐ型不純物領域が低減されたカウ
ンタードープ層８を形成する。ここで、上記ｎ型不純物
１８の不純物濃度が高濃度半導体領域４に接する前記埋
め込み層１０の不純物濃度とほぼ同じとなるように、ｎ
型不純物１８のドーズ量は設定される。また、上記ｎ型
不純物１９は、例えばエネルギー４５ｋｅＶ、ドーズ量
５×１０12ｃｍ-2の条件でイオン打ち込みされる。
【００３３】斜め打ち込みによって注入された上記ｎ型
不純物１９によって、このカウンタードープ層８は高濃
度半導体領域４下のみでなく低濃度半導体領域３下に
も、これらと接して形成される。従って、高濃度半導体
領域４と半導体基板１との接合容量を低減するだけでな
く、低濃度半導体領域３とポケット領域９との接触面積
を低減できて、低濃度半導体領域３とポケット領域９と
の接合容量を低減することができる。なお、上記ｎ型不
純物１９の斜め打ち込みは必ずしも４回行う必要はな
く、低濃度半導体領域３の下部に接してカウンタードー
プ層８が形成できれば、上記ｎ型不純物１９は２方向か
らの打ち込みでもよい。
不純物１９によって、このカウンタードープ層８は高濃
度半導体領域４下のみでなく低濃度半導体領域３下に
も、これらと接して形成される。従って、高濃度半導体
領域４と半導体基板１との接合容量を低減するだけでな
く、低濃度半導体領域３とポケット領域９との接触面積
を低減できて、低濃度半導体領域３とポケット領域９と
の接合容量を低減することができる。なお、上記ｎ型不
純物１９の斜め打ち込みは必ずしも４回行う必要はな
く、低濃度半導体領域３の下部に接してカウンタードー
プ層８が形成できれば、上記ｎ型不純物１９は２方向か
らの打ち込みでもよい。
【００３４】次に、半導体基板１上に層間絶縁膜１１を
堆積し、この層間絶縁膜１１をレジストパターンをマス
クとしてエッチングし、コンタクトホール１２を開孔す
る。次いで、層間絶縁膜１１の上層に金属膜を堆積し、
例えば化学的機械研磨（Chemical Mechanical Polishin
g ；ＣＭＰ）法で金属膜の表面を平坦化することによっ
てコンタクトホール１２の内部に金属膜を埋め込みプラ
グ１３を形成した後、層間絶縁膜１１の上層に堆積した
金属膜をエッチングして配線層１４を形成することによ
り、前記図１に示したｎチャネル型ＭＩＳＦＥＴＱ1 が
ほぼ完成する。
堆積し、この層間絶縁膜１１をレジストパターンをマス
クとしてエッチングし、コンタクトホール１２を開孔す
る。次いで、層間絶縁膜１１の上層に金属膜を堆積し、
例えば化学的機械研磨（Chemical Mechanical Polishin
g ；ＣＭＰ）法で金属膜の表面を平坦化することによっ
てコンタクトホール１２の内部に金属膜を埋め込みプラ
グ１３を形成した後、層間絶縁膜１１の上層に堆積した
金属膜をエッチングして配線層１４を形成することによ
り、前記図１に示したｎチャネル型ＭＩＳＦＥＴＱ1 が
ほぼ完成する。
【００３５】このように、本実施の形態１によれば、斜
めイオン打ち込みにより、低濃度半導体領域３の下に実
効的な不純物濃度が低いｐ型のカウンタードープ層８が
形成されるので、低濃度半導体領域３の接合容量を低減
することができる。また、サイドウォールスペーサ７の
スペーサ端からのチャネル方向への横方向侵入距離は斜
めイオン打ち込みの角度で調整することが可能であり、
短チャネル特性に影響しない範囲で低濃度半導体領域３
と半導体基板１との間の接合容量を低減することができ
る。
めイオン打ち込みにより、低濃度半導体領域３の下に実
効的な不純物濃度が低いｐ型のカウンタードープ層８が
形成されるので、低濃度半導体領域３の接合容量を低減
することができる。また、サイドウォールスペーサ７の
スペーサ端からのチャネル方向への横方向侵入距離は斜
めイオン打ち込みの角度で調整することが可能であり、
短チャネル特性に影響しない範囲で低濃度半導体領域３
と半導体基板１との間の接合容量を低減することができ
る。
【００３６】（実施の形態２）図７は、本発明の他の実
施の形態であるｎチャネル型ＭＩＳＦＥＴＱ2 を示す半
導体基板の要部断面図である。
施の形態であるｎチャネル型ＭＩＳＦＥＴＱ2 を示す半
導体基板の要部断面図である。
【００３７】本実施の形態２のｎチャネル型ＭＩＳＦＥ
ＴＱ2 は、前記実施の形態１のｎチャネル型ＭＩＳＦＥ
ＴＱ1 において、ｐ型の埋め込み層１０が設けられてい
ない構造である。
ＴＱ2 は、前記実施の形態１のｎチャネル型ＭＩＳＦＥ
ＴＱ1 において、ｐ型の埋め込み層１０が設けられてい
ない構造である。
【００３８】前記実施の形態１に記載したと同様に、一
対のｎ型の低濃度半導体領域３および一対のｎ型の高濃
度半導体領域４の下には、一対のｐ型のカウンタードー
プ層８が、これらと接して形成されており、斜めイオン
打ち込みによるカウンタードープ層８の形成によって低
濃度半導体領域３の接合容量を低減することができる。
対のｎ型の低濃度半導体領域３および一対のｎ型の高濃
度半導体領域４の下には、一対のｐ型のカウンタードー
プ層８が、これらと接して形成されており、斜めイオン
打ち込みによるカウンタードープ層８の形成によって低
濃度半導体領域３の接合容量を低減することができる。
【００３９】前記実施の形態１の製造方法では、埋め込
み層１０の実効的な不純物濃度を低減するために半導体
基板１へｐ型不純物１８がイオン打ち込みされたが、本
実施の形態２では、埋め込み層１０を設けていないの
で、上記ｐ型不純物１８のイオン打ち込みは行わなくて
もよい。
み層１０の実効的な不純物濃度を低減するために半導体
基板１へｐ型不純物１８がイオン打ち込みされたが、本
実施の形態２では、埋め込み層１０を設けていないの
で、上記ｐ型不純物１８のイオン打ち込みは行わなくて
もよい。
【００４０】（実施の形態３）図８は、本発明の他の実
施の形態であるｎチャネル型ＭＩＳＦＥＴＱ3 を示す半
導体基板の要部断面図である。
施の形態であるｎチャネル型ＭＩＳＦＥＴＱ3 を示す半
導体基板の要部断面図である。
【００４１】本実施の形態３のｎチャネル型ＭＩＳＦＥ
ＴＱ3 は、前記実施の形態１のｎチャネルＭＩＳＦＥＴ
Ｑ1 において、ｐ型のポケット領域９が設けられていな
い構造である。
ＴＱ3 は、前記実施の形態１のｎチャネルＭＩＳＦＥＴ
Ｑ1 において、ｐ型のポケット領域９が設けられていな
い構造である。
【００４２】前記実施の形態１に記載したと同様に、一
対のｎ型の低濃度半導体領域３および一対のｎ型の高濃
度半導体領域４の下には、一対のｐ型のカウンタードー
プ層８が、これらと接して形成されており、斜めイオン
打ち込みによるカウンタードープ層８の形成によって低
濃度半導体領域３の接合容量を低減することができる。
対のｎ型の低濃度半導体領域３および一対のｎ型の高濃
度半導体領域４の下には、一対のｐ型のカウンタードー
プ層８が、これらと接して形成されており、斜めイオン
打ち込みによるカウンタードープ層８の形成によって低
濃度半導体領域３の接合容量を低減することができる。
【００４３】前記実施の形態１の製造方法では、埋め込
み層１０の実効的な不純物濃度を低減するために半導体
基板１へｐ型不純物１８がイオン打ち込みされたが、ｐ
型不純物１９の斜めイオン打ち込みのみで、高濃度半導
体領域４の接合容量を小さくできる場合は、上記ｐ型不
純物１８のイオン打ち込みは行わなくてもよい。
み層１０の実効的な不純物濃度を低減するために半導体
基板１へｐ型不純物１８がイオン打ち込みされたが、ｐ
型不純物１９の斜めイオン打ち込みのみで、高濃度半導
体領域４の接合容量を小さくできる場合は、上記ｐ型不
純物１８のイオン打ち込みは行わなくてもよい。
【００４４】（実施の形態４）図９は、本発明の他の実
施の形態であるｎチャネル型ＭＩＳＦＥＴＱ4 の製造方
法を示す半導体基板の要部断面図である。
施の形態であるｎチャネル型ＭＩＳＦＥＴＱ4 の製造方
法を示す半導体基板の要部断面図である。
【００４５】前記実施の形態１に記載したと同様に、一
対のｎ型の低濃度半導体領域３および一対のｎ型の高濃
度半導体領域４の下には、一対のｐ型のカウンタードー
プ層８が、これらと接して形成されているが、図９
（ａ）に示すチルト角θ1aの斜めイオン打ち込みによる
ｎ型不純物１９ａと、図９（ｂ）に示すチルト角θ1bの
斜めイオン打ち込みによるｎ型不純物１９ｂの２回のｎ
型不純物の導入によってカウンタードープ層８を形成し
ている。
対のｎ型の低濃度半導体領域３および一対のｎ型の高濃
度半導体領域４の下には、一対のｐ型のカウンタードー
プ層８が、これらと接して形成されているが、図９
（ａ）に示すチルト角θ1aの斜めイオン打ち込みによる
ｎ型不純物１９ａと、図９（ｂ）に示すチルト角θ1bの
斜めイオン打ち込みによるｎ型不純物１９ｂの２回のｎ
型不純物の導入によってカウンタードープ層８を形成し
ている。
【００４６】このように、チルト角の異なる斜めイオン
打ち込みを複数回行うことにより、例えば複雑な不純物
濃度を有するいかなる半導体基板１においても、接合容
量を低減することのできる最適な不純物濃度を有するカ
ウンタードープ層８を形成することができる。
打ち込みを複数回行うことにより、例えば複雑な不純物
濃度を有するいかなる半導体基板１においても、接合容
量を低減することのできる最適な不純物濃度を有するカ
ウンタードープ層８を形成することができる。
【００４７】（実施の形態５）図１０は、本発明の他の
実施の形態であるＣＭＯＳ（Complementary Metal Oxid
e Semiconductor ）ＦＥＴＱ5 を示す半導体基板の要部
断面図である。図１０において、Ｑ5nはｎチャネル型Ｍ
ＩＳＦＥＴ、Ｑ5pはｐチャネル型ＭＩＳＦＥＴである。
実施の形態であるＣＭＯＳ（Complementary Metal Oxid
e Semiconductor ）ＦＥＴＱ5 を示す半導体基板の要部
断面図である。図１０において、Ｑ5nはｎチャネル型Ｍ
ＩＳＦＥＴ、Ｑ5pはｐチャネル型ＭＩＳＦＥＴである。
【００４８】ｎチャネル型ＭＩＳＦＥＴＱ5nは、前記実
施の形態１のｎチャネル型ＭＩＳＦＥＴＱ1 とほぼ同様
であるが、ｐ型の半導体基板１に形成されたｐ型ウエル
２０に形成されている。
施の形態１のｎチャネル型ＭＩＳＦＥＴＱ1 とほぼ同様
であるが、ｐ型の半導体基板１に形成されたｐ型ウエル
２０に形成されている。
【００４９】一方、ｐチャネル型ＭＩＳＦＥＴＱ5pは、
半導体基板１に形成された素子分離領域２に囲まれた活
性領域に形成され、活性領域にはｎ型ウエル２１が形成
されている。このｎ型ウエル２１の表面には、相対的に
不純物濃度の低い一対のｐ型の低濃度半導体領域２２お
よび相対的に不純物濃度の高い一対のｐ型の高濃度半導
体領域２３によってソース、ドレインは構成されてい
る。
半導体基板１に形成された素子分離領域２に囲まれた活
性領域に形成され、活性領域にはｎ型ウエル２１が形成
されている。このｎ型ウエル２１の表面には、相対的に
不純物濃度の低い一対のｐ型の低濃度半導体領域２２お
よび相対的に不純物濃度の高い一対のｐ型の高濃度半導
体領域２３によってソース、ドレインは構成されてい
る。
【００５０】一対の低濃度半導体領域２２の間のｎ型ウ
エル２１の表面には、図示はしないが、しきい値電圧制
御層が形成されている。このしきい値電圧制御層の上に
は酸化シリコン膜でゲート絶縁膜５が構成され、さら
に、その上にはｎ型の多結晶シリコン膜でゲート電極６
が構成されている。このゲート電極６の側壁にはサイド
ウォールスペーサ７が形成されている。
エル２１の表面には、図示はしないが、しきい値電圧制
御層が形成されている。このしきい値電圧制御層の上に
は酸化シリコン膜でゲート絶縁膜５が構成され、さら
に、その上にはｎ型の多結晶シリコン膜でゲート電極６
が構成されている。このゲート電極６の側壁にはサイド
ウォールスペーサ７が形成されている。
【００５１】一対の低濃度半導体領域２２および一対の
高濃度半導体領域２３の下には、一対のｎ型のカウンタ
ードープ層２４が、これらと接して形成されており、上
記一対のカウンタードープ層２４の間のｎ型ウエル２１
には、短チャネル効果を抑制することのできる一対のｎ
型のポケット領域２５と、さらにこの一対のポケット領
域２５との間にｎ型の埋め込み層２６とが形成されてい
る。上記カウンタードープ層２４はｎ型ウエル２１にｐ
型の不純物を導入することで形成され、カウンタードー
プ層２４の実効的な不純物濃度はｎ型ウエル２１、ポケ
ット領域２５または埋め込み層２６の不純物濃度よりも
相対的に低くなっている。
高濃度半導体領域２３の下には、一対のｎ型のカウンタ
ードープ層２４が、これらと接して形成されており、上
記一対のカウンタードープ層２４の間のｎ型ウエル２１
には、短チャネル効果を抑制することのできる一対のｎ
型のポケット領域２５と、さらにこの一対のポケット領
域２５との間にｎ型の埋め込み層２６とが形成されてい
る。上記カウンタードープ層２４はｎ型ウエル２１にｐ
型の不純物を導入することで形成され、カウンタードー
プ層２４の実効的な不純物濃度はｎ型ウエル２１、ポケ
ット領域２５または埋め込み層２６の不純物濃度よりも
相対的に低くなっている。
【００５２】本発明の一実施の形態であるＣＭＯＳＦＥ
ＴＱ5 の製造方法を図１１〜図１３を用いて説明する。
ＴＱ5 の製造方法を図１１〜図１３を用いて説明する。
【００５３】まず、図１１に示すように、例えばｐ型の
単結晶シリコンからなる半導体基板１を用意する。次
に、半導体基板１に素子分離溝２ａを形成し、この素子
分離溝２ａに絶縁膜２ｂを埋め込むことによって素子分
離領域２を形成する。次いで、半導体基板１のｎチャネ
ル型ＭＩＳＦＥＴＱ5nを形成する領域にｐ型ウエル２０
を形成するためのＢをイオン打ち込みで注入し、ｐチャ
ネル型ＭＩＳＦＥＴＱ5pを形成する領域にｎ型ウエル２
１を形成するためのＰをイオン打ち込みで注入する。
単結晶シリコンからなる半導体基板１を用意する。次
に、半導体基板１に素子分離溝２ａを形成し、この素子
分離溝２ａに絶縁膜２ｂを埋め込むことによって素子分
離領域２を形成する。次いで、半導体基板１のｎチャネ
ル型ＭＩＳＦＥＴＱ5nを形成する領域にｐ型ウエル２０
を形成するためのＢをイオン打ち込みで注入し、ｐチャ
ネル型ＭＩＳＦＥＴＱ5pを形成する領域にｎ型ウエル２
１を形成するためのＰをイオン打ち込みで注入する。
【００５４】次に、ｐ型ウエル２０にｎチャネル型ＭＩ
ＳＦＥＴＱ5nの短チャネル効果を抑制するためのｐ型の
埋め込み層１０を形成し、ｎ型ウエル２１にｐチャネル
型ＭＩＳＦＥＴＱ5pの短チャネル効果を抑制するための
ｎ型の埋め込み層２６を形成する。この後、半導体基板
１に熱酸化処理を施して、半導体基板１の表面にゲート
絶縁膜５を形成する。
ＳＦＥＴＱ5nの短チャネル効果を抑制するためのｐ型の
埋め込み層１０を形成し、ｎ型ウエル２１にｐチャネル
型ＭＩＳＦＥＴＱ5pの短チャネル効果を抑制するための
ｎ型の埋め込み層２６を形成する。この後、半導体基板
１に熱酸化処理を施して、半導体基板１の表面にゲート
絶縁膜５を形成する。
【００５５】次いで、半導体基板１上にＣＶＤ法でＰを
添加した多結晶シリコン膜（図示せず）を堆積した後、
この多結晶シリコン膜をレジストパターンをマスクとし
てエッチングし、多結晶シリコン膜から構成されるゲー
ト電極６を形成する。
添加した多結晶シリコン膜（図示せず）を堆積した後、
この多結晶シリコン膜をレジストパターンをマスクとし
てエッチングし、多結晶シリコン膜から構成されるゲー
ト電極６を形成する。
【００５６】次に、図１２（ａ）に示すように、ｎ型ウ
エル２１上をレジスト膜２７で覆った後、ゲート電極６
をマスクとしてｐ型ウエル２０にｎ型不純物１５、例え
ばＡｓをイオン打ち込みで注入して、低濃度半導体領域
３を形成し、続いてｐ型不純物１６、例えばＢをイオン
打ち込みで注入して、ポケット領域９を形成する。上記
ｎ型不純物１５は、半導体基板１の法線方向とほぼ同一
角度からイオン打ち込みされるが、上記ｐ型不純物１６
は、例えばチルト角約２５度で、かつツイスト角約４５
度で４方向から注入される。
エル２１上をレジスト膜２７で覆った後、ゲート電極６
をマスクとしてｐ型ウエル２０にｎ型不純物１５、例え
ばＡｓをイオン打ち込みで注入して、低濃度半導体領域
３を形成し、続いてｐ型不純物１６、例えばＢをイオン
打ち込みで注入して、ポケット領域９を形成する。上記
ｎ型不純物１５は、半導体基板１の法線方向とほぼ同一
角度からイオン打ち込みされるが、上記ｐ型不純物１６
は、例えばチルト角約２５度で、かつツイスト角約４５
度で４方向から注入される。
【００５７】次に、図１２（ｂ）に示すように、ｐ型ウ
エル２０上をレジスト膜２８で覆った後、ゲート電極６
をマスクとしてｎ型ウエル２１にｐ型不純物２９、例え
ばフッ化ボロン（ＢＦ2 ）をイオン打ち込みで注入し
て、低濃度半導体領域２２を形成し、続いてｎ型不純物
３０、例えばＰをイオン打ち込みで注入して、ポケット
領域２５を形成する。上記ｐ型不純物２９は、半導体基
板１の法線方向とほぼ同一角度からイオン打ち込みされ
るが、上記ｎ型不純物３０は、例えばチルト角約２５度
で、かつツイスト角約４５度で４方向から注入される。
エル２０上をレジスト膜２８で覆った後、ゲート電極６
をマスクとしてｎ型ウエル２１にｐ型不純物２９、例え
ばフッ化ボロン（ＢＦ2 ）をイオン打ち込みで注入し
て、低濃度半導体領域２２を形成し、続いてｎ型不純物
３０、例えばＰをイオン打ち込みで注入して、ポケット
領域２５を形成する。上記ｐ型不純物２９は、半導体基
板１の法線方向とほぼ同一角度からイオン打ち込みされ
るが、上記ｎ型不純物３０は、例えばチルト角約２５度
で、かつツイスト角約４５度で４方向から注入される。
【００５８】次に、図１３（ａ）に示すように、ゲート
電極６の側壁にサイドウォールスペーサ７を形成した
後、ｎ型ウエル２１上をレジスト膜３１で覆い、次いで
ゲート電極６およびサイドウォールスペーサ７をマスク
としてｐ型ウエル２０にｎ型不純物１７、例えばＡｓを
イオン打ち込みで注入し、高濃度半導体領域４を形成す
る。上記ｎ型不純物１７は、半導体基板１の法線方向と
ほぼ同一角度からイオン打ち込みされる。
電極６の側壁にサイドウォールスペーサ７を形成した
後、ｎ型ウエル２１上をレジスト膜３１で覆い、次いで
ゲート電極６およびサイドウォールスペーサ７をマスク
としてｐ型ウエル２０にｎ型不純物１７、例えばＡｓを
イオン打ち込みで注入し、高濃度半導体領域４を形成す
る。上記ｎ型不純物１７は、半導体基板１の法線方向と
ほぼ同一角度からイオン打ち込みされる。
【００５９】続いて、ゲート電極６およびサイドウォー
ルスペーサ７をマスクとしてｐ型ウエル２０にｎ型不純
物１９、例えばＰをチルド角が約２５度で、かつツイス
ト角が約４５度の４方向からの斜めイオン打ち込みで注
入してカウンタードープ層８を形成する。
ルスペーサ７をマスクとしてｐ型ウエル２０にｎ型不純
物１９、例えばＰをチルド角が約２５度で、かつツイス
ト角が約４５度の４方向からの斜めイオン打ち込みで注
入してカウンタードープ層８を形成する。
【００６０】斜め打ち込みによって注入された上記ｎ型
不純物１９によって、このカウンタードープ層８は低濃
度半導体領域３の下にも、これと接して形成されるの
で、低濃度半導体領域３の接合容量を低減することがで
きる。
不純物１９によって、このカウンタードープ層８は低濃
度半導体領域３の下にも、これと接して形成されるの
で、低濃度半導体領域３の接合容量を低減することがで
きる。
【００６１】次に、同図（ｂ）に示すように、ｐ型ウエ
ル２０をレジスト膜３２で覆った後、ゲート電極６およ
びサイドウォールスペーサ７をマスクとしてｎ型ウエル
２１にｐ型不純物３３、例えばＢＦ2 をイオン打ち込み
で注入し、高濃度半導体領域２３を形成する。上記ｐ型
不純物３３は、半導体基板１の法線方向とほぼ同一角度
からイオン打ち込みされる。
ル２０をレジスト膜３２で覆った後、ゲート電極６およ
びサイドウォールスペーサ７をマスクとしてｎ型ウエル
２１にｐ型不純物３３、例えばＢＦ2 をイオン打ち込み
で注入し、高濃度半導体領域２３を形成する。上記ｐ型
不純物３３は、半導体基板１の法線方向とほぼ同一角度
からイオン打ち込みされる。
【００６２】続いて、ゲート電極６およびサイドウォー
ルスペーサ７をマスクとしてｎ型ウエル２１にｐ型不純
物３４、例えばＢをチルド角が約２５度で、かつツイス
ト角が約４５度の４方向からの斜めイオン打ち込みで注
入してカウンタードープ層２４を形成する。
ルスペーサ７をマスクとしてｎ型ウエル２１にｐ型不純
物３４、例えばＢをチルド角が約２５度で、かつツイス
ト角が約４５度の４方向からの斜めイオン打ち込みで注
入してカウンタードープ層２４を形成する。
【００６３】斜め打ち込みによって注入された上記ｐ型
不純物３４によって、このカウンタードープ層２４は低
濃度半導体領域２２の下にも、これと接して形成される
ので、低濃度半導体領域２２の接合容量を低減すること
ができる。
不純物３４によって、このカウンタードープ層２４は低
濃度半導体領域２２の下にも、これと接して形成される
ので、低濃度半導体領域２２の接合容量を低減すること
ができる。
【００６４】このように、本実施の形態５によれば、斜
めイオン打ち込みにより、ｎチャネル型ＭＩＳＦＥＴＱ
5nのソース、ドレインの一部を構成する低濃度半導体領
域３の下、およびｐチャネル型ＭＩＳＦＥＴＱ5pのソー
ス、ドレインの一部を構成する低濃度半導体領域２２の
下に、実効的な不純物濃度が低いｐ型のカウンタードー
プ層８およびｎ型のカウンタードープ層２４がそれぞれ
形成されて、接合容量を低減することができる。
めイオン打ち込みにより、ｎチャネル型ＭＩＳＦＥＴＱ
5nのソース、ドレインの一部を構成する低濃度半導体領
域３の下、およびｐチャネル型ＭＩＳＦＥＴＱ5pのソー
ス、ドレインの一部を構成する低濃度半導体領域２２の
下に、実効的な不純物濃度が低いｐ型のカウンタードー
プ層８およびｎ型のカウンタードープ層２４がそれぞれ
形成されて、接合容量を低減することができる。
【００６５】（実施の形態６）図１４は、本発明の他の
実施の形態であるｎチャネル型ＭＩＳＦＥＴＱ6 を示す
半導体基板の要部断面図である。
実施の形態であるｎチャネル型ＭＩＳＦＥＴＱ6 を示す
半導体基板の要部断面図である。
【００６６】ｎチャネル型ＭＩＳＦＥＴＱ6 は、ＳＯＩ
（Silicon On Insulator）基板上に、前記実施の形態２
に記載したｎチャネル型ＭＩＳＦＥＴＱ2 と同様のＭＩ
ＳＦＥＴを形成したものである。
（Silicon On Insulator）基板上に、前記実施の形態２
に記載したｎチャネル型ＭＩＳＦＥＴＱ2 と同様のＭＩ
ＳＦＥＴを形成したものである。
【００６７】ＳＯＩ基板は、支持基板３５に埋め込み絶
縁膜３６を介して薄膜シリコン層３７が形成されてお
り、ｎチャネル型ＭＩＳＦＥＴＱ6 は上記薄膜シリコン
層３７に形成されている。ＳＯＩ基板上に設けられたｎ
チャネル型ＭＩＳＦＥＴＱ6 は、高濃度半導体領域４ぼ
空乏層の伸びが埋め込み絶縁膜３６によって制限される
ため、高濃度半導体領域４の接合容量は小さく抑えるこ
とができる。さらに、本実施の形態６を適用すること
で、斜めイオン打ち込みにより、低濃度半導体領域３の
下に実効的な不純物濃度が低いｐ型のカウンタードープ
層８が形成されるので、低濃度半導体領域３の接合容量
を低減することができる。
縁膜３６を介して薄膜シリコン層３７が形成されてお
り、ｎチャネル型ＭＩＳＦＥＴＱ6 は上記薄膜シリコン
層３７に形成されている。ＳＯＩ基板上に設けられたｎ
チャネル型ＭＩＳＦＥＴＱ6 は、高濃度半導体領域４ぼ
空乏層の伸びが埋め込み絶縁膜３６によって制限される
ため、高濃度半導体領域４の接合容量は小さく抑えるこ
とができる。さらに、本実施の形態６を適用すること
で、斜めイオン打ち込みにより、低濃度半導体領域３の
下に実効的な不純物濃度が低いｐ型のカウンタードープ
層８が形成されるので、低濃度半導体領域３の接合容量
を低減することができる。
【００６８】（実施の形態７）図１５は、本発明の他の
実施の形態であるＣＭＯＳＦＥＴＱ7 を示す半導体基板
の要部断面図である。図１５において、Ｑ7nはｎチャネ
ル型ＭＩＳＦＥＴ、Ｑ7pはｐチャネル型ＭＩＳＦＥＴで
ある。
実施の形態であるＣＭＯＳＦＥＴＱ7 を示す半導体基板
の要部断面図である。図１５において、Ｑ7nはｎチャネ
ル型ＭＩＳＦＥＴ、Ｑ7pはｐチャネル型ＭＩＳＦＥＴで
ある。
【００６９】ＣＭＯＳＦＥＴＱ7 は、ＳＯＩ基板上に、
前記実施の形態５に記載したＣＭＯＳＦＥＴＱ5 と同様
のＣＭＯＳＦＥＴを形成したものであり、斜めイオン打
ち込みによるカウンタードープ層８の形成によって、ｎ
チャネル型ＭＩＳＦＥＴＱ7nのソース、ドレインの一部
を構成する低濃度半導体領域３の下、およびｐチャネル
型ＭＩＳＦＥＴＱ7pのソース、ドレインの一部を構成す
る低濃度半導体領域２２の下に、実効的な不純物濃度が
低いｐ型のカウンタードープ領域８およびｎ型のカウン
タードープ層２４がそれぞれ形成されて、接合容量を低
減することができる。なお、本実施の形態７では、薄膜
シリコン層３７に設けられるｐ型ウエル２０およびｎ型
ウエル２１のそれぞれの不純物濃度を高くすることが可
能であることから、ｐ型の埋め込み層１０およびｎ型の
埋め込み層２６は必ずしも設ける必要はない。
前記実施の形態５に記載したＣＭＯＳＦＥＴＱ5 と同様
のＣＭＯＳＦＥＴを形成したものであり、斜めイオン打
ち込みによるカウンタードープ層８の形成によって、ｎ
チャネル型ＭＩＳＦＥＴＱ7nのソース、ドレインの一部
を構成する低濃度半導体領域３の下、およびｐチャネル
型ＭＩＳＦＥＴＱ7pのソース、ドレインの一部を構成す
る低濃度半導体領域２２の下に、実効的な不純物濃度が
低いｐ型のカウンタードープ領域８およびｎ型のカウン
タードープ層２４がそれぞれ形成されて、接合容量を低
減することができる。なお、本実施の形態７では、薄膜
シリコン層３７に設けられるｐ型ウエル２０およびｎ型
ウエル２１のそれぞれの不純物濃度を高くすることが可
能であることから、ｐ型の埋め込み層１０およびｎ型の
埋め込み層２６は必ずしも設ける必要はない。
【００７０】（実施の形態８）図１６は、本発明の他の
実施の形態である高周波横型ＭＩＳＦＥＴＱ8 を示す半
導体基板の要部断面図であり、高周波横型ＭＩＳＦＥＴ
Ｑ8 は、例えば通信用の出力トランジスタに用いられ
る。
実施の形態である高周波横型ＭＩＳＦＥＴＱ8 を示す半
導体基板の要部断面図であり、高周波横型ＭＩＳＦＥＴ
Ｑ8 は、例えば通信用の出力トランジスタに用いられ
る。
【００７１】本実施の形態８の高周波横型ＭＩＳＦＥＴ
Ｑ8 は、ｐ型の高濃度埋め込み層３８が形成された半導
体基板１に、低濃度のｎ型のＬＤＤ層３９およびｎ型の
高濃度半導体領域４とからなるドレインと、ｎ型の高濃
度半導体領域４とからなるソースとを有しており、さら
に、ＬＤＤ層３９および高濃度半導体領域４の下方に、
前記実施の形態１に記載したと同様なｐ型のカウンター
ドープ層８が、これらと接して形成されている。
Ｑ8 は、ｐ型の高濃度埋め込み層３８が形成された半導
体基板１に、低濃度のｎ型のＬＤＤ層３９およびｎ型の
高濃度半導体領域４とからなるドレインと、ｎ型の高濃
度半導体領域４とからなるソースとを有しており、さら
に、ＬＤＤ層３９および高濃度半導体領域４の下方に、
前記実施の形態１に記載したと同様なｐ型のカウンター
ドープ層８が、これらと接して形成されている。
【００７２】従来技術では、レジストパターンをマスク
としたイオン打ち込みによって、ゲート電極６下のチャ
ネルからドレインの一部を構成する高濃度半導体領域４
にかけて高濃度埋め込み層は形成される。これに対し
て、本実施の形態８では、半導体基板１全面にイオン打
ち込みによって高濃度埋め込み層３８を形成した後に、
ＬＤＤ層３９および高濃度半導体領域４が形成され、さ
らにゲート電極６とサイドウォールスペーサ７とをマス
クとした斜めイオン打ち込みによりカウンタードープ層
８を形成するので、従来技術と比べてリソグラフィ工程
を減らすことができる。
としたイオン打ち込みによって、ゲート電極６下のチャ
ネルからドレインの一部を構成する高濃度半導体領域４
にかけて高濃度埋め込み層は形成される。これに対し
て、本実施の形態８では、半導体基板１全面にイオン打
ち込みによって高濃度埋め込み層３８を形成した後に、
ＬＤＤ層３９および高濃度半導体領域４が形成され、さ
らにゲート電極６とサイドウォールスペーサ７とをマス
クとした斜めイオン打ち込みによりカウンタードープ層
８を形成するので、従来技術と比べてリソグラフィ工程
を減らすことができる。
【００７３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００７４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００７５】本発明によれば、斜めイオン打ち込みによ
るカウンタードープ層の形成によって、短チャネル特性
に影響しない範囲で、ソース、ドレイン領域の接合容量
を低減することができるので、高速なデバイス動作を可
能とすることのできる。
るカウンタードープ層の形成によって、短チャネル特性
に影響しない範囲で、ソース、ドレイン領域の接合容量
を低減することができるので、高速なデバイス動作を可
能とすることのできる。
【図１】本発明の実施の形態１であるｎチャネル型ＭＩ
ＳＦＥＴを示す半導体基板の要部断面図である。
ＳＦＥＴを示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図３】本発明の実施の形態１であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図４】本発明の実施の形態１であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板であり、（ａ）お
よび（ｂ）は半導体基板の要部断面図、（ｃ）は半導体
基板の要部平面図である。
ＳＦＥＴの製造方法を示す半導体基板であり、（ａ）お
よび（ｂ）は半導体基板の要部断面図、（ｃ）は半導体
基板の要部平面図である。
【図５】本発明の実施の形態１であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図６】本発明の実施の形態１であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板であり、（ａ）お
よび（ｂ）は半導体基板の要部断面図、（ｃ）は半導体
基板の要部平面図である。
ＳＦＥＴの製造方法を示す半導体基板であり、（ａ）お
よび（ｂ）は半導体基板の要部断面図、（ｃ）は半導体
基板の要部平面図である。
【図７】本発明の実施の形態２であるｎチャネル型ＭＩ
ＳＦＥＴを示す半導体基板の要部断面図である。
ＳＦＥＴを示す半導体基板の要部断面図である。
【図８】本発明の実施の形態３であるｎチャネル型ＭＩ
ＳＦＥＴを示す半導体基板の要部断面図である。
ＳＦＥＴを示す半導体基板の要部断面図である。
【図９】本発明の実施の形態４であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図１０】本発明の実施の形態５であるＣＭＯＳＦＥＴ
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態５であるＣＭＯＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態５であるＣＭＯＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態５であるＣＭＯＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態６であるｎチャネル型Ｍ
ＩＳＦＥＴを示す半導体基板の要部断面図である。
ＩＳＦＥＴを示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態７であるＣＭＯＳＦＥＴ
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態８である高周波横型ＭＩ
ＳＦＥＴを示す半導体基板の要部断面図である。
ＳＦＥＴを示す半導体基板の要部断面図である。
１ 半導体基板 ２ 素子分離領域 ２ａ 素子分離溝 ２ｂ 絶縁膜 ３ 低濃度半導体領域 ４ 高濃度半導体領域 ５ ゲート絶縁膜 ６ ゲート電極 ７ サイドウォールスペーサ ８ カウンタードープ層 ９ ポケット領域 １０ 埋め込み層 １１ 層間絶縁膜 １２ コンタクトホール １３ プラグ １４ 配線層 １５ ｎ型不純物 １６ ｐ型不純物 １７ ｎ型不純物 １８ ｎ型不純物 １９ ｎ型不純物 １９ａ ｎ型不純物 １９ｂ ｎ型不純物 ２０ ｐ型ウエル ２１ ｎ型ウエル ２２ 低濃度半導体領域 ２３ 高濃度半導体領域 ２４ カウンタードープ層 ２５ ポケット領域 ２６ 埋め込み層 ２７ レジスト膜 ２８ レジスト膜 ２９ ｐ型不純物 ３０ ｎ型不純物 ３１ レジスト膜 ３２ レジスト膜 ３３ ｐ型不純物 ３４ ｐ型不純物 ３５ 支持基板 ３６ 埋め込み絶縁膜 ３７ 薄膜シリコン層 ３８ 高濃度埋め込み層 ３９ ＬＤＤ層 Ｑ1 ｎチャネル型ＭＩＳＦＥＴ Ｑ2 ｎチャネル型ＭＩＳＦＥＴ Ｑ3 ｎチャネル型ＭＩＳＦＥＴ Ｑ4 ｎチャネル型ＭＩＳＦＥＴ Ｑ5 ＣＭＯＳＦＥＴ Ｑ5n ｎチャネル型ＭＩＳＦＥＴ Ｑ5p ｐチャネル型ＭＩＳＦＥＴ Ｑ6 ｎチャネル型ＭＩＳＦＥＴ Ｑ7 ＣＭＯＳＦＥＴ Ｑ7n ｎチャネル型ＭＩＳＦＥＴ Ｑ7p ｐチャネル型ＭＩＳＦＥＴ Ｑ8 高周波横型ＭＩＳＦＥＴ θ1 チルト角 θ1a チルト角 θ1b チルト角 θ2 ツイスト角
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三谷 真一郎 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 柳沢 泰伸 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 斉藤 朋広 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F040 DA01 DA12 DB03 DC01 EC07 EF02 EF18 EK05 EM01 EM02 EM03 FA03 FA19 FB02 FB04 FC00 FC13 5F048 AA08 AC03 BA01 BA12 BA16 BC05 BC06 BE02 BE03 BG14 5F110 AA02 BB04 CC02 DD05 DD13 EE09 EE45 GG02 GG35 HJ01 HJ06 HJ13 HM15 NN62
Claims (10)
- 【請求項１】 半導体基板上に不純物濃度が相対的に低
い第１の半導体領域と不純物濃度が相対的に高い第２の
半導体領域とからなる一対の半導体領域によって構成さ
れたソース、ドレインを備えたＭＩＳトランジスタを有
する半導体集積回路装置であって、前記半導体基板と反
対の導電型の不純物を斜めイオン打ち込みで導入するこ
とにより、前記半導体基板と同一の導電型を示し、不純
物濃度が相対的に低いカウンタードープ層が前記第１の
半導体領域の下部に接して設けられていることを特徴と
する半導体集積回路装置。 - 【請求項２】 半導体基板上に一対の半導体領域によっ
て構成されたソース、ドレインを備えたＭＩＳトランジ
スタを有する半導体集積回路装置であって、前記半導体
基板と反対の導電型の不純物を斜めイオン打ち込みで導
入することにより、前記半導体基板と同一の導電型を示
し、不純物濃度が相対的に低いカウンタードープ層が前
記半導体領域の下部に接して設けられていることを特徴
とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、前記半導体基板は、支持基板上に埋め込
み絶縁膜を介して形成されたシリコン層であることを特
徴とする半導体集積回路装置。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置において、ソース、ドレインを構成する前記一
対の半導体領域の間に、ソース、ドレインを構成する前
記一対の半導体領域と反対の導電型の不純物を導入して
なる一対のポケット領域、ソース、ドレインを構成する
前記一対の半導体領域と反対の導電型の不純物を導入し
てなる埋め込み層、または前記ポケット領域および前記
埋め込み層の両者が形成されていることを特徴とする半
導体集積回路装置。 - 【請求項５】 半導体基板上に不純物濃度が相対的に低
い第１の半導体領域と不純物濃度が相対的に高い第２の
半導体領域とからなる一対の半導体領域によって構成さ
れたソース、ドレインを備えたＭＩＳトランジスタを形
成する半導体集積回路装置の製造方法であって、ゲート
電極の側壁にサイドウォールスペーサを形成した後、前
記半導体基板と反対の導電型の不純物を、前記半導体基
板の法線方向に対して第１の角度を有し、かつ少なくと
も２方向からイオン打ち込みで導入することにより、前
記半導体基板と同一の導電型を示し、不純物濃度が相対
的に低いカウンタードープ層を前記第１の半導体領域の
下部に接して形成する工程を有することを特徴とする半
導体集積回路装置の製造方法。 - 【請求項６】 半導体基板上に不純物濃度が相対的に低
い第１の半導体領域と不純物濃度が相対的に高い第２の
半導体領域とからなる一対の半導体領域によって構成さ
れたソース、ドレインを備えたＭＩＳトランジスタを形
成する半導体集積回路装置の製造方法であって、ゲート
電極の側壁にサイドウォールスペーサを形成した後、前
記半導体基板と反対の導電型の不純物を、前記半導体基
板の法線方向に対して第１の角度を有し、かつ少なくと
も２方向からイオン打ち込みで導入し、続いて前記半導
体基板と反対の導電型の不純物を、前記半導体基板の法
線方向に対して第２の角度を有し、かつ少なくとも２方
向からイオン打ち込みで導入することにより、前記半導
体基板と同一の導電型を示し、不純物濃度が相対的に低
いカウンタードープ層を前記第１の半導体領域の下部に
接して形成する工程を有することを特徴とする半導体集
積回路装置の製造方法。 - 【請求項７】 半導体基板上に不純物濃度が相対的に低
い第１の半導体領域と不純物濃度が相対的に高い第２の
半導体領域とからなる一対の半導体領域によって構成さ
れたソース、ドレインを備えたＭＩＳトランジスタを形
成する半導体集積回路装置の製造方法であって、ゲート
電極の側壁にサイドウォールスペーサを形成した後、前
記半導体基板と反対の導電型の不純物を、前記半導体基
板の法線方向とほぼ同じ角度でイオン打ち込みで導入
し、続いて前記半導体基板と反対の導電型の不純物を、
前記半導体基板の法線方向に対して第１の角度を有し、
かつ少なくとも２方向からイオン打ち込みで導入するこ
とにより、前記半導体基板と同一の導電型を示し、不純
物濃度が相対的に低いカウンタードープ層を前記第１の
半導体領域の下部に接して形成する工程を有することを
特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 半導体基板上に一対の半導体領域によっ
て構成されたソース、ドレインを備えたＭＩＳトランジ
スタを形成する半導体集積回路装置の製造方法であっ
て、ゲート電極の側壁にサイドウォールスペーサを形成
した後、前記半導体基板と反対の導電型の不純物を、前
記半導体基板の法線方向に対して第１の角度を有し、か
つ少なくとも２方向からイオン打ち込みで導入すること
により、前記半導体基板と同一の導電型を示し、不純物
濃度が相対的に低いカウンタードープ層を前記半導体領
域の下部に接して形成する工程を有することを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項９】 請求項５〜８のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記第１の角度
は、約２５度であることを特徴とする半導体集積回路装
置の製造方法。 - 【請求項１０】 請求項５〜８のいずれか１項に記載の
半導体集積回路装置の製造方法において、前記カウンタ
ードープ層を形成するために導入される不純物は、ＭＩ
Ｓトランジスタのゲート電極の延在方向に対して約４５
度の角度で４方向からイオン打ち込みされることを特徴
とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25398699A JP2001077361A (ja) | 1999-09-08 | 1999-09-08 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25398699A JP2001077361A (ja) | 1999-09-08 | 1999-09-08 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001077361A true JP2001077361A (ja) | 2001-03-23 |
Family
ID=17258692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25398699A Pending JP2001077361A (ja) | 1999-09-08 | 1999-09-08 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001077361A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007023979A1 (ja) * | 2005-08-22 | 2007-03-01 | Nec Corporation | Ｍｏｓｆｅｔおよび半導体装置の製造方法 |
| US7776659B2 (en) | 2008-12-01 | 2010-08-17 | Fujitsu Semiconductor Limited | Semiconductor device manufacturing method |
| CN103545218A (zh) * | 2012-07-17 | 2014-01-29 | 德克萨斯仪器股份有限公司 | 用于栅极边缘二极管泄漏电流减少的袋状反向掺杂 |
| CN113314417A (zh) * | 2020-02-26 | 2021-08-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
-
1999
- 1999-09-08 JP JP25398699A patent/JP2001077361A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007023979A1 (ja) * | 2005-08-22 | 2007-03-01 | Nec Corporation | Ｍｏｓｆｅｔおよび半導体装置の製造方法 |
| JPWO2007023979A1 (ja) * | 2005-08-22 | 2009-03-05 | 日本電気株式会社 | Ｍｏｓｆｅｔおよび半導体装置の製造方法 |
| US7964921B2 (en) | 2005-08-22 | 2011-06-21 | Renesas Electronics Corporation | MOSFET and production method of semiconductor device |
| US7776659B2 (en) | 2008-12-01 | 2010-08-17 | Fujitsu Semiconductor Limited | Semiconductor device manufacturing method |
| CN103545218A (zh) * | 2012-07-17 | 2014-01-29 | 德克萨斯仪器股份有限公司 | 用于栅极边缘二极管泄漏电流减少的袋状反向掺杂 |
| CN113314417A (zh) * | 2020-02-26 | 2021-08-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN113314417B (zh) * | 2020-02-26 | 2023-05-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
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