WO2007023979A1 - Ｍｏｓｆｅｔおよび半導体装置の製造方法 - Google Patents

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Abstract

寄生容量や接合リーク電流を増加させずに基板バイアス効果γを増大したＭＯＳＦＥＴを提供する。半導体基板１０１および絶縁膜１０３上に形成されたゲート電極１０４、ゲート電極１０４の側面を覆う側壁絶縁膜１０６および、側壁絶縁膜１０６と浅いトレンチ・アイソレーション１０２により自己整合的に囲まれたソース・ドレーン領域からなるＭＯＳＦＥＴにおいて、ウェルを形成する不純物と同型の第一導電型不純物の濃度がゲート電極１０４の下方向に、チャネル形成領域で低く、その後高くなり、再び低くなるプロファイルを有し、さらにソース・ドレーン領域では第一導電型不純物濃度が低く、ソース・ドレーン領域に挟まれたゲート電極１０４の下部では高く形成された高濃度第一導電型不純物領域１１０を持ってなるＭＯＳＦＥＴにより上記課題を解決する。

Description

MOS F E Tおよび半導体装置の製造方法 技術分野：
本発明は、 半導体装置、 特に MOSFETおよびその製造方法に関し、.特.に、 ゲート下方向の不純物プロフアイルぉよびその形成方法に関するものである。
明
背景技術：
田
大規模集積回路 （LS I) の高集積化^3動作の高速化などの種々の特性向上の ため、 その基本的な構成要素である電界効果型トランジスタ （MOSFET ; Me tal-Oxide Semiconductor Field Effect Transistor)の微細化が進められてきた。 この微細化は MO S FE T素子の動作を正常に保っため、 素子の三次元的な寸法 を同時に縮小するスケーリング則に依って行われている。
MOS FETのスケーリングにおける重要な要請として、 三次元的な実寸法の 微細化と共に、 FETのソースおょぴドレーンを結んだ横方向の電位差と、 ゲー ト電極から深さ方向に見た縦方向の電位差を同時に低減させ、 素子内部の電界強 度自体も一定に保つことが求められている。 このようなスケーリングを行うこと で電源電圧 (Vdd) の低減は、 MOSFETの動作電力の低減に効果的に働き、 L S Iの年々の高性能化を可能にしてきた。
—方で Vdd低減の影響として、動作時電流（Ion) を確保するために.閾値電圧 (V th) も低下させる必要が生じている。 このためチャネル長が 0. 1ミクロン以下 のデバイス世代では閾値電圧の低下が、 FETのオフ時におけるソース ' ドレー ン間を流れるリーク電流 （サブスレツショルドリーク電流： Isb) を顕著に増大さ せる原因となり、 結果として Vddを低下させることによる LS Iの低消費電力化 のメリツトが損なわれつつある。
このような背景からゲート電圧だけではなく基板バイァスを制御してリーク電 流を抑制する技術が検討されている （例えば、 T. Hiramotoなど Jpn. J. Appl. Phys. , Vol/40 (2001) 2854. (非特許文献 1 ) 参照）。本来ゲート電極で制御され るチャネルの表面電位を、 基板バイアスを印加して補助的に制御することで、 Is bを効果的に抑制できることが分かっている。
例えば P型 MO S F E Tの場合、 基板バイアスを正に印加することで、 チヤネ ルの表面電位を正の方向へ変調させることができる。 このためチヤネル部分に反 転状態を形成するのに必要なゲート電圧は、 より大きく負電位へ印加しなければ ならず、 結果として閾値電圧は高くなる。 N型 MO S F E Tの場合は電圧として 逆の関係が成り立つ。
しかしながら上述のように、 特に高い Ionが必要な MO S F E Tにおいては閾 値電圧を低下させるために、 チヤネル部分の注入量を減らさなければならない。' このため、 基板にゲート電極とは逆の電界を印加した場合、 チャネル下部に形成 される空乏層'幅が大きくなり、 MO S F E Tの微細化が進むにつれ前述の基板バ ィァスの効果 （以下 γと略称） が小さくなるという問題があった。
空乏層幅を小さくするためには、 ゥヱル中の不純物濃度を高める必要があるた め、 不純物のプロファイルが基板の深いほうへ高くなってくるレトログレード構 造が一般に考えられている。 ただしレトログレード構造では、 サブミクロン世代 の MO S F E Tにおいては、 必然的にソース · ドレーン (以下、 ソース · ドレー ンを S Dともいう。）の接合面で不純物濃度が高くなることや接合部に発生する結 晶欠陥のため、 接合容量や接合リーク電流が増加することが予想され M〇 S F E Τの動作上好ましくない。
また、 特開 2 0 0 1— 6 8 6 7 2 (特許文献 1 ) においては、 チャネル下部の 不純物濃度を変化させてデバイス特性を改善するために、 ゲート電極部のみを開 口してチヤネル部の直上から不純物を注入する方法が記載されている。
し力 しながら、 yを向上させるためにはチャネルの直下近傍に不純物の高い部 分を形成ししなければならず、 閾値電圧に影響を与えずに、 そのような急峻な逆 プロファイルを形成することは難しいという問題があった。 また、 イオン注入に 伴ってチャネル部に結晶欠陥を導入する恐れがあり、 F E Tの性能を劣化させる 懸念も生じていた。 また、 特開平 1 1— 233769 (特許文献 2) においてはゲート電極を形成 後に、 イオン注入時にチャネリングが発生するく 1 10>軸方向から注入するこ とにより、 チャネル形成領域の下方の深い部分にイオン注入する方法が示されて いる。 しかしながら、 イオン注入時にチャネリングを利用する場合、 注入方位が わずかにずれるだけで注入プロファイルが大きく変化するため、 製品として特性 の安定した MOS FETを提供できないことや、 注入を < 1 1Ό>方向に限定す ることから、 ウェハ上に集積されるトランジスタの方位によってそれぞれ個別に ィオン注入を行わなければならないといった、 製造上の大きな問題点があった。 発明の開示： . ' 発明が解決しょうとする課題
上述したよ'うに、 MOS FETの微細化と共に基板バイアス効果 （γ) は低下 する傾向にあり、 これを改善するためにはチャネル下部にゥヱルと同じ型の不純 物の濃度を高める必要があった。 しかしながら、 公知の方法では当該の高濃度不 純物領域が S D接合領域にオーバーラップし、 MO S F ΕΤの特性が劣化する懸 念があった。 また閾値電圧の調整が難しくなるなど、 開示された製造法では、 安 定したデバィス特性が得られないという問題があつた。 本 明の課題はこれらの 問題を解決し、 寄生容量や接合リーク電流を増加させずに Τ/を増大した MO S F ΕΤ、 およびその製造方法を提供することにある。
課題を解決するための手段
上記の問題を解決するため、 本発明の特徴は主としてチャネル部直下のみにゥ エルと同型の高濃度不純物領域を有する新規で有用な半導体装置（MO S F Ε Τ)、 およびその製造方法を提供することにある。
より具体的には、 本発明の M O S F Ε Τは S D 分をエッチングして溝を形成 し、 'ゲート部分に対して斜めにイオン注入をする工程を含んで形成される。 また 本発明で言うチャネル直下とは概ねゲート絶縁膜より 10 nm以上深い領域であ り、 Ha 1 o注入領域よりも深いプロファイルを持ち、 MOSFETのオン動作 時に強反転状態にならない領域のことを言う。 すなわち、 本発明の MO S F E Tは、 半導体基板、 前記半導体基板上に形成さ れた絶縁膜、 前記絶縁膜上に形成されたゲート電極、 前記ゲート電極の側面を覆 う側壁絶縁膜および、 前記側壁絶縁膜と浅いトレンチ 'アイソレーションにより 自己整合的に囲まれたソース領域およびドレーン領域からなる M O S F E Tにお いて、 ゥエルを形成する不純物と同型の第一導電型不純物の濃度が前記グート電 極の下方向に、 チャネル形成領域で低く、 その後高くなり、 再び低くなるプロフ アイルを有し、 さらに前記ソース領域および前記ドレーン領域では前記第一導電 型不純物濃度が低く、 前記ソース領域およびドレーン領域に挟まれた前記ゲート 電極の下部では高く形成'された高濃度不純物領域を持ってなることを特徴とする。 上記本発明の MO S F E Tにおいては、 前記ソース領域おょぴドレーン領域を 結ぶ横方向の線上で、 前記ソース領域および前記ドレーン領域では前記ゥエルと 同型の不純物'濃度が低く、 前記ソース領域おょぴドレーン領域に挟まれた前記ソ ース領域およびドレーン領域に隣接する両端では前記不純物濃度は高く、 中心部 で相対的に前記不純物濃度が低くなつて形成されていることが好ましい。
上記本発明の MO S F E Tにおいては、 前記ソース領域おょぴドレーン領域の 下方の前記第一導電型不純物の濃度が、 前記ゲート電極下部の前記高濃度不純物 領域の濃度よりも低いことが好ましい。
上記本発明の MO S F E Tにおいては、 前記ソース領域およびドレーン領域で は前記第一導電型不純物を含まないことが好ましい。
上記本発明の MO S F E Tにおいては、 実質的に前記ソース領域おょぴドレー ン領域の P N接合面に前記第一導電型不純物を含まないが好ましレ、。 ,
上記本発明の MO S F E Tにおいては、 前記ソース領域おょぴドレーン領域の 主たる構成元素が、 S i、 G e、 Cの少なくともいずれか 1つを含んでなるが好 ましい。
上記本発明の MO S F E Tにおいては、前記ソース領域おょぴドレーン領域が、 金属により埋設されたが好ましい。
上記本発明の MO S F E Tにおいては、前記ソース領域およびドレーン領域が、 チャネル領域の基板面よりも高い位置にまでせり上げられることが好ましい。 本発明の半導体装置の製造方法は、 半導体基板、 絶縁膜、 ゲート電極を順に有 し、 前記ゲート電極の側面を覆う側壁絶縁膜および浅いトレンチ ·アイソレーシ ョンにより自己整合的に囲まれたソ ス領域おょぴドレーン領域を有する半導体 装置の製造方法であって、 前記ゲート電極形成後に、 前記ソース領域およびドレ ーン領域をエッチングして窪ませる工程と、 前記ゲート電極下方の前記半導体基 板の領域にゥ ルを形成する不純物と同型の第一導電型不純物を斜めからイオン 注入を行う工程と、 を含むことを特徴とする。
■上記本発明の半導体装置の製造方法においては、 イオン注入の角度が前記半導 体基板の平面に対して、 '前記ゲート電極高さと最小の前記グート電極間隔の逆正 接から求まる角度よりも大きいことが好ましい。
上記本発明の半導体装置の製造方法においては、 前記ィオン注入において注入 する方位とゲ一ト電極の長手方向の方位が重ならないことが好ましい。
上記本発明の半導体装置の製造方法においては、 前記イオン注入の後に前記半 導体基板の結晶性回復のためのァニール処理をする工程を含むことが好ましい。 上記本発明の半導体装置の製造方法においては、 窪んだ前記ソース領域および ドレーン領域に選択的に S i、 G e、 Cの少なくともいずれか 1つを含んでなる 材料をェピタキシャル成長させることが好ましい。
上記本発明の半導体装置の製造方法においては、 前記ェピタキシャル成長にお いて、 前記ゥエルと反対の型の不純物を導入することが好ましい。
上記本発明の半導体装置の製造方法にぉレ、ては、 前記ェピタキシャル成長にお いて、 前記ゥヱルと同型の不純物を導入することが好ましい。 .
上記本発明の半導体装置の製造方法においては、 前記ゥエルと反対の型の不純 物はェピタキシャル成長の初期には導入しないかまたは少なくし、 その後前記ゥ エルと反対の型の不純物を多くしてェピタキシャル成長させることが好ましい。 上記本発明の半導体装置の製造方法においては、 前記ソース領域およびドレー ン領域を前記半導体基板表面よりも高い位置までせり上げることが好ましい。 上記本発明の半導体装置の製造方法においては、 前記ソース領域およびドレー ン領域を埋設した後、 前記側壁絶縁膜をエッチングにより除去し、 ハロー注入お よび E x t e n s i o n注入を行うことが好ましい。
上記本発明の半導体装置の製造方法においては、 前記ゲート側壁絶縁膜形成後 に、 前記ソース領域およびドレーン領域をエッチングして窪ませる工程を有する ことが好ましい。
発明の効果
本努明によれば、 基板をリセスして斜めよりイオン注入する'ことで、 ソース ' ドレーン領域とオーバラップさせずに、 チャネル部直下に高濃度不純物領域を形 成でき、 寄生容量や接合リーク電流を増加させずに γを増大した MO S F Ε Τを 形成することができる。 'また本発明で提供する斜め注入は、 従来のチャネル注入 や Ha 1 o注入とは別に調整可能なパラメータであるため、 その他のデバイス特 性を劣化させることが無い。 図面の簡単な説明： '
図 1 (a) は本発明の MO S FETにおいて斜め注入する前の形態を示す概略 図である。
図 1 (b) は本発明の提供する MO S FETにおいて斜め注入の形態を示す概 略図である。
図 2はイオン注入を行う際のウェハとの位置関係を示す概略図である。
図 3はィオン注入を行う際の MOSFETとの位置関係を示す断面および上面 から見た場合の、 概略図である。
図 4 (a) は P MO S FETの 2次元的なドナー分布を示すシミ レーシヨン 結果の概略図である。 （表 1条件 A)
図 4 (b) は PMOS FETの Y =— 0. 05 μ m断面でのひ素プロファイル を示すシミュレーション結果の概略図である。 （表 1条件 A) ' 図 4 (c) は PMOSFETの X=0. 2 μ m断面でのひ素プロファイルを示 すシミユレーション結果の概略図である。 （表 1条件 A)
図 5 (a) は PMOS FETの 2次元的なドナー分布を示すシミュレーション 結果の概略図である。 （表 1条件 B) 図 5 (b)'は PMOSFETの Y =—0. 05 / m断面でのひ素プロファイル を示すシミユレーション結果の概略図である。 （表 1条件 B)
図 5 (c) は PMOSFETの X 0. 2 m断面でのひ素プロファイルを示 すシミュレーション結果の概略図である。 （表 1条件 B)
図 6 (a) は P MO S F ETの 2次元的なドナー分布を示すシミュレーション 結果の概略図である。 （表 1条件 C)
図 6 (b) は PMOSFETの Y =—0. 05 m断面でのひ素プロファイル を示すシミュレーション結果の概略図である。 （表 1条件 C)
図 6 (c) は PMOSFETの X=0. 2 m断面でのひ素プロファイルを示 すシミュレーション結果の概略図である。 （表 1条件 C) . 図 7 (a) は PMO S FETの 2次元的なドナー分布を示すシミュレーション 結果の概略図である。 （表 1条件 C')
図 7 (b) は PMOSFETの Y =— 0. 05 m断面でのひ素プロファイル を示すシミュレーション結果の概略図である。 （表 1条件 C，）
図 7 (c) は PMOSFETの X=0. 2 μ m断面でのひ素プロファイルを示 すシミュレーション結果の概略図である。 （表 1条件 C ' )
図 8 (a) は表 1条件 Aに対応する 2次元的なポテンシャル分布を示すシミュ レーシヨン結果の概略図である。
図 8. (b) は表 1条件 Bに対応する 2次元的なポテンシャル分布を示すシミュ レ一ション結果の概略図である。
図 8 (c) は表 1条件 Cに対応する 2次元的なポテンシャル分布^示すシミュ レーシヨン結果の概略図である。
図 9は表 1条件 A， Bおよび Cに対する、 基板バイアス電圧に対する閾値電圧 の依存性を示すシミュレーション結果の概略図である。 · 図 10 ( a ) は本発明の第一実施形態実施例 1一 1の半導体装置の 1番目の製 造工程図である。
図 10 (b) は本発明の第一実施形態実施例 1_ 1の半導体装置の 2番目の製 造工程図である。 図 1 0 (c) は本発明の第一実施形態実施例 1— 1の半導体装置の 3番目の製 造工程図である。
図 1 0 (d) は本発明の第一実施形態実施例 1一 1の半導体装置の 4番目の製 造工程図である。
図 1 0 ( e ) は本発明の第一実施形態実施例 1一 1の半導体装置の 5番目の製 造工程図である。 ·
図 1 0 ( f ) は本発明の第一実施形態実施例 1一 1の半導体装置の 6番目の製 造工程図である。
図 1 1は本発明の第一実施形態実施例 1一 1の半導体装置の変形例である。 図 1 2 (a は本発明の第一実施形態実施例 1一 2の半導体装置の 1番目の製 造工程図である。
図 1 2 (b) は本発明の第一実施形態実施例 1一 2の半導体装置の 2番目の製 造工程図である。
図 1 3 (a) は本発明の第一実施形態実施例 1— 3の半導体装置の 1番目の製 造工程図である。
図 1 3 (b) は本発明の第一実施形態実施例 1一 3の半導体装置の 2番目の製 造工程図である。
図 1 3 (c) は本発明の第一実施形態実施例 1一 3の半導体装置の 3番目の製 造工程図である。
図 1 3 (d) は本発明の第一実施形態実施例 1— 3の半導体装置の 4番目の製 造工程図である。 - .
図 1 3 (e) は本発明の第一実施形態実施例 1一 3の半導体装置の 5番目の製 造工程図である。 - 図 1 4 (a) は本発明の第二実施形態実施例 2— 1の半導体装置の 1番目の製 造工程図である。
図 14 (b) は本発明の第二実施形態実施例 2— 1の半導体装置の 2番目の製 造工程図である。
図 1 4 (c) は本発明の第二実施形態実施例 2— 1の半導体装置の 3番目の製 造工程図である。
図 1'4 (d) は本発明の第二実施形態実施例 2— 1の半導体装置の 4番目の製 造工程図である。 ·
図 14 (e) は本発明の第二実施形態実施例 2— 1の半導体装置の 5番目の製 造工程図である。
図 14 (f ) は本発明の第二実施形態実施例 2 - 1の半導体装置の 6番目の製 造工程図である。 符号の説明
101、 シリユン基板
102、 浅いトレンチ分離
103、 ゲート絶縁膜
104、 ゲート電極
105、 オフセットスぺーサ
106、 ゲート側壁
107、 Ha 1 o注入領域
108、 SDE注入領域
1.09、 リセス領域
1 10、 高濃度不純物領域
201、 ウェハ
202、 ゲート電極の長手方向軸
203、 イオン注入方向
301、 シリコン基板
302、 ゲート絶縁膜
303、 ゲート電極
304、 イオン注入方向
1001 、 シリコン基板
1002 、 浅いトレンチ分離 1003、 Ρ·ゥエル領域
100 4、 Νゥェル領域
100 5、 ゲート絶縁膜
100 6、 ゲート電極
100 7、 才フセットスぺ一サ
100 8、 Ha 1 o注入領域
100 9、 SDE注入領域
101 0、 ゲート側壁
101 1、 リセス領域
101 2、 マスク
101 3、 高濃度不純物領域 (P)
101 4、 高 ¾度不純物領域 (N)
101 5、 ソース · ドレーン領域
1 10 1、 せり上げたソース · ドレーン領域
120 1、 シリコン基板
120 2、 浅いトレンチ分離
120 3、 ゲート絶縁膜
120 4、 ゲート電極
120 5、 オフセットスぺーサ
120 6、 Ha 1 o注入領域
120 7、 SDE注入領域 -
120 8、 ゲート側壁
120 9、 リセス領域
121 0、 高濃度不純物領域
121 1、 低濃度ェピタキシャル領域
121 2、 ソース · ドレーン領域
130 1、 シリコン基板
1 30 2、 浅いトレンチ分離 1 303、 ゲート絶縁膜
1 30 .4、 ゲート電極
1 30 5、 オフセッ トスぺーサ
130 6、 ゲート側壁
130 7、 リセス領域
130 8、 高濃度不純物領域
130 9、 ソース . ドレーン領域
131 0、 Ha 1 o注入領域
1 31 1、 SDE注入領域
1 31 2、 ゲート側壁
140 1、 シリコン基板
140 2、 浅いトレンチ分離
140 3、 ゲート絶縁膜
140 4、 ゲート電極
140 5、 オフセッ トスぺーサ
140 6、 リセス領域
140 7、 高濃度不純物領域
140 8、 ェピタキシャル成長領域
140 9、 Ha 1 o注入領域
141 0、 SDE注入領域
141 1、 ゲート側壁. -
141 2、 ソース · ドレーン領域 発明を実施するための最良の形態： .
以下に、 図 1 (a) 及び （b) を参照しながら本発明の要点を説明する。 本発 明による MO S F ETは基本的に従来から用いられているサリサイドプロセスに より形成される。 即ち、 半導体基板 （主としてシリコン基板） 101上に浅いト レンチ素子分離 （ST I) 102を形成したのちゥエル注入を行い、 それぞれ分 離された Pおよび N型領域を半導体基板 101上に形成する。 この上に公知の方 法を用いて、 ゲート絶縁膜 103およぴゲート電極 104、 ゲート側壁 106を 开成する。 このとき自己整合的に SDE (Source Drain Extension) 注入 108 および Ha 1 o注入 107を行っても良レヽ（図 1 (a) )。
その後、 ゲート側壁 106と ST I 102に囲まれた拡散層部分をエッチング し、 ソースおょぴドレーン領域にあたる部分をリセスする。 このとき、 リ ス部 分 109の一部がゲート側壁 106の下部に及んでも良い。 その後ゲート電極 1 04に対して斜め方向から不純物 1 10を導入する。 通常はイオン注入を用いる が、 他の公知な方法を用いても良い （図 1 (b))。
SD領域 （ソース領域おょぴドレーン領域） をリセスしてから斜めイオン注入 を行うという効果は、チャネル直下に制御性よく不純物を導入できるという点と.、 そのために必'要な注入エネルギーを低減でき基板に与えるダメージを最小にでき るという点、 ソース ' ドレーン領域と当該の斜め注入領域を空間的に分離できる という点において顕著である。
注入する不純物 （本発明における第一導電型不純物） の種類は該ゥエル領域と 同じ型として作用しうるもので、 一般的には P型 MOS FETに対してはリンも しくはひ素であり、 N型 MO S FETに対してはホゥ素もしくはィンジゥムであ る。
イオン注入の場合の注入角度および注入エネルギーは、 不純物が主としてゲー ト電極 104下部にとどまるように選ぶことができる。 ただし隣接する十ランジ スタとの位置関係から、 最も浅い角度で注入する場合でも、 角度は畢小のゲート 間隔 （ゲート電極 104間の間隔） とゲート電極 1 04の高さの比の逆正接から 求まる角度であることが望ましい。 また注入エネルギーはゲート側壁 106およ びゲート電極 104を貫通してチャネル部分に不純物が導入されないように、 低 く設定することが望ましい。
ゲート側壁 （側壁絶縁膜） 106は S i 3N4を主として構成することが望まし い。 S i 3N4は S i 02などのマトリックスに比べ、 図 2に示すように同一条件 で注入を行った場合の平均飛程距離が短い。 このため、 チャネル部への不純物導 入を抑制するマスク効果が向上する。 さらにリセス部 1 0 9をェピタキシャル成 長により埋め戻す際の、 ソース · ドレーン部とゲート側壁 1 0 6との成長の選択 性が向上するという別の効果も存在する。
通常トランジスタは、 ウェハに平行な直行する 2軸に沿って形成されるため、 注入立体角を保ちながらウェハ 2 0 1を回転させてイオン注入する方法が一般的 である。 本発明もそのようにイオン注入を行うことができるが、 さらに望ま.しく はそのトランジスタの長手方向に沿った角度からは注入を行わないことが良い。 例えば長手方向に垂直な方位から注入を行った場合は、 隣接トランジスタゃマス クパターンの遮蔽効果で、 図 1 ( b ) のように S D部分にはイオンが注入されず 主としてゲート直下に不純物を導入することができるが、 長手方向からの注入を 含むとソース ' ドレーン部への注入をさえぎるものが無く、 相対的にソース ' ド レーン領域に'注入される不純物の量が増加するためである。 長手方向からの注入 を避けた不純物導人の例として、 例えば図 2のような方法が想起できる。 図 2に おいては、 ウェハ 2 0 1上のゲート電極の長手方向軸 2 0 2に対して角度 ψの方 向をイオン注入方向 2 0 3としており、 イオン注入する方位 2 0 3とゲート電極 の長手方向の方位 2 0 2とが重ならない。
より具体的にゲート形状と注入角度の関係を考えると、 次のような関係が成り 立つことが分かる。 即ち図 3において、 イオン注入軸 3 0 4のウェハ法線とのな す角を 0として、 ソース ' ドレーン領域を垂直に結んだ線とのなす角を ψ (オリ ブラ角） とすると、 例えば隣接するトランジスタのシャドウイングを考慮して、 最も注入角度を浅くした （ウェハ法線とのなす角を大きくした場合).でも下記の 関係を満たす必要がある。 ここで、 Hpolyはゲート高さであり、 Lpitchは最小の ゲート電極間隔である。
Figure imgf000015_0001
この式 1に依れば 0は φの関数であり、 ψを 0から 9 0度の範囲で大きくとる ことにより、 同一点に注入するための必要な 6は浅くすることができる。 また、 シャドウイングが隣接するトランジスタではなく、 レジストなどのマスクパター ンであった場合は、 Hpolyをレジスト高さ、 Lpitchをレジストからゲート電極ま での距離と読み替えることで概ね上記の関係が成り立つ。
以上のことから、ゲート電極下部に斜め注入により形成されるプロファイルは、 主に Θおよび φまた注入エネルギーにより決定され、 二次元的に最適な注入設計 を行うことができる。 しかしながらいずれの場合でも、 チャネル下部の S Dから の横方向の空乏層の広がりを抑制することができ、 結果として基板バイアス効果 の高い MO S F E Tを得ることができる。
斜めイオン注入の後、 リセス領域を埋め戻し、 通常のサリサイドプロセスを用 いて S D領域上部にシリサイド領域を形成する。 また、 リ ス領域を埋め戻す前 に、 不純物の活性化と結晶の欠陥回復 （半導体基板の結晶性回復） をかねてァュ ール処理を行っても良い。 また、 埋め戻した後に S D領域に続けてイオン注入を しても良い。 これにより以降の工程は公知のトランジスタ形成工程に準じて行う ことができる。 . '
リセス領域を埋め戻す材料は、 S iであっても良いし S i G eや S i G e Cな ど S iと格子定数の近い材料 すなわち、 選択的に S i、 G e、 Cの少なくとも いずれか 1つを含んでなる材料を:^ピタキシャル成長させても良い。 この場合、 ェピタキシャル成長時にソース · ドレーン領域を形成するための不純物を i n— s i t uドープにより導入しても良い。 このようにすれば、 ェピタキシャル成長 中にドーピング量を変化させて、 例えばェピタキシャル成長の初期のドーズ量は 相対的に低くしておくことができる。 P N接合が形成される領域で、 ドーズ量を 低くしておくことで、 接合部にかかる内部電界を緩和することが可能である。 な お、 ソース ' ドレーン領域を金属により埋設してもよい。 また、 ェピタキシャル 成長において、 ゥエルと同型の不 J ¾物またはゥエルと反対の型の不純物を導入す ることができる。
また元のチヤネル領域の基板面より高い位置までェピタキシャル成長を行レ、、 いわゆるせり上げソース · ドレーン構造としてもよレ、。 また、 金属材料を用いて S D領域を埋め戻すことも可能である。
このように斜め方向から注入することで、 チャネル部分の注入や H a 1 o、 S D E部分の注入とは独立にチャネル直下の不純物濃度を設定できるため、 デバイ ス設計上の自由度が高く、 他のデバィス特性を損ねることはない。
以上により、'主としてチャネル部直下のみにゥエルと同型の高濃度不純物領域 を有する MO S F E Tを得ることができる。 本構造は、 S D接合の下部にはゥェ ルと同型の不純物濃度が低く、 チャネルの下部領域のみに高いという特有の構造 を持ち、 S Dの接合容量や接合リークの増加を最小にして、 γを向上させる理想 的な構造である。 また、 γの向上ともに S D領域の不純物の横方向拡散による短 チャネル効果の増大を抑制することができるため、 チャネル注入を下げることが 可能になり、 ゲート長を'縮小する際にも大きなメリットがあ,る。 微細な F E Tで チャネル注入を下げることのメリットは、 チャネル中を走行するキャリアの不純 物散乱を低減できることと共に、 不純物の注入量がばらつくことによる閾値ばら つきを低減で'きるという点においても顕著である。
本構造に特有な不純物分布は、 例えばその断面を電子線ホログラフィ一法によ つて観察することにより区別するこ'とができる。 また後述するように、 基板バイ ァスを印加した条件では、 本構造に特有なポテンシャル分布を示すが、 例えば断 面の表面電位を測る方法として S C AM (Scanning Capacitance Microscope)や K P F M (Kelvin Prove Force Microscopy) などを利用することにより、 このよ うなポテンシャル分布の観察が可能である。
以下では、 一例として上記のような斜め注入を行った場合と、 ゥエル全体に不 純物を注入し逆プロファイルを得るレトログレード構造、 チャネルの深い領域に 不純物をしない従来構造のそれぞれを比較し、 その不純物分布の違いを示す。 ま たその作用として、基板バイアスを印加した場合の 2次元的なポテンシャル分布、 基板バイアスに対する閾値電圧の変化をシミュレーションした結果を示す。
まず S i ( 1 0 0 ) 面上に形成された P型の MO S F E Tにおいて、 ゲート長 3 0 n m、 ゲート側壁 3 5 n mのデバイスで不純物分布のシミュレーションを行 つた。 不純物の注入プロファイルは多数の不純物を扱ったモンテカルロ法により 求めている。 また注入される不純物はゲート電極の上端を結ぶ面より飛来し、 シ ミュレーシヨン領域 (X = 0 - 0 . 4マイクロメートル） の一方の端を抜けた場 合は、 周期境界条件により他端より導入される。
ここで Ha 1 oおよび SDEの注入条件は上述の 3種類の構造で同一とし、 そ れぞれひ素 2 5 k e V、 注入角度：ウェハ法線より 3 0度、 ドーズ量 1. 7 E 1 3 (= 1. 7 X 1 013) a t/c m2 (Ha l o条件) および B F 2 1. 2 k e V、 注入角度： ウェハに垂直、 ドーズ量 7 E 1 4 7 X 1 014) a t/cm2 (SDE条件） とレた。 このとき側壁スぺーサ一として 7 nmの酸化膜を用いて いる。
'チャネル注入および斜め注入の注入条件をそれぞれ表 1にまとめる。 ソース · ドレーンリセス後に斜め注入を行う場合は、 深さ 3 5 nmおよび側壁窒化膜の下 部 1 ·5 nmの領域をエッチングし、 斜め注入 · 1 3 00°C 3 00 /秒の活性化 ァニールを実施したのち、 ノンドープの S iにより該領域を基板面まで埋め戻す ことを行った。 ソース . ドレーン領域は、 ホ,ゥ素 2. 7 k e V、 注入角度： ゥェ ハ法線より 7度、 ドーズ量 5 E 1 5 (= 5 X 1 015) a t /cm2を注入し、 同 様に 1 300°C 300 μ秒の活性化ァニールを実施することで形成した。 不純 物の熱拡散は空孔拡散モデルにより計算した。 表 1
Figure imgf000018_0001
図 4 (a) 一 （c) に従来例としてチャネル注入のみを行い、 チャネルの深い 領域に不純物注入をしない構造 （表 1における A条件に対応） での 2次元的な正 味のドナー分布 （ァクセプタ濃度の方が高い場合は負値をとる ；図 4 (a))、 お ょぴ Y =—0. 0 5 Aim (図 4 (b)) と X=0. 2 x m (図 4 (c)) のそれぞ れの断面でのひ素の 1次元プロファイルを示す。 この条件ではゲート電極の下部 方向で見ると、 チャネル領域が最もドナー濃度が高く基板側へ向けて、 ドナー濃 度が減少する傾向を持つ。 図 5 (a)' - (c) に、 基板の不純物濃度が逆勾配を持つ構造 （レトログレー ド構造.：表 1条件 B) とした場合の不純物濃度を示す。 具体的に、 図 5には、 表 1条件 Bの 2次元的な正味のド ^一分布 （図 5 (a))、 および Y =—0. 0 5 μ m (図 5 (b)) と Χ=0. 2;χΐη (図 5 (c)) のそれぞれの断面でのひ素の 1 次元プロファイルを示す。 Y方向の断面図 （図 5 (b)) から分かるとおり、 基板 表面に比べ基板側へ 0. 05から 0. 1 μ m深レ、領域で最もドナー濃度が高くな つていることが分かる。 逆プロファイルは種々形成することができるが、 基板パ ィァス効果を増大させるためには基板表面から 0. 1 μιη付近でまでの不純物濃 度が高いことが重要であり、 ゲート長が 100 nm以下の世,代の MOS FETで は S D境界とレトログレード構造の高濃度領域がオーバーラップしてしまうこと が問題となる。
図 6 (a) 一 （c) にソース . ドレーン領域のリセス後にゲート電極下方の基 板領域に斜めからイオン注入を行った場合 （表 1条件 C') における不純物分布を 示す。具体的に、図 6には、表 1条件 Cの 2次元的な正味のドナー分布（図 6 ( a ))、 および Y =—0. 05 μηι (図 6 (b)) と X=0. 2 u rn (図 6 (c)) のそれ ぞれの断面でのひ素の 1次元プロファイルを示す。この場合、 Y方向の断面図（図 6 (b)) からわかるとおり、 基板表面に比べチャネル下部の深い部分においてよ り高いドナー濃度を持つことが分かる。 さらに、 X方向の断面 （図 6 (c)) で見 るとチャネル下部において S D領域に比べて高いドナー濃度を持っていることが 分かる。 このような構造は前述の 2条件では得られない、 ソース ' ドレーン領域 のリセス後にゲート電極下方の基板領域に斜めからイオン注入を行うという工程 により形成される特有の構造である。
また表 1条件 Cではリセス後の斜め注入は基板を回転させて行っているが、 注 入量、 注入角度および注入エネルギーを固定して、'注入方向をゲート電極の長手 方向に垂直な方向から斜め注入をした場合 （条件 C') は、 不純物分布として図 7 (a) — （c) が得られる。 具体的に、 図 7には、 表 1条件 C' の 2次元的な正 味のドナー分布（図 7 (a))、および Υ =—0. 05 μπι (図 7 (b)) と X=0. 2 βΐα (図 7 (c)) のそれぞれの断面でのひ素の 1次元プロファイルを示す。 こ の場合、 ゲート電極に垂直な方向の運動エネルギーが増加するため不純物はより 深レ、領域まで達し、 両端から注入されるプロフアイルが重なることが分かる。 このように斜め注入の場合、 注入方向、 注入角度、 および注入エネルギーによ り、 ゲート電極直下の領域の 2次元的な不純物プロファイルは様々に変化しうる が、 いずれの場合も基板表面に比べチャネル下部の深い部分において高いドナー 濃度を持つこと、 S D領域を結ぶ基板に平行な線上で見た場合、 ゲート下部にお いて同様にドナー濃度が極大となっているという特徴はいずれの場合も有してい る。 またこのような特徴を有する限り、 基板バイアスの効果は増大されることは 発明者らのシミュレーションにより明らかとなっている。
このように、本発明の MO S F E Tにおいては、 ゥエルを形成する不純物と同 型の第一導電型不純物の濃度がゲート電極の下方向に、チャネル形成領域で低く,、 その後高くな'り、 再ぴ低くなるプロファイルを有し、 さらにソース領域おょぴド レーン領域では第一導電型不純物濃度が低く、 ソース領域およびドレーン領域に 挟まれたゲート電極の下部では高く形成された高濃度不純物領域を有するもので ある。 さらに、 ソース領域おょぴドレーン領域を結ぶ横方向の線上で、 ソース領 域おょぴ前記ドレーン領域ではゥヱルと同型の不純物濃度が低く、 ソース領域お よびドレーン領域に挟まれたソース領域およびドレーン領域に隣接する両端では 不純物濃度は高く、 中心部で相対的に不純物濃度が低くなって形成されているこ とが好ましく、 ソース領域おょぴドレーン領域の下方の第一導電型不純物の濃度 が、 ゲート電極下部の高濃度不純物領域の濃度よりも低いことがより好ましい。 さらにソース領域およびドレ一ン領域では第一導電型不純物を含まない構成とす ることができ、 実質的にソース領域おょぴドレーン領域の P N接合面に第一導電 型不純物を含まない構成とすることもできる。
次に表 1の条件 Aから Cの場合での、 2次元的な電界分布を計算した結果を図 8 ( a ) 一 （c ) に示す。 図中の等高線で示された数字は、 各部での S iの伝導 帯の電位を基準に表されている。 また各部の電位として、 ソースおょぴゲート電 極領域には 0 V、ドレーン領域には一 1 V、また基板領域には 2 Vを与えている。 図 8 ( a ) — （c ) を参照すると、 条件 Aに比べ条件 Bおよび Cでのゲート電 極下部の空乏層の広がりが小さいことが分かる。 ここで基板バイアス効果 γは基 板印加電圧によるチャネルの表面電位の変調度であるため、 ゲート容量を Cox、 また基板の空乏層容量を Cdと置くと、 最も簡単には下記式 2の関係が成り立つ。
Cd
γα^χ ( 2 )
従つて空乏層の広がりが小さいほど Cdが増大するために、条件 Bおよび Cのよ うなゥエル不純物が逆プロファイルを持つ構造において、 基板バイアス効果が改 善できることが分かる。
また条件 Bと条件 Cにおけるポテンシャル分布を比較すると、 条件 Cにおいて ソース ' ドレーン領域下部での空乏層の広がりが大きいことが分かる。 このよう な特徴は、 ソース ' ドレーン領域の下部にはゥヱルと同型の不純物濃度が低く、 チャネルの下 領域のみに高いという本発明に特有の構造によるものである。 こ の結果、 従来のレトログレード構造 （条件 B ) に比べソ'ース . ドレーン容量が小 さく、 また接合リークも小さくなるという有用な効果も発生する。 この傾向は基 板バイァスの値に依らず、 例えば基板パイァスをソース電位と同じにした場合で も同様である。
図 9にソースおよぴゲート電極領域には 0 V、 ドレーン镇域には一 1 Vを印加 し、 基板バイアスを O Vから 2 Vまで変化させたときの閾値電圧を条件 A、 Bお よび Cにより得られる 3つの構造について示している。 このときの反転膜厚 (Ti nv) は 1 . 7 n mとし、 閾値電圧はソース . ドレーン間を流れる電流が 1 μ AZ Ai mとなるゲート電圧により定義している。 図 9より条件 Bおよび Qにおいて、 基板バイァス効果が顕著に改善していることが分かる。
また、上記の詳細な議論は全て P型の MO S F E Tを例に説明したものであり、 N型の MO S F E Tの場合も、 同様に説明されることはいうまでも無い。' 以上のように、 ソース ' ドレーン領域のリセス後に斜めからゲート電極下方の 基板領域に斜めからイオン注入を行うことで、 接合リークや接合容量を增大させ ずに、 従来の MO S F E Tに対して基板バイアス効果の向上を図れることが示さ れた。 次に、 本発明の半導体装置 （MOSFET) の製造方法の実施の形態につき、 第一実施形態および第二実施形態を用いて、 図を参照しながら詳細に説明する。 なお、 ここに開示する実施形態における各部分の形成方法は、 それぞれに必須な 工程のみを例示しており、 実際の MO S F ETの製造においては本実施の形態に 含まれないさまざまな工程を含んでなるものとする。 また、 各部の寸法やイオン 注入のエネルギー、注入量などは本発明の趣旨を変えない限り変更が可能であり、 本発明の実施の範囲を制限するものでは無い。
(第一実施形態）
図面を参照し、 第一実施形態の半導体装置の製造方法を説明する。
(実施例 1一 1 ) . 図 10 (a) — (f ) を参照し、 第一実施形態の実施例 1一 1の半導体装置の 製造方法を説明する。 まず、 図 10 (a) において従来周知の方法により、 S i 基板 1001上に素子分離酸化膜.を用いた浅いトレンチ分離 （トレンチ ·アイソ レーション） によって素子分離領域 1002を形成する。 素子分離領域 1002 内に P型あるいは N型の不純物をイオン注入しァニールを行うことでそれぞれの Pゥヱル領域 1003、 Nゥヱル領域 1004を形成し、 必要なチャネル注入を 行い、 その後ゲート絶縁膜 1005を形成する。
.引き続いて、 10 nm程度の膜厚のポリシリコン層を形成する。 ここで、 ポリ シリコンの代わりに、 ポリシリコンゲルマニウムを用いてもよい。 次にパター二 ングによって得られたレジストパターンをポリシリコン層上に形成したハードマ スクに転写し、 このハードマスクパターンによりポリシリコン層のエッチングを 行う。 その後、 ポリシリコン層上のハードマスクを取り除き、 図 10 (b) のよ うに、 ポリシリコンからなるゲート電極 1006が形成される。 この時、 ゲート 絶縁膜 1005も同時にエッチングされても良い。 その後側面酸化膜形成とエツ チバックにより、 5 nm程度の薄いオフセットスべ サ 1007を形成する。 次いで、 図 10 (c) のようにイオン注入により、 ゲート電極 1005の両側 に H a 1 oィオン注入領域 1008および SD E拡散領域 1009を形成する。 この後熱処理を行い、ィオン注入領域領域の不純物の活性化を行う。次に酸化膜、 窒化膜もしくはそれらの積層膜を堆積し、 ェッチパックによりゲート側壁 101 0を形成する。
次にゲート側壁 1010と素子分離酸化膜 1002とで囲まれた基板が露出領 域をエッチングし、 リセス領域 101 1を形成する。 この後、 PMOSFETも しくは NMOS FET領域にマスク 1012を形成して、 該ゥエル領域と同じ導 電型を形成する不純物を斜めからイオン注入する。 これにより図 10 (d).のよ うに、 チャネル領域の下方に高濃度不純物領域 101 3が形成される。
マスクを除去したあと、 同様に逆の型の MO S F ETにもマスクを形成した後 斜めからイオン注入を行い、 該ゥエル領域と同じ型の高濃度不純物領域 1014 を形成する （図 10 (e))。 ' マスクを除去し、 結晶性回復と不純物の活性ィヒをかねてァニールを行い、 リセ ス領域 101 1の表面を清浄化した後、 S i、. S i Ge、 S i Cもしくは S i G e Cなどの S i基板と格子整合し る材料で、 ェピタキシャル成長によりリセス 領域 101 1を埋め戻す。
このときェピタキシャル成長は、 素子分離酸化膜 1002およぴゲート側壁 1 010の上には行われないよう選択性をもって行われることが望ましい。 ェピタ キシャル成長はもとの基板面まで埋め戻すか、 さらに成長を続けていわゆるせり 上げソース · ドレーン構造 （図 1 1、 せり上げられたソース · ドレーン領域 1 1 01を参照) としてもよい。 その後、 イオン注入を行い、 図 10 ( f ) のように ソース · ドレーン領域 1015を形成する。
以上の工程により、本発明の第一の形態による MO S F E Tの構造が完成する。 またゲート、 ソースおょぴドレーン領域上部に設けられたシリサイド領域を介し て、 それぞれのドランジスタは配線される。 図示しないが、 トランジスタ素子上 部には、 層間絶縁膜とプラグおよび配線などが形成され、 LS Iとしての機能を 供する。
このようにして作製された MOSFETは、 チャネル領域の不純物濃度を高め ることなく、 短チャネル効果を改善し、 基板バイアス効果を増大することができ る。 (実施例 1一 2)
図 12 (a) 一 (b) を参照し、 第一実施形態の実施例 1一 2の半導体装置の 製造方法を説明する。 具体的には、 リセス領域を埋め戻すのときに、 I n— s i t uドーピングを行って形成する場合について開示する。 本実施例 1一 2では P MO S FETの場合について開示するが、 同様の方法により NMO S FETも形 成することができる。
まず、 図 1 2 (a) のように、 実施例 1 _ 1と同様にゲート側壁 1208まで を形成した後、 リセス領域 1 209を形成する。 その後、 ゥエルと同型の不純物 を斜め方向より注入し、 ^濃度不純物領域 1210を形成する。 今回は注入エネ ルギ を低くして、 高濃度不純物領域 1210が左右に分かれている例を例示し ているが、 本質的には実施例 1一 1と変わらない。
次に必要なァニール工程およぴ成膜前の清浄ィヒ工程を経た後、 図 12 (b) の ように、 リセス領域 1209を CVD (Chemical Vapor ' Deposition) 法によるェ ピタキシャル成長により埋め戻す。 このとき、 ジボランガスを同時供給すること により I n— s i t uドープが可能であり、 埋め戻した領域をそのままソース · ドレーン領域として使用する。
例えば、 ェピタキシャル成長の初期はボ口ン濃度が低いかノンドープの S iを 用いて、 低濃度ェピタキシャル領域 1 21 1を形成する。 引き続いてボロン濃度 を増加させソース · ドレーン領域 1212を形成する。 またジボランの流量を連 続的に変更し、 ソース ' ドレーン領域のボロン濃度を連続的に変化させ、 理想的 なソース ' ドレーンプロファイルを得ることも可能である。 このように、 ゥエル と反対の型の不純物はェピタキシャル成長の初期には導入しないかまたは少なく し、 その後ゥエルと反対の型の不純物を多くしてェピタキシャル成長させること もできる。 '
その後、 ソース ' ドレーン 'ゲート領域にシリサイド電極を形成し、 必要な配 線工程を経た後、 最終的な LS Iが完成する。
このように形成した実施例 1一 2の MO S F E Tは、 実施例 1— 1により得ら れた効果に加え、 ソース ' ドレーン領域の特に横方向の不純物分布を任意に変更 できるため、' M〇S FETの短チャネル特性をさらに改善することができる。 (実施例 1一 3)
図 1 3 (a) - (e) を参照し、 第一実施形態の実施例 1一 3の半導体装置の 製造方法を説明する。 具体的には、 斜め注入領域およびソース . ドレーン領域を 形成した後に、 SDEおよび Ha 1 o領域を形成する場合について、 その方法を 開示する。 本実施例 1一 3では PMOS FETの場合について開示するが、.同様 の方法により NMOS FETも形成することができる。
まず図 13 (a) のように、 実施例 1 _ 1と同様にゲート電極 1 304および オフセットスぺーサ 1 305までを形成する。引き続いて図 1 3 (b)のように、 酸化膜、 窒化膜.もしくはそれらの積層膜を堆積し、 エッチバックによりゲート側 壁 1306を形成する。 ゲート側壁 1306と素子分離酸化膜 1 302とで囲ま れた基板 1 301の露出領域をェツチングし、 リセス領域 1307を形成する。 この後ゥエルと同型の不純物を斜め方向より注入し、 高濃度不純物領域 1308 を形成する。
次に、 必要なァニール工程および成膜前の清浄化工程を経た後、 図 13 (c) のように、 リセス領域 1307を C.VD (Chemical Vapor Deposition) 法による ェピタキシャル成長により埋め戻す。 そして、 前記の I n— s i t uドープもし くはイオン注入とァニールにより、 ソース ' ドレーン領域 1309を形成する。 図 13 (d) のように、 ゲート側壁 1306を除去しその上から、 Ha 1 o注 入おょぴ SDE注入を行い、 Ha 1 o注入領域 1310および SDE拡散領域 1 31 1を形成する。 - .
図 1 3 (e) のように、 酸化膜、 窒化膜もしくはそれらの積層膜からなるゲー ト側壁 131 2を形成する。 また、 Ha l oおよび S D Eの活性化のためにァニ ール処理を行う。 ァニール処理の順番はゲート側 1 1312の形成と前後しても 良い。 この後必要な、 シリサイド電極形成、 配線工程を経て LS Iとしての機能 を供する。
このようにして形成された MOS FETは、 極めて急峻なプロファイルを持つ SDEを得ることができ、 前記の斜め注入と加えて、 短チャネル効果をさらに改 善することができる。
(第二実施形態）
図面を参照し、 第二実施形態の半導体装置の製造方法を説明する。
(実施例 2- 1)
図 1 4 (a) — （f ) を参照し、 第一実施形態の実施例 2— 1の半導体装置の 製造方法を説明する。 具体的には、 ゲート電極形成後にリセスして斜め注入する 場合について説明する。 実施例 2— 1では PMOS FETの形成方法について例 示するが、 NMOS FETも同様の方法で形成することができる。
第一実施形態の実施例 1一 1と同様に、 ゲート電極 1404およぴォフセット スペ^"サ 1 40 5までを形成する （図 1 4 (a))。 引き続いて図 14 (b) のよ うに、 オフセットスぺーサ 1 405と素子分離酸化膜 1402とで囲まれた基板 140 1の R出領域をエッチングし、 リセス領域 1 406を形成する。 この後ゥ エルと同型の不純物を斜め方向より注入し、 高濃度不純物領域 1 40 7を形成す る。 このとき斜め注入によりチャネル領域に過剰にイオン注入が行われないよう に、 注入エネルギーは低く設定することが望ましい。
次に、 必要なァニール工程および成膜前の清浄化工程を経た後、 図 14 (c) のように、 リセス領域 1407を CVD (Chemical Vapor Deposition) 、法による ェピタキシャル成長により埋め戻す。 埋め戻す際に I n— s i t uを行い、 埋め 戻し領域にゥエルと同型の不純物を含有させても良い。
その後、 図 1 4 (d) のように、 ゲート電極 1404およぴオフセットスぺー サ 1 40 5をマスクとして、 Ha 1 o注入および S D E注入を行い、. Ha 1 o注 入領域 1 409および SDE拡散領域 14 1 0を形成する。
次に、 図 1 4 '(e) のように、.酸化膜、 窒化膜もしくはそれらの積層膜からな るゲート側壁 1 4 1 1を形成する。 図 1 4 ( f ) のようにゲート側壁 14 1 1を マスクとしてソース ' ドレーン注入を行い、 ソース '.ドレーン領域 1 4 1 2を形 成する。 この後、活性化のためのァニールを行う。必要な、シリサイド電極形成、 配線工程を経て L S Iとしての機能を供する。
このようにして作製された MOS FETは、 チャネル領域の不純物濃度を高め ることなく、'短チャネル効果を改善し、 基板バイアス効果を増大することができ る。

Claims

請 求 の 範 囲
1 . 半導体基板、 前記半導体基板上に形成された絶縁膜、 前記絶縁膜上に形 成されたゲート電極、 前記ゲート電極の側面を覆う側壁絶縁膜および、 前記側壁 絶縁膜と浅いトレンチ ·アイソレーションにより自己整合的に囲まれたソース領 域おょぴドレーン領域からなる MO S F E Tにおいて、
ゥエルを形成する不純物と同型の第一導電型不純物の濃度が前記ゲート電極の 下方向に、 チャネル形成領域で低く、 その後高くなり、 再び低くなるプロフアイ ルを有し、 さらに前記ソース領域および前記ドレーン領域では前記第一導電型不 純物濃度が低く、 前記ソース領域おょぴドレーン領域に挟まれた前記ゲート電極 の下部では高く形成された高濃度不純物領域を持ってなることを特徴とする MQ S F E T。 ' .
2 . 前記ソース領域およびドレーン領域を結ぶ横方向の線上で、 前記ソース 領域および前記ドレーン領域では前記ゥ ルと同型の不純物濃度が低く、 前記ソ ース領域およびドレーン領域に挟まれた前記ソース領域およびドレーン領域に隣 接する両端では前記不純物濃度は高く、 中心部で相対的に前記不純物濃度が低く なつて形成されていることを特徴とする請求項 1に記載の M〇 S F E T。
3 . 前記ソース領域およびドレーン領域の下方の前記第一導電型不純物の濃 度が、 前記ゲート電極下部の前記高濃度不純物領域の濃度よりも低レ、ことを特徴 とする請求項 1または 2に記載の MO S F E T。
4 . 前記ソース領域およびドレーン領域では俞記第一導電型不純物を含まな いことを特徴とする請求項 1から 3のいずれか一項に記載の MO S F E T。
5 . 実質的に前記ソース領域およびドレーン領域の P N接合面に前記第一導 電型不純物を含まないことを特徴とする請求項 1から 4のいずれか一項に記載の MO S F E t
6 . 前記ソース領域およびドレーン領域の主たる構成元素が、 S i、 G e、 Cの少なくともいずれか 1つを含んでなることを特徴とする請求項 1から 5のい ずれか一項に記載の MO S F E T。
7 . 前記ソース領域およびドレーン領域が、 金属により埋設されたことを特 徵とする請求項 1カゝら 6のいずれか一項に記載の MO S F Ε Τ。
8 · 前記ソース領域およびドレーン領域が、 チャネル領域の基板面よりも高 い位置にまでせり上げられたことを特徴とする請求項 1カゝら 7のいずれか一項に 記載の MO S F E T。
9 . 半導体基板、 絶縁膜、 ゲート電極を順に有し、 前記ゲート電極の側面を 覆う側壁絶縁膜おょぴ浅いトレンチ 'アイソレーションにより自己整合的に囲ま れたソース領域おょぴドレーン領域を有する半導体装置の製造方法であって、 ' 前記ゲート電極形成後に、 前記ソース領域およびドレーン領域をエッチングし て窪ませる工程と、
前記ゲート電極下方の前記半導体基板の領域にゥエルを形成する不純物と同型 の第一導電型不純物を斜めからイオン注入を行う工程と、
を含むことを特徴とする半導体装置の製造方法。 .
1 0 . イオン注入の角度が前記半導体基板の平面に対して、 前記ゲート電極 高さと最小の前記ゲート電極間隔の逆正接から求まる角度よりも大きいことを特 徴とする請求項 9に記載の半導体装置の製造方法。
1 1 . 前記イオン注入において注入する方位とグート電極の長手方向の方位 が重ならないことを特徴とする請求項 9または 1 0に記載の半導体装置の製造方 法
1 2 . 前記ィオン注入の後に前記半導体基板の結晶性回復のためのァニール 処理をする工程を含むことを特徴とする請求項 9から 1 1のいずれか一項に記載 'の半導体装置の製造方法。
1 3 . 窪んだ前記ソース領域およびドレーン領域に選択的に S i、 G e、 C の少なくともいずれか 1つを含んでなる材料をェピタキシャル成長させることを 特徴とする請求項 9から' 1 2のいずれか一項に記載の半導体装置の製造方法。
1 4 . 前記ェピタキシャル成長において、 前記ゥエルと反対の型の不純物を 導入することを特徴とする請求項 1 3に記載の半導体装置の製造方法。
1 5 . 前記ェピタキシャル成長において、 前記ゥエルと同型の不純物を導入 することを特徴とする請求項 1 3または 1 4に記載の半導体装置の製造方法。
1 6 . 前記ゥヱルと反対の型の不純物はェピタキシャル成長の初期には導入 しないかまたは少なくし、 その後前記ゥヱルと反対の型の不純物を多くしてェピ タキシャル成長させることを特徴とする請求項 1 4または 1 5に記載の半導体装 置の製造方法。 '
1 7 . 前記ソース領域およびドレーン領域を前記半導体基板表面よりも高い 位置までせり上げることを特徴とする請求項 9カゝら 1 6のいずれか一項に記載の 半導体装置の製造方法。 ' ·
1 8 . 前記ソース領域おょぴドレーン領域を埋設した後、 前記側壁絶縁膜を エッチングにより除去し、 ノ、ロー注入およびエクステンション （E x t e n s i o n ) 注入を行うことを特徴とする請求項 9から 1 7のいずれか一項に記載の半 導体装置の製造方法。
1 9 . 前記ゲート側壁絶縁膜形成後に、 前記ソース領域およびドレーン領域 をエッチングして窪ませる工程を有することを特徴とする請求項 9から 1 8のい ずれか一項に記載の半導体装置の製造方法。
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