JPH11233769A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

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JPH11233769A
JPH11233769A JP10048673A JP4867398A JPH11233769A JP H11233769 A JPH11233769 A JP H11233769A JP 10048673 A JP10048673 A JP 10048673A JP 4867398 A JP4867398 A JP 4867398A JP H11233769 A JPH11233769 A JP H11233769A
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region
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Shoji Miyanaga
昭治 宮永
Nobuo Kubo
伸夫 久保
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Abstract

(57)【要約】 【課題】 キャリアの移動を損ねることなく効果的に短
チャネル効果を抑制しうる半導体装置を提供する。 【解決手段】 ゲイト電極直下にパンチスルーストッパ
ーを形成する際、不純物イオンをシリコン基板に対して
〈１１０〉軸方向から添加する。本願発明ではチャネリ
ングの原理を利用して不純物添加が行われるため、シリ
コン基板の表面に与えるダメージを抑えつつ、散乱の少
ない状態で不純物を添加することができる。その効果と
して不純物濃度は非常に少なく、結晶性乱れの殆どない
チャネル形成領域が得られる。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本願発明は、単結晶シリコン
基板を利用して形成された半導体装置、特に絶縁ゲイト
型電界効果トランジスタ（ＭＯＳＦＥＴまたはＩＧＦＥ
Ｔと呼ばれる）の構成に関する。特に、チャネル長が
0.3μｍ以下（代表的には0.05〜0.2 μｍ）の微細素子
を作製する場合において効果を発揮する技術である。
【０００２】また、本願発明はＭＯＳＦＥＴを集積化し
て構成されたＩＣ、ＶＬＳＩ、ＵＬＳＩなどの様々な半
導体回路に応用することが可能である。
【０００３】
【従来の技術】ＭＯＳＦＥＴは、ゲイト電圧によって、
ゲイト直下の半導体（シリコン）界面の電位を変化さ
せ、ソース・ドレイン間の電子流、或いは、正孔流をオ
ン・オフ制御する。
【０００４】ところがトランジスタのチャネル長を短く
していくと、ソースとドレイン近傍の空間電荷領域（空
乏層ともいう）が接するようになる。このとき、ゲイト
に近い半導体界面の電位はゲイト電位で制御可能である
が、ゲイトから深い部分の電位はゲイト電圧を下げても
ドレイン電圧の影響を受けて高いままである。
【０００５】即ち、トランジスタをオフにするためにゲ
イト電圧を０Ｖにしても、半導体基板の電位の高い部分
（空間電荷領域の広がった部分）を通って漏れ電流が流
れてしまう。これが、短チャネル効果と呼ばれるもの
で、Ｓ値（サブスレッショルド係数）の増加やしきい値
電圧の低下といった現象として現れる。
【０００６】短チャネル効果の程度の大きい現象とし
て、電流が流れっぱなしとなるパンチスルーが生じる。
ＭＯＳＦＥＴの微細化へのメリットは、低電圧化・高速
化にある。この成功のためには、短チャネル効果の抑
制、及び、オン時の抵抗低減が鍵となる。
【０００７】短チャネル効果を抑制しながら、ＭＯＳＦ
ＥＴを微細化する目安として、1974年にDennard によっ
て提案されたスケーリング法がある。この方法から短チ
ャネル効果を抑制したままゲイト長を短くしていくため
には、（１）ゲイト絶縁膜を薄くする、（２）ソース／
ドレイン接合深さを浅くする、（３）空間電荷領域幅
（空乏層幅）を抑える、といった手段が有効である。
【０００８】（１）については、現行３nmが限界であ
る。（２）に関してもイオンドーピング装置の工夫やレ
ーザードーピングといった検討が行われているが、ディ
ープサブミクロンサイズ以下では様々な問題を残してい
る。
【０００９】（３）の方法としては、まず考えられるの
がチャネル形成領域の濃度を高めること、即ち、チャネ
ルドープである。しかし、0.18μｍルールといった微細
寸法でＭＯＳＦＥＴを形成するには、 1×1018atoms/cm
3 程度の不純物を添加する必要があり、オン電流を大幅
に低下させる原因となってしまう。
【００１０】それを回避するための手段として、図２に
示す様な構造が知られている。図２において３０１はソ
ース領域、２０２はドレイン領域、２０３はＬＤＤ領
域、２０４はゲイト電極である。そして、ゲイト電極の
下の深いところにソース／ドレインとは逆導電型の不純
物領域（パンチスルーストッパー）２０５が形成されて
いる。この構造ではパンチスルーストッパー２０５によ
ってドレイン側からの空乏層の広がりを抑えて短チャネ
ル効果を防止する。
【００１１】
【発明が解決しようとする課題】図２に示した様なパン
チスルーストッパー２０５の形成は、シリコン基板に対
して不純物イオンを添加することで行われる。この時、
添加される不純物イオンはシリコン基板の上方から添加
されるが、ここでいくつかの問題点がある。
【００１２】まず第１はシリコン基板の上方から不純物
イオンを添加した際に、チャネルを形成する領域、即ち
シリコン表面近傍の結晶性が衝突イオンによって崩され
てしまう点である。
【００１３】最近ではパンチスルーストッパーの形成深
さが浅いので、イオン添加時の加速電圧は低くしたり質
量数が大きめの化合物を添加するなどして不純物イオン
を浅く添加する工夫がなされている。
【００１４】ところが、そのどちらの対策もシリコン基
板に対してダメージを与えやすい条件に近づいていく方
向にあるので、素子の微細化に伴ってシリコン表面近傍
における結晶性の乱れはますます深刻な問題になると予
想される。なお、この様な結晶性の乱れはアニール処理
などを施しても完全に回復するとは限らない。
【００１５】また、第２の問題点はシリコン基板中に打
ち込まれる過程でチャネルを形成する部分に不純物イオ
ンが残ってしまう点である。
【００１６】添加された不純物イオンは添加条件に応じ
て深さ方向に濃度分布をもつ。従って、パンチスルース
トッパーを形成する位置に不純物濃度のピーク値がくる
様に設定すると、濃度プロファイルのテール（裾）の部
分がシリコン表面近傍に向かって広がることになる。
【００１７】シリコン基板に対して真上から添加される
と、どうしてもプロファイルのテールの部分がシリコン
表面近傍に残ってしまう。即ち、チャネルが形成される
部分には、ピーク値よりは低いもののかなりの濃度で不
純物が存在してしまう。
【００１８】以上に示した様な結晶性の乱れや不純物の
存在がキャリアの移動を妨げ、オン電流（ＦＥＴがオン
状態にある時のドレイン電流）の低下、モビリティ（電
界効果移動度）の低下といった諸問題をもたらす。
【００１９】以上の様に、パンチスルーストッパーを有
する構造は短チャネル効果の抑制には効果を発揮するも
のの、微細化が進めばオン電流やモビリティの低下とい
った問題が再び発生することが予想される。
【００２０】本願発明は以上の様な問題点を鑑みてなさ
れたものであり、キャリアの移動を損ねることなく効果
的に短チャネル効果を抑制しうるＭＯＳＦＥＴを提供す
ることを課題とする。
【００２１】
【課題を解決するための手段】本願発明は、シリコン基
板に対するイオン添加の異方性を利用した技術（チャネ
リングと呼ばれる）を用いた技術であり、シリコン基板
に対して最もダメージを与えにくい角度から不純物イオ
ンを添加する点に特徴がある。
【００２２】その角度はシリコンの｛１１０｝面に垂直
な方向、即ち〈１１０〉軸である。シリコンは｛１１
０｝面の原子密度が最も疎であり、〈１１０〉軸から不
純物イオンを添加することで、より深くに、より少ない
ダメージで不純物イオンを添加することが可能となる。
【００２３】本願発明の特徴は、チャネリングの原理を
利用した技術を用いて短チャネル効果を抑制することに
ある。即ち、チャネリングの原理を利用してパンチスル
ーストッパーの形成工程を行うことで、短チャネル効果
を抑制すると同時にシリコン表面近傍（シリコン表面か
ら深さ10nm以内の範囲）のダメージを低減し、且つ、そ
の付近の不純物イオン濃度を低減するものである。
【００２４】この様な構成とすることで短チャネル効果
を抑制するパンチスルーストッパーとキャリアの移動経
路となる反転層（チャネル領域）とを実質的に分離する
ことができるので、チャネル内に存在する不純物濃度が
少なくなり、オン抵抗が小さくなってモビリティが向上
する。
【００２５】また、〈１１０〉方向から不純物イオンを
添加するため、基本的にはシリコン基板に対して斜め方
向から不純物イオンを添加することになる。従って、チ
ャネル形成領域の上にゲイト電極が形成されていたとし
ても、その下にパンチスルーストッパーを形成すること
は容易である。逆に、ゲイト電極がシリコン表面近傍を
保護してくれるので、本願発明の効果が顕著に得られ
る。
【００２６】また、パンチスルーストッパーとして添加
する不純物としてはソース／ドレイン領域とは逆導電型
の不純物を添加すれば良い。従って、Ｎチャネル型ＦＥ
Ｔならば１３族から選ばれた元素（代表的にはボロン、
ガリウムまたはインジウム）を、Ｐチャネル型ＦＥＴな
らば１５族から選ばれた元素（代表的にはリン、砒素ま
たはアンチモン）を用いれば良い。
【００２７】不純物イオンの添加方法は、イオンインプ
ランテーション、プラズマドーピング、レーザードーピ
ングのいずれかの手段で行えば良い。また、添加するイ
オン種は単体元素でも良いし、化合物として添加するの
であっても良い。
【００２８】
【発明の実施の形態】本願発明の実施の形態について、
以下に示す実施例でもって詳細な説明を行うこととす
る。
【００２９】〔実施例１〕本願発明のＭＯＳＦＥＴの構
成の一部（ソース／ドレイン電極は省略している）を図
１に示す。図１（Ａ）は上面図であり、図１（Ｂ）は図
１（Ａ）をＡ−Ａ’で切った断面、図１（Ｃ）は図１
（Ａ）をＢ−Ｂ’で切った断面である。
【００３０】図１（Ａ）、（Ｂ）、（Ｃ）において、１
０１はソース領域、１０２はドレイン領域、１０３はフ
ィールド酸化膜、１０４はゲイト電極である。なお、本
明細書中ではソース領域１０１、ドレイン領域１０２し
か記載していないが、この中にはＬＤＤ領域やオフセッ
ト領域などの高抵抗領域も含めるものとする。
【００３１】そして、ゲイト電極１０４の下にもぐり込
む様にして形成された不純物領域１０５が、パンチスル
ーストッパーであり、その上に位置する半導体領域１０
６がチャネル形成領域である。なお、本明細書中におい
てチャネル形成領域とは、反転層（チャネル）が形成さ
れうる領域を指す。即ち、シリコン表面から深さにして
10nm以下の範囲をチャネル形成領域と呼んでいる。
【００３２】この時、パンチスルーストッパー１０５は
ソース領域１０１やドレイン領域１０２と接しない様に
することが好ましい。こうすることでパンチスルースト
ッパーとソース／ドレイン領域とが接する接合部におけ
る電界集中を防ぐことができ、ＭＯＳＦＥＴの信頼性を
高めることができる。（図１（Ｃ））
【００３３】また、図１（Ｂ）において１００で示され
るのは単結晶シリコン基板である。これはＰ型であって
もＮ型であっても良い。本願発明ではパンチスルースト
ッパー１０５によって短チャネル効果が抑制されるの
で、チャネル形成領域としてシリコン基板を用いる場合
には、基板濃度を１×1017atoms/cm3 以下（典型的には
１×1016〜５×1017atoms/cm3 ）と低めに抑えることが
できる。
【００３４】なお、 1×1016atoms/cm3 以下の基板濃度
のシリコンウェハーを作製するには高い精密な濃度制御
技術が必要となるのでコスト的に好ましくない。本願発
明では 1×1016atoms/cm3 程度にまで基板濃度が下がっ
ていれば十分である。
【００３５】また、チャネル形成領域に不純物が存在す
るとキャリアの不純物散乱を招いてモビリティを低下さ
せるが、不純物濃度が 1×1017atoms/cm3 以下では不純
物散乱を引き起こす要因とならない。従って、本願発明
では基板濃度が少なくとも 1×1017atoms/cm3 以下とな
る様な条件で不純物イオンの添加工程を行う。
【００３６】なお、図１では単結晶シリコン基板１００
をそのままチャネル形成領域として利用する構造を例示
しているが、Ｎ型またはＰ型ウェル上に本願発明を利用
したＭＯＳＦＥＴを形成するのであっても良い。その場
合、ウェル濃度は１×1017atoms/cm3 以下（典型的には
１×1016〜１×1017atoms/cm3 ）とすれば良い。勿論、
パンチスルーストッパーはウェルと同一導電型の不純物
で形成する。
【００３７】パンチスルーストッパー１０５を形成する
ために添加する適切な不純物濃度は基板濃度（またはウ
ェル濃度）によって異なってくるが、代表的には１×10
18〜１×1019atoms/cm3 （好ましくは１×1018〜３×10
18atoms/cm3 ）の範囲で調節すると良い。
【００３８】１×1018atoms/cm3 以下の濃度ではパンチ
スルーストッパーとしての効果が弱く、１×1019atoms/
cm3 以上の濃度ではＭＯＳＦＥＴとして動作しなくなっ
てしまう。正常に動作させるためにはマージンを考慮し
て３×1018atoms/cm3 以下とすることが好ましい。
【００３９】また、パンチスルーストッパーの形成深さ
はソース／ドレイン領域の接合深さと同程度か、それよ
りも若干深い位置に形成すると良い。具体的にはチャネ
ル長が0.05〜0.35μｍとなった場合のソース／ドレイン
接合深さを考慮すると、シリコン表面から20〜150 nm
（好ましくは30〜80nm）の深さに形成することが好まし
いと思われる。
【００４０】一方、上述の様にソース／ドレインの接合
深さが 100nm以下となると従来のパンチスルーストッパ
ーの形成方法ではパンチスルーストッパーとその上のチ
ャネル形成領域との濃度差が非常に小さくなってしま
う。そのため従来はキャリアの移動経路となるチャネル
内に非常に多くの不純物が存在し、それがキャリアの不
純物散乱を招き、オン電流やモビリティの低下を招いて
いた。
【００４１】しかしながら、本願発明ではシリコン基板
に対して〈１１０〉方向から不純物イオンを添加してパ
ンチスルーストッパーを形成するため、不純物イオン添
加時のイオン散乱が少ない。即ち、パンチスルーストッ
パーの形成時にシリコン表面に与えるダメージやパンチ
スルーストッパーの周辺に対する不純物イオンの拡散を
最小限に抑えることができる。
【００４２】ここで不純物イオンの添加工程の様子を図
３を用いて説明する。図３はフィールド酸化膜（図示せ
ず）に囲まれた素子形成領域を示す斜視図である。な
お、本実施例ではゲイト電極を形成した後でパンチスル
ーストッパーを形成する場合について説明する。
【００４３】図３において、３００は｛１００｝配向の
単結晶シリコン基板、３０１はゲイト電極である。勿
論、シリコン基板３００上にウェル領域を設けて、その
上にゲイト電極３０１を形成する様な構造であっても良
い。また、３０２、３０３で示される点線はそれぞれ後
にソース、ドレイン領域（ＬＤＤ領域を含む）となる領
域を示している。
【００４４】そして、この状態でシリコン基板３００に
対して〈１１０〉軸に相当する方向から不純物イオンを
添加する。なお、図３に示す様にゲイト電極下をマスク
としてゲイト絶縁膜を除去してシリコン表面を露出させ
ておくことが好ましい。不純物を添加するシリコン表面
にゲイト絶縁膜が存在すると、そこで不純物が散乱して
しまいチャネリングの原理を有効に活用できないからで
ある。
【００４５】ただし、ゲイト絶縁膜の膜厚が10nm以下と
いった様に薄ければ加速電圧を高くするなど添加条件を
最適化することで、ゲイト絶縁膜を介したチャネリング
により不純物を添加することも可能である。
【００４６】また、この時、不純物イオンの添加方向が
ゲイト電極３０１の長手方向に対して垂直になる様に素
子設計を行うことが好ましい。即ち、｛１００｝配向の
シリコン基板に対しては｛１００｝面内の〈１００〉軸
方向とソース／ドレイン間を結ぶ方向（チャネル長方
向）とが一致する様に素子設計を行う。こうすることで
ゲイト電極の長手方向に対して垂直な方向から不純物イ
オンが添加され、ゲイト電極下に均一に不純物イオンを
添加できる。
【００４７】勿論、用いるシリコン基板が｛１００｝配
向以外の配向面を示すもの（例えば｛１１１｝配向な
ど）であれば、必ずしも〈１００〉軸方向から不純物イ
オンを添加することが好ましいわけではない。重要なの
は、シリコン基板の最も原子密度の疎な面に対して垂直
に不純物イオンを添加するという概念である。
【００４８】また、図３に示す様にゲイト電極に対して
対称的に不純物イオンを添加することが好ましい。この
様な構成とするとゲイト電極３０１の下では両側から添
加された不純物イオンの濃度プロファイルが重なるの
で、局所的に濃度の高い領域を形成することができる。
本実施例では、その部分を実効的なパンチスルーストッ
パーとして利用する。
【００４９】なお、図３では〈１１０〉軸に沿った２方
向から不純物イオンを添加しているが、〈１１０〉軸に
沿った方向であればさらに多くの方向から添加する様な
構成とすることも可能である。
【００５０】以上の様にして不純物イオンを添加する
と、第１の不純物領域３０４、第２の不純物領域３０５
が形成される。なお、実際には不純物濃度は連続的に変
化するプロファイルをもつのだが、ここでは説明を簡略
化するため第１、第２の領域に大別して模式的に示すこ
とにする。
【００５１】第１の不純物領域３０４は、前述の様にゲ
イト電極を挟んで対称的に添加された不純物イオンの濃
度プロファイルが重なってできた領域であり、ここが実
質的にパンチスルーストッパーとして機能する。
【００５２】また、第２の不純物領域３０５はイオン添
加時の不純物拡散や飛程距離の関係で形成されてしまう
不純物領域であり、この領域をどれだけ小さく抑えるか
が本願発明の鍵である。ただその殆どはソース／ドレイ
ン領域３０２、３０３を形成する際に逆導電型の不純物
イオンで反転させられてしまう。
【００５３】また、ソース／ドレイン領域とはならない
第１の不純物領域３０４の周辺近傍は、ゲイト電極３０
１の影になって添加される不純物イオンが少ないため実
質的に基板濃度（又はウェル濃度）と変わらない程度の
不純物しか存在しない。
【００５４】特に、３０６で示されるシリコン表面から
深さ10nm以内の範囲では、完全にゲイト電極３０１の影
になるので、イオン添加時の衝突イオンのダメージを受
けにくく、添加される不純物イオンの濃度も第１の不純
物領域３０４と較べて1/5 以下（代表的には1/10以下、
好ましくは1/100 以下) である。
【００５５】本願発明はこの様な構成でパンチスルース
トッパーを形成するため、図１（Ｂ）、（Ｃ）に示す様
にキャリアが優先的に移動する領域（チャネル形成領域
１０６）と空乏層を抑制する領域（パンチスルーストッ
パー１０５）とを実質的に分離することができる。
【００５６】具体的には、パンチスルーストッパーの不
純物濃度が１×1018〜３×1018であってもチャネル形成
領域に存在する不純物濃度は１×1017atoms/cm3 以下
（典型的には１×1016〜５×1016atoms/cm3 ）とするこ
とができる。即ち、チャネル形成領域に含まれる不純物
（パンチスルーストッパーと同一導電型の不純物）の濃
度は、パンチスルーストッパーに含まれる不純物の濃度
の1/100 〜1/10にまで低減されている。
【００５７】その一方で、従来技術のままではチャネル
形成領域の不純物濃度はパンチスルーストッパーと同程
度かせいぜい１／２程度（５×1017〜１×1018atoms/cm
3 ）である。
【００５８】実際にはチャネル形成領域に対してしきい
値電圧制御用の不純物イオンを添加することもあるが、
最終的にチャネル領域内に存在する不純物の濃度は本願
発明の方が従来例よりも明らかに低い。少なくともパン
チスルーストッパーを形成するための不純物のチャネル
形成領域における濃度は、本願発明と従来例とで１桁近
くも異なることがシミュレーション結果で判明してい
る。
【００５９】この様に本願発明ではチャネル形成領域の
不純物濃度を基板濃度（又はウェル濃度）と同程度にま
で低減できる。そしてさらにチャネル形成領域にイオン
添加時のダメージを残さないため、ＭＯＳＦＥＴのモビ
リティを低下させることなく高速動作を行わせることが
可能である。
【００６０】以上の様に、シリコン基板に対して〈１１
０〉方向から不純物イオンを添加することが本願発明の
重要な構成である。本発明者らのシミュレーション結果
によれば、〈１１０〉軸からのずれ（ゆらぎ）が３°以
内（好ましくは２°以内）であれば、〈１１０〉軸から
添加した場合と同様の効果が得られる。
【００６１】例えば｛１００｝面を示す単結晶シリコン
基板を例にとると、基板面内に存在する＜１００＞軸を
４５°だけ傾けると＜１１０＞軸に一致する。従って、
この傾きが４５±３°（好ましくは４５±２°）の範囲
内に収まれば＜１１０＞軸から添加した場合と同様の効
果が得られるという事である。
【００６２】なお、従来はパンチスルーストッパーを形
成する際に基板面の鉛直方向に対して７°の傾きをもっ
た方向から添加していた。即ち、殆ど垂直に近い状態で
不純物イオンを添加している。従って、従来は本願発明
の様にチャネリングを利用してパンチスルーストッパー
を形成しようという概念はなかったと言える。
【００６３】以上の様に、本願発明のＭＯＳＦＥＴは短
チャネル効果を抑制したまま素子サイズを微細化するこ
とができるため、高い信頼性を維持したまま、高い動作
性能を実現することができる。さらに、キャリアの移動
する領域に余計な不純物が添加されないので、高いモビ
リティを有するＭＯＳＦＥＴを実現しうる。
【００６４】〔実施例２〕本実施例では、実施例１に示
した構造を有する本願発明のＭＯＳＦＥＴを利用してＣ
ＭＯＳ回路を構成した場合の例について図４を用いて説
明する。
【００６５】まず、｛１００｝配向のＰ型単結晶シリコ
ン基板４０１を準備し、不純物イオン注入によってＰ型
ウェル４０２、Ｎ型ウェル４０３を形成する。この様な
構成はいわゆるツインタブ構造であり、ウェル濃度は実
施例１に示した様に 1×1016〜 5×1017atoms/cm3 の範
囲で形成される。
【００６６】次に、公知のＬＯＣＯＳ法などにより選択
酸化を行い、フィールド酸化膜４０４を形成した後、熱
酸化工程によってシリコン表面に30nm厚の酸化膜（後の
ゲイト絶縁膜）４０５を形成する。（図４（Ａ））
【００６７】次に、ゲイト電極４０６、４０７を形成す
る。本実施例ではゲイト電極を構成する材料として導電
性を有するシリコン膜を用いるが、他にもタンタル、ク
ロム、タングステン、モリブデン等の導電膜を用いるこ
とができる。なお、本実施例ではゲイト電極幅を 0.18
μｍとする。
【００６８】ゲイト電極を形成したら、後にＰチャネル
型ＭＯＳＦＥＴとなる領域（図面向かって右側）をレジ
ストマスク４０８で覆い、その状態でシリコン基板５０
１に対して〈１１０〉軸方向からボロンを添加する。
（図４（Ｂ））
【００６９】実際には紙面と平行な方向が〈１００〉軸
となる様に素子の配置設計を行い、４５°の角度から斜
めに添加することで〈１１０〉軸方向からの不純物添加
を可能としている。なお、本願発明は４５±３°（好ま
しくは４５±２°）の範囲でれば十分な効果を得ること
ができる。
【００７０】本実施例では、イオンインプランテーショ
ン法によりピーク濃度が 1×1018atoms/cm3 のパンチス
ルーストッパー４０９を形成する。また、注入ガスはＢ
Ｆ2、加速電圧は10keV 、ドーズ量は 1×1013atoms/cm2
とする。
【００７１】なお、図４（Ｂ）では実質的にパンチスル
ーストッパーとして機能する部分のみを記載し、その他
の周辺に形成される弱い不純物領域の記載は省略する。
【００７２】次に、今度はシリコン基板に対してほぼ垂
直に砒素を添加する。砒素の濃度は5×1018〜 1×1019a
toms/cm3 となる様に添加条件を調節する。ここでは20
〜40nm程度の浅い接合を形成するためにイオンプランテ
ーション法、プラズマドーピング法、レーザードーピン
グ法のいずれかの手段を用いる。
【００７３】こうして形成される不純物領域４１０、４
１１の一部（チャネル形成領域と接する側の端部）は後
にＮチャネル型ＭＯＳＦＥＴのＬＤＤ（Lightly doped
drain ）領域として機能する。（図４（Ｃ））
【００７４】次に、Ｎチャネル型ＭＯＳＦＥＴとなる領
域をレジストマスク４１２で覆う。そしてレジストマス
ク４１２を形成したら、シリコン基板に対して〈１１
０〉軸方向からリンを添加してパンチスルーストッパー
４１３を形成する。
【００７５】本実施例では、イオンインプランテーショ
ン法によりピーク濃度が 1×1018atoms/cm3 となる様に
調節する。また、注入ガスはＰＨ3 、加速電圧は10keV
、ドーズ量は 1×1013atoms/cm2 とする。（図５
（Ａ））
【００７６】さらに、シリコン基板に対してほぼ垂直に
ボロンを添加し、後にＰチャネル型ＭＯＳＦＥＴのＬＤ
Ｄ領域として機能する不純物領域４１４、４１５を形成
する。この場合も浅い接合を形成することが望ましい。
（図５（Ｂ））
【００７７】図５（Ｂ）の状態が得られたら、次に酸化
珪素膜（図示せず）を堆積してエッチバックを行い、サ
イドウォール４１６、４１７を形成する。（図５
（Ｃ））
【００７８】次に、再びＰチャネル型ＭＯＳＦＥＴとな
る領域をレジストマスク４１８で覆い、砒素を 1×1020
atoms/cm3 の濃度で添加する。こうしてソース領域４１
９、ドレイン領域４２０が形成され、サイドウォール４
１６の下にはＬＤＤ領域４２１が形成される。（図６
（Ａ））
【００７９】なお、ソース／ドレイン領域を形成する場
合もイオンプランテーション法、プラズマドーピング
法、レーザードーピング法のいずれかの手段を用いて浅
い接合を形成することが望ましい。
【００８０】また、同様にＮチャネル型ＭＯＳＦＥＴと
なる領域をレジストマスク４２２で覆い、ボロンを 1×
1020atoms/cm3 の濃度で添加する。こうしてドレイン領
域４２３、ソース領域４２４が形成され、サイドウォー
ル４１７の下にはＬＤＤ領域４２５が形成される。（図
６（Ｂ））
【００８１】図６（Ｂ）の状態が得られたら、熱または
レーザーによるアニール処理を行い、添加した不純物の
活性化を行う。この時、不純物の拡散をできるだけ小さ
くする様な条件を設定することが必要である。
【００８２】ソース／ドレイン領域の活性化が終了した
ら、チタン膜を成膜してアニール処理を行い、ソース／
ドレイン領域及びゲイト電極の表面にチタンシリサイド
層４２６を形成する。勿論、他の金属膜を用いた金属シ
リサイドを形成することもできる。シリサイド層を形成
した後、チタン膜は除去する。
【００８３】次に、層間絶縁膜４２７を形成し、コンタ
クトホールを開けてソース電極４２８、４２９、ドレイ
ン電極４３０を形成する。勿論、電極形成後に水素化を
行うことも有効である。
【００８４】以上の様な工程によって、図６（Ｃ）に示
す様なＣＭＯＳ回路を得ることができる。このＣＭＯＳ
回路はＮチャネル型、Ｐチャネル型の両ＭＯＳＦＥＴに
対してパンチスルーストッパーを設けているが、どちら
か一方のみに設けた構成とすることも可能である。
【００８５】〔実施例３〕本実施例では、ゲイト電極を
形成する前に予めパンチスルーストッパーを形成する場
合の例について図７を用いて説明する。
【００８６】図７において、７００がシリコン基板、７
０１は後にソース領域が形成される領域（図中ではソー
ス領域と記載する）、７０２は後にドレイン領域が形成
される領域（図中ではドレイン領域と記載する）であ
る。従って、実際にはシリコン基板上にフィールド酸化
膜（図示せず）が形成された状態である。
【００８７】この状態でシリコン基板７００に対して
〈１１０〉軸方向からイオンインプランテーションによ
り不純物イオンを添加する。本実施例では添加ガスとし
てＢＦ2 を用い、加速電圧10keV 、ドーズ量３×1013at
oms/cm2 とする。
【００８８】こうして形成されるパンチスルーストッパ
ー７０３不純物濃度のピーク値が 1×1018atoms/cm3 と
なる様に調節され、その濃度ピークはシリコン基板７０
０の表面から深さ30〜100 nmの範囲内で幅10〜20nmの帯
状に存在する。
【００８９】また、シリコン表面近傍に位置するチャネ
ル形成領域７０４は、チャネリングの原理によってイオ
ン衝突によるダメージも少なく、不純物添加後に残存す
る不純物イオンの濃度も基板濃度（又はウェル濃度）と
同程度と低い。
【００９０】この様に本実施例の特徴は、チャネリング
の原理を利用して不純物イオンを添加するため、シリコ
ン表面へのダメージが非常に小さいこと、そしてシリコ
ン表面近傍で止まってしまう不純物が少ないため所望の
深さに急峻な濃度プロファイルでパンチスルーストッパ
ーを形成できること、が挙げられる。この効果は実施例
１の効果と同じである。
【００９１】〔実施例４〕本実施例では、ゲイト電極を
形成した後にゲイト電極の片面側のみから不純物イオン
を添加する場合の例について図８を用いて説明する。図
８において、８００はシリコン基板、８０１は後にソー
ス領域が形成される領域（図中ではソース領域と記載す
る）、８０２は後にドレイン領域が形成される領域（図
中ではドレイン領域と記載する）、８０３はゲイト電極
である。
【００９２】実施例１では図３に示した様にゲイト電極
を形成した状態で少なくとも２方向の〈１１０〉軸から
不純物イオンを添加している。しかしながら、本実施例
ではある１方向のみから添加することを特徴としてい
る。
【００９３】本実施例では後にソース領域が形成される
領域８０１側から不純物イオンを添加するため、形成さ
れたパンチスルーストッパー８０４は図８に示す様な形
状で形成される。勿論、チャネル形成領域８０５は実質
的にパンチスルーストッパー８０４とは分離され、パン
チスルーストッパーを形成する前の結晶性及び不純物濃
度をほぼそのまま維持することができる。
【００９４】本実施例の様な構成とすると、不純物イオ
ンの添加時に添加方向を変える必要がなくなるためスル
ープットが向上する。また、本実施例の様にソース領域
側から添加するとパンチスルーストッパー８０４とドレ
イン領域８０２とが接することがないので電界集中を防
ぐことができる。
【００９５】さらに、ソース領域８０１と接したパンチ
スルーストッパー８０４は、チャネル形成領域８０５と
ドレイン領域８０２との接合部でインパクトイオン化に
よって生じた正孔をソース領域へと引き出す効果を持た
せることができる。この事は特にＮチャネル型ＭＯＳＦ
ＥＴにおいて有効である。
【００９６】〔実施例５〕本願発明は従来のＩＣ技術全
般に適用することが可能である。即ち、現在市場に流通
している全ての半導体装置（ＭＯＳＦＥＴを部品として
含む製品）に適用しうる。なお、本明細書中において
「半導体装置」とは、単体素子だけでなく、複数の単体
素子で構成された集積化回路およびその様な集積化回路
を搭載した電子機器（応用製品）をも範疇に含むものと
する。
【００９７】例えば、ワンチップ上に集積化されたＲＩ
ＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロ
セッサに適用しうる。また、Ｄ／Ａコンバータ等の信号
処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコ
ンピュータ）用の高周波回路に至るまで、半導体を利用
する全ての集積化回路に適用しうる。
【００９８】図９に示すのは、マイクロプロセッサの一
例である。マイクロプロセッサは典型的にはＣＰＵコア
１１、ＲＡＭ１２、クロックコントローラ１３、キャッ
シュメモリー１４、キャッシュコントローラ１５、シリ
アルインターフェース１６、Ｉ／Ｏポート１７等から構
成される。
【００９９】勿論、図９に示すマイクロプロセッサは簡
略化した一例であり、実際のマイクロプロセッサはその
用途によって多種多様な回路設計が行われる。
【０１００】しかし、どの様な機能を有するマイクロプ
ロセッサであっても中枢として機能するのはＩＣ（Inte
grated Circuit）１８である。ＩＣ１８は半導体チップ
１９上に形成された集積化回路をセラミック等で保護し
た機能回路である。
【０１０１】そして、その半導体チップ１９上に形成さ
れた集積化回路を構成するのが本願発明の構造を有する
ＭＯＳＦＥＴ２０（Ｎチャネル型）、２１（Ｐチャネル
型）である。なお、基本的な回路はＣＭＯＳ回路を最小
単位として構成することで消費電力を抑えることができ
る。
【０１０２】また、本実施例に示したマイクロプロセッ
サは様々な電子機器に搭載されて中枢回路として機能す
る。代表的な電子機器としてはパーソナルコンピュー
タ、携帯型情報端末機器、その他あらゆる家電製品が挙
げられる。また、車両（自動車や電車等）の制御用コン
ピュータなども挙げられる。
【０１０３】さらに、本願発明を利用したＭＯＳＦＥＴ
で半導体回路を構成し、その回路で駆動する液晶表示装
置やＥＬ表示装置等の電気光学装置をも作製することも
できる。そして、その様な電気光学装置はノートパソコ
ン、携帯情報端末およびプロジェクターなどの表示ディ
スプレイとして利用することもできる。この様な電気光
学装置及びそれをディスプレイとして搭載した電子機器
も本明細書中では「半導体装置」の範疇に含む。
【０１０４】
【発明の効果】本願発明を利用することでパンチスルー
ストッパー構造を採用したＭＯＳＦＥＴにおけるチャネ
ル形成領域の不純物濃度を従来よりも低減することがで
きる。また、イオン衝突によるダメージを与えない様に
パンチスルーストッパーを形成することで、非常に高い
結晶性を維持したチャネル形成領域が得られる。
【０１０５】その結果、短チャネル効果を抑制すると同
時に不純物散乱によるオン電流及びモビリティの低下を
防ぐことが可能となり、高い信頼性と高い動作性能とを
併せ持ったＭＯＳＦＥＴを実現することができる。
【０１０６】そして、本願発明を利用したＭＯＳＦＥＴ
を組み合わせて回路を構成することで非常に動作特性の
優れた半導体装置を実現できる。従って、本願発明を利
用したＭＯＳＦＥＴは、今現在市場に流通している全て
の半導体装置と置き換えが可能であり、全ての半導体装
置の高性能化、高信頼性化を実現しうる。
【図面の簡単な説明】
【図１】 本願発明のＭＯＳＦＥＴ構造を説明するた
めの図。
【図２】 従来のＭＯＳＦＥＴ構造を説明するための
図。
【図３】 不純物イオンの添加工程の様子を示す図。
【図４】 本願発明のＭＯＳＦＥＴの作製工程を示す
図。
【図５】 本願発明のＭＯＳＦＥＴの作製工程を示す
図。
【図６】 本願発明のＭＯＳＦＥＴの作製工程を示す
図。
【図７】 不純物イオンの添加工程の様子を示す図。
【図８】 不純物イオンの添加工程の様子を示す図。
【図９】 電子機器の一例を示す図。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】単結晶シリコン基板でソース領域、ドレイ
    ン領域及びチャネル形成領域が形成された複数のＭＯＳ
    ＦＥＴで構成される回路を有する半導体装置において、 前記チャネル形成領域の下方には前記ソース領域及びド
    レイン領域とは逆導電型の不純物が添加された不純物領
    域が形成され、 前記チャネル形成領域に含まれる前記不純物の濃度は、
    前記不純物領域に含まれる前記不純物の濃度の1/100 〜
    1/10であることを特徴とする半導体装置。
  2. 【請求項２】請求項１において、前記不純物領域に含ま
    れる前記不純物の濃度は 1×1018〜1×1019atoms/cm3
    であることを特徴とする半導体装置。
  3. 【請求項３】請求項１において、前記不純物領域に含ま
    れる前記不純物の濃度は 1×1018〜1×1019atoms/cm3
    であり、実質的に前記ソース領域及びドレイン領域とは
    接していないことを特徴とする半導体装置。
  4. 【請求項４】請求項１において、前記チャネル形成領域
    に含まれる前記不純物の濃度は 1×1016〜 1×1017atom
    s/cm3 であることを特徴とする半導体装置。
  5. 【請求項５】単結晶シリコン基板に対して〈１１０〉軸
    方向から１３族又は１５族から選ばれた不純物を添加
    し、前記単結晶シリコン基板の表面から深さ20〜150 nm
    の範囲内に不純物領域を形成する工程を有し、 前記単結晶シリコン基板の表面から10nm以内の範囲に含
    まれる前記不純物の濃度が、前記不純物領域に含まれる
    前記不純物の濃度の 1/100〜1/10となることを特徴とす
    る半導体装置の作製方法。
  6. 【請求項６】単結晶シリコン基板上にゲイト絶縁膜及び
    ゲイト電極を形成する工程と、 前記単結晶シリコン基板に対して〈１１０〉軸方向から
    １３族又は１５族から選ばれた不純物を添加する工程
    と、 前記不純物の添加工程により前記単結晶シリコン基板の
    表面から深さ20〜150nmの範囲内に不純物領域を形成す
    る工程と、 を有し、 前記単結晶シリコン基板の表面から10nm以内の範囲に含
    まれる前記不純物の濃度が、前記不純物領域に含まれる
    前記不純物の濃度の 1/100〜1/10となることを特徴とす
    る半導体装置の作製方法。
  7. 【請求項７】請求項６において、前記不純物領域を形成
    する工程は前記ゲイト電極の長手方向に垂直な２方向か
    ら行われることを特徴とする半導体装置の作製方法。
  8. 【請求項８】請求項５または請求項６において、前記不
    純物領域に含まれる前記不純物の濃度は 1×1018〜 1×
    1019atoms/cm3 であることを特徴とする半導体装置の作
    製方法。
  9. 【請求項９】請求項５または請求項６において、前記単
    結晶シリコン基板の表面から10nm以内の範囲に含まれる
    前記不純物の濃度は 1×1016〜 1×1017atoms/cm3 であ
    ることを特徴とする半導体装置の作製方法。
  10. 【請求項１０】請求項５または請求項６において、前記
    不純物の添加工程は露出した前記単結晶シリコン基板の
    表面に対して行われることを特徴とする半導体装置の作
    製方法。
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