JP2961525B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に短いゲートの形成が容易であり、
低濃度領域をドレインにのみ形成してソースの抵抗を減
少させることのできる半導体装置及びその製造方法に関
する。
【0002】
【従来の技術】半導体装置が高集積化されるにつれてゲ
ートの幅が狭くなって、チャンネルの長さが短くなる。
従って、ドレイン付近の電界強度が増加して、素子動作
時にドレイン付近の空乏層でチャンネル領域のキャリア
が加速されてゲート酸化膜へ注入されるホットキャリア
効果(hot-carrier effect)が起きる。前記ゲート酸化膜
に注入されたキャリアは、半導体基板とゲート酸化膜と
の界面に準位を生成させて、しきい値電圧(threshold v
olatge: VTH) を変化させるか、あるいは相互コンダ
クタンスを低下させて素子特性を低下させる。従って、
ホットキャリア効果による素子特性の低下を減少させる
ためにLDD(Lightly Doped Drain) などの構造が用い
られている。
【0003】図5は、従来の半導体装置の断面図であ
る。前記半導体装置はP形半導体基板11上の所定部分
に素子の活性領域を限定する素子分離領域13がLOC
OS(Local Oxidation of Silicon)方法によって形成さ
れる。そして、半導体基板11の活性領域上の所定部分
にゲート酸化膜15を介在させてゲート17が形成さ
れ、このゲート17上にキャップ層19が形成される。
また、ゲート17とキャップ層19との側面に、側壁2
3が形成される。そして、ゲート17の両側の半導体基
板11には、N形の不純物が低濃度にドーピングされた
LDD構造を成す低濃度領域21が形成される。次に、
半導体基板11に、低濃度領域21と所定部分重畳する
ようにN形の不純物が高濃度にドーピングされてソース
領域25及びドレイン領域27が形成される。ソース領
域25及びドレイン領域27は、キャップ酸化膜19と
側壁23とをマスクとして形成されるもので、ゲート1
7との間に低濃度領域21が残るようにする。
【0004】
【発明が解決しようとする課題】しかし、上述した半導
体装置は、LDD構造を成す低濃度領域がドレイン領域
だけでなくソース領域にも形成されるので、ソース抵抗
が増加して電流特性が低下するという問題点があった。
そして、ドレインのバイアスが増加すると、空乏領域が
増加してソースの電位障壁を低くするドレイン−誘起障
壁減少(Drain-Induced Barrier Lowing:以下、“DI
BL”という)が生じる問題点があった。
【0005】また、フォトリソグラフィ方法の限界によ
って、ゲートの幅を減らし難いという問題点もあった。
従って、本発明の目的は、LDDを形成する低濃度領域
をドレイン領域にのみ形成してソース抵抗を減少させる
ことのできる半導体装置を提供することにある。
【0006】本発明の他の目的は、チャンネルの長さが
短い場合にもDIBLの発生を抑制し得る半導体装置を
提供することにある。本発明の別の目的は、短いゲート
を形成し得る半導体装置の製造方法を提供することにあ
る。
【0007】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項1に係る半導体装置は、第1導電
型の半導体基板と、前記半導体基板の表面の所定部分に
形成され、素子の活性領域を限定する素子分離領域と、
前記半導体基板上の活性領域の一端側の所定部分に形成
されたトレンチと、前記トレンチの底面上の所定部分に
前記トレンチの側面と所定距離だけ離隔するように形成
されたゲート酸化膜と、前記ゲート酸化膜上に形成さ
れ、両側面が露出されたゲートと、前記ゲートの一方の
側面と前記トレンチの側面との間の底面に前記半導体基
板と反対の導電型である第2導電型の不純物が低濃度に
ドーピングされた低濃度領域と、前記ゲートの他方の側
面側に位置するトレンチ底面に前記第2導電型の不純物
が高濃度にドーピングされたソース領域と、前記活性領
域の、トレンチの形成されていない部分に前記第2導電
型の不純物が高濃度にドーピングされたドレイン領域
と、を含んで構成する。
【0008】このような半導体装置は、請求項に係る
発明のように、第1導電型の半導体基板の表面に活性領
域と素子分離領域とを形成し、前記活性領域の一端側の
所定部分にトレンチを形成する工程と、該トレンチの側
面と底面とを含む前記半導体基板の表面にゲート酸化膜
を形成する工程と、前記ゲート酸化膜を介在させて前記
トレンチの側面に一方の側面が接合し、且つ他方の側面
が露出される側壁を形成する工程と、一方の側面が前記
側壁の他方の側面に接合し、且つ他方の側面が露出され
るゲートを形成する工程と、 前記側壁と前記ゲート
マスクとして、前記ゲートの他方の側面側に位置するト
レンチ底面と、前記活性領域のトレンチの形成されてい
ない部分とに前記第2導電型の不純物を高濃度ドーピ
ングしてソース領域とドレイン領域とを形成する工程
と、前記側壁を除去し、前記ゲートの一方の側面と前記
トレンチの側面との間に形成された底面に、前記ゲート
をマスクとして前記第2導電型の不純物をイオン注入し
て低濃度領域を形成する工程と、を含んで構成される製
造方法により製造することができる。
【0009】また、請求項2および請求項に係る発明
では、前記トレンチが500〜2000Åの深さに形成
されたものとする。また、請求項3および請求項に係
る発明では、前記ゲートが300〜2000Åの幅に形
成されたものとする。また、請求項4および請求項
係る発明では、前記ドレイン領域が前記トレンチの底面
と同じ深さを有するものとする。
【0010】
【0011】
【0012】
【0013】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を詳細に説明する。
【0014】
【0015】
【0016】
【0017】
【0018】
【0019】
【0020】
【0021】
【0022】
【0023】
【0024】
【0025】図は、本発明の半導体装置の一実施例を
示す断面図である。この導体装置は、P形半導体基板
31の表面の所定部分に形成された素子分離領域33で
素子の活性領域が限定してあり、この活性領域の一端側
の所定部分には、反応性イオンエッチング(以下、RI
Eという。)またはプラズマエッチングなどのドライエ
ッチングによって形成された、500〜2000Å程度
の深さのトレンチ37が設けてある。
【0026】そして、トレンチ37の底面の所定部分上
に形成されたゲート酸化膜41を介在させて、300〜
2000Å程度の幅を有して両側面が露出されたゲート
43が形成してある。トレンチ37の側面とゲート43
の一方の側面との間の底面には、半導体基板31と反対
の導電型であるヒ素Asまたは燐PなどのN形不純物
が、ゲート43をマスクとして低濃度にドーピングされ
た低濃度領域45が設けてある。この低濃度領域45
は、LDD構造を形成するためのもので、ゲート43の
下面と所定部分重畳するように形成されている。
【0027】そして、ゲート43の他方の側面側に位置
する、トレンチ37底面の低濃度領域45が形成されて
いない部分にはソース領域49が、活性領域のトレンチ
37の形成されていない部分にはドレイン領域51が、
それぞれN形不純物を高濃度にドーピングして形成され
ている。ドレイン領域51は、低濃度領域45と所定部
分重畳するように、トレンチ37の底面の深さまで形成
されて電気的に連結される。そして、ソース領域49と
低濃度領域45との間はチャンネル領域になる。
【0028】このような構成の半導体装置では、低濃度
領域45がチャンネル領域とドレイン領域51との間に
のみ形成され、且つソース領域49の間には形成されな
いので、ソース抵抗は増加しない。図(A)乃至
(D)は、図に示した半導体装置の製造方法を示す工
程図である。
【0029】図(A)を参照すると、先ず、P形半導
体基板31の表面の所定部分に厚さ3000〜5000
Å程度の素子分離領域33を形成して、素子の活性領域
を限定する。そして、半導体基板31の活性領域の一端
側の所定部分に、RIEまたはプラズマエッチングなど
のドライエッチングを含むフォトリソグラフィ方法によ
って、深さ500〜2000Å程度のトレンチ37を形
成する。半導体基板31は、上述したP形のものに限ら
れず、N形のものを使用してもよい。そして、素子分離
領域33を形成してからトレンチ37を形成したが、こ
れと反対に、トレンチ37を形成してから素子分離領域
33を形成してもよい。
【0030】図(B)を参照すると、トレンチ37の
底面を含む半導体基板31の表面に、しきい値電圧(thr
eshold voltage) の調節とパンチスルーの抑制のため
に、半導体基板31と同一の導電型であるボロンBまた
はBF2 などのP形不純物を垂直方向にイオン注入す
る。そして、トレンチ37の内部表面(側面および底
面)を含む半導体基板31の表面を熱酸化させて厚さ3
0〜100Å程度のゲート酸化膜41を形成する。
【0031】図(C)を参照すると、素子分離領域3
3とゲート酸化膜41の上部にCVD方法で酸化シリコ
ンなどの絶縁物質を厚く蒸着した後、RIEなどの方法
でエッチバックしてトレンチ37の側面に幅300〜1
000Å程度の側壁47を形成する。この際、側壁47
は、一方の側面がトレンチ37の側面に形成されたゲー
ト酸化膜41に接合されて露出されず、他方の側面が露
出される。
【0032】図(D)を参照すると、上述した構造の
全表面に不純物のドーピングされた多結晶シリコンを蒸
着した後、RIEなどの方法でエッチバックして、幅3
00〜2000Å程度のゲート43を形成する。このゲ
ート43の一方の側面は、側壁47の他方の側面に接合
され、且つゲート43の他方の側面が露出されている。
上述したように、ゲート43をエッチバックによって形
成するので、通常のフォトリソグラフィ方法によって形
成する時より幅を狭く形成することができる。
【0033】そして、ゲート43及び側壁47をマスク
として、半導体基板31と反対の導電型であるヒ素As
または燐PなどのN形不純物を1. 0×1014〜5. 0
×1015/ cm2 程度のドーズでイオン注入して、半導体
基板31にソース領域49及びドレイン領域51を形成
する。この際、トレンチ37の形成されていない部分、
即ち側壁47の一方の側面側に形成されるドレイン領域
51は、トレンチ37の底面の深さまで形成されなけれ
ばならない。
【0034】図(E)を参照すると、トレンチ37の
側壁に形成された前記側壁47及びゲート酸化膜41を
ウェットエッチングして除去する。そして、前記ゲート
43をマスクとして、上述した構造の全表面に半導体基
板31と反対の導電型であるヒ素Asまたは燐Pなどの
N形不純物を1.0×1013〜1.0×1015/cm2
度のドーズでイオン注入して、ゲート43の一方の側面
とドレイン領域51との間に低濃度領域45を形成す
る。この低濃度領域45は、LDD構造を形成するため
のものであるが、ゲート43とソース領域49との間に
は形成されず、ゲート43とドレイン領域51との間に
のみドレイン領域51と接合を成すように形成されるの
で、ソース抵抗が増加することはない。
【0035】
【発明の効果】上述したように、本発明は半導体基板の
所定部分にトレンチを形成し、このトレンチの側面にそ
れぞれのエッチバック工程によってゲートを形成する
が、このゲートをマスクとして、LDD構造を形成する
ための低濃度領域をゲートの一方の側面とドレイン領域
との間に形成し、ゲートをマスクとして、ソース及びド
レイン領域を形成して、チャンネル領域がトレンチによ
って直角を成し、ゲートに比べて長く形成されるように
する。
【0036】従って、本発明はLDDを形成する低濃度
領域をドレイン領域にのみ形成するので、ソース抵抗が
増加せず、狭いゲートを容易に形成することができ、且
つチャンネルの長さが短い場合にもDIBLの発生を抑
制することができるという効果がある。
【図面の簡単な説明】
【図1】 本発明の一実施例による半導体装置の断面図
【図2】 (A)乃至(D)は図1に示した半導体装置
の製造工程図
【図3】 本発明の他の実施例による半導体装置の断面
【符号の説明】
31 半導体基板 33 素子分離領域 37 トレンチ 41 ゲート酸化膜 43 ゲート 45 低濃度領域 47 側壁 49、51 ソース及びドレイン領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平6−310711(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 29/78

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項1】第1導電型の半導体基板と、 前記半導体基板の表面の所定部分に形成され、素子の活
    性領域を限定する素子分離領域と、 前記半導体基板上の活性領域の一端側の所定部分に形成
    されたトレンチと、前記 トレンチの底面上の所定部分に前記トレンチの側面
    と所定距離だけ離隔するように形成されたゲート酸化膜
    と、 前記ゲート酸化膜上に形成され、両側面が露出されたゲ
    ートと、 前記ゲートの一方の側面と前記トレンチの側面との間の
    底面に 前記半導体基板と反対の導電型である第2導電型
    の不純物が低濃度にドーピングされた低濃度領域と、 前記ゲートの他方の側面側に位置するトレンチ底面に
    記第2導電型の不純物が高濃度にドーピングされたソー
    ス領域と、前記活性領域の、トレンチの形成されていない部分に前
    記第2導電型の不純物が高濃度にドーピングされたドレ
    イン領域と、 を含むことを特徴とする半導体装置。
  2. 【請求項2】前記トレンチが500〜2000Åの深さ
    に形成されたことを特徴とする請求項1記載の半導体
    装置。
  3. 【請求項3】前記ゲートが300〜2000Åの幅に形
    成されたことを特徴とする請求項1または請求項2に記
    載の半導体装置。
  4. 【請求項4】前記ドレイン領域が前記トレンチの底面と
    同じ深さを有することを特徴とする請求項1〜請求項3
    のいずれか1つに記載の半導体装置。
  5. 【請求項5】第1導電型の半導体基板の表面に活性領域
    と素子分離領域とを形成し、前記活性領域の一端側の所
    定部分にトレンチを形成する工程と、 該トレンチの側面と底面とを含む前記半導体基板の表面
    にゲート酸化膜を形成 する工程と、 前記ゲート酸化膜を介在させて前記トレンチの側面に一
    方の側面が接合し、且つ他方の側面が露出される側壁を
    形成する工程と、 一方の側面が前記側壁の他方の側面に接合し、且つ他方
    の側面が露出されるゲートを形成する工程と、 前記側壁と前記ゲートとをマスクとして、前記ゲートの
    他方の側面側に位置するトレンチ底面と、前記活性領域
    のトレンチの形成されていない部分とに前記第2導電型
    の不純物を高濃度にドーピングしてソース領域とドレイ
    ン領域とを形成する工程と、 前記側壁を除去し、前記ゲートの一方の側面と前記トレ
    ンチの側面との間に形成された底面に、前記ゲートをマ
    スクとして前記第2導電型の不純物をイオン注入して低
    濃度領域を形成する工程と、 を含んで構成されることを特徴とする半導体装置の製造
    方法。
  6. 【請求項6】前記トレンチを500〜2000Åの深さ
    に形成することを特徴とする請求項5に記載の半導体装
    置の製造方法。
  7. 【請求項7】前記ゲートを300〜2000Åの幅に形
    成することを特徴とする請求項5または請求項6に記載
    の半導体装置の製造方法。
  8. 【請求項8】前記ドレイン領域を前記トレンチの底面と
    同じ深さまで形成することを特徴とする請求項5〜請求
    項7のいずれか1つに記載の半導体装置。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19758430C2 (de) * 1997-04-28 2002-09-05 Infineon Technologies Ag Integrierte Schaltungsanordnung mit mindestens einem vertikalen MOS-Transistor und Verfahren zu deren Herstellung
KR100307531B1 (ko) * 1999-08-09 2001-11-01 김영환 모스페트 소자와 이를 이용한 메모리셀 및 그 제조 방법
KR100338783B1 (en) * 2000-10-28 2002-06-01 Samsung Electronics Co Ltd Semiconductor device having expanded effective width of active region and fabricating method thereof
US7301193B2 (en) * 2004-01-22 2007-11-27 Spansion Llc Structure and method for low Vss resistance and reduced DIBL in a floating gate memory cell
KR100525960B1 (ko) 2004-02-05 2005-11-02 삼성전자주식회사 반도체 소자 형성방법
KR100772717B1 (ko) * 2005-01-31 2007-11-02 주식회사 하이닉스반도체 비대칭셀트랜지스터를 갖는 반도체소자 및 그의 제조 방법
KR100663008B1 (ko) * 2005-07-21 2006-12-28 동부일렉트로닉스 주식회사 드레인 확장형 모스 트랜지스터 및 그 제조 방법
KR100771539B1 (ko) * 2005-12-29 2007-10-31 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자 및 그 제조방법
JP2008130896A (ja) * 2006-11-22 2008-06-05 Fuji Electric Device Technology Co Ltd 半導体装置
TWI381486B (zh) * 2008-09-22 2013-01-01 Nyquest Technology Corp 半導體之製造方法(一)
JP5442235B2 (ja) * 2008-11-06 2014-03-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US9129825B2 (en) 2013-11-01 2015-09-08 International Business Machines Corporation Field effect transistor including a regrown contoured channel

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5775460A (en) * 1980-10-28 1982-05-12 Toshiba Corp Manufacture of semiconductor device
US4532698A (en) * 1984-06-22 1985-08-06 International Business Machines Corporation Method of making ultrashort FET using oblique angle metal deposition and ion implantation
US4649638A (en) * 1985-04-17 1987-03-17 International Business Machines Corp. Construction of short-length electrode in semiconductor device
US5302843A (en) * 1990-07-26 1994-04-12 Semiconductor Energy Laboratory Co., Ltd. Improved vertical channel transistor
US5466961A (en) * 1991-04-23 1995-11-14 Canon Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US5180680A (en) * 1991-05-17 1993-01-19 United Microelectronics Corporation Method of fabricating electrically erasable read only memory cell
JP3159850B2 (ja) * 1993-11-08 2001-04-23 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
US5554550A (en) * 1994-09-14 1996-09-10 United Microelectronics Corporation Method of fabricating electrically eraseable read only memory cell having a trench
KR0168155B1 (ko) * 1995-03-14 1998-12-15 김주용 플래쉬 이이피롬 셀 및 그 제조방법
KR0166840B1 (ko) * 1995-05-12 1999-01-15 문정환 리세스 채널 구조를 갖는 반도체 소자 및 그의 제조방법
US5998288A (en) * 1998-04-17 1999-12-07 Advanced Micro Devices, Inc. Ultra thin spacers formed laterally adjacent a gate conductor recessed below the upper surface of a substrate

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