KR960013947B1 - 저농도 드레인(ldd) 영역을 갖는 모스(mos) 트랜지스터 제조방법 - Google Patents
저농도 드레인(ldd) 영역을 갖는 모스(mos) 트랜지스터 제조방법 Download PDFInfo
- Publication number
- KR960013947B1 KR960013947B1 KR1019930013071A KR930013071A KR960013947B1 KR 960013947 B1 KR960013947 B1 KR 960013947B1 KR 1019930013071 A KR1019930013071 A KR 1019930013071A KR 930013071 A KR930013071 A KR 930013071A KR 960013947 B1 KR960013947 B1 KR 960013947B1
- Authority
- KR
- South Korea
- Prior art keywords
- drain
- gate
- region
- substrate
- forming
- Prior art date
Links
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000004519 manufacturing process Methods 0.000 claims abstract description 7
- 230000003647 oxidation Effects 0.000 claims abstract description 5
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 5
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 230000003064 anti-oxidating effect Effects 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 2
- 239000003963 antioxidant agent Substances 0.000 claims 1
- 230000003078 antioxidant effect Effects 0.000 claims 1
- 229920001296 polysiloxane Polymers 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 34
- 125000006850 spacer group Chemical group 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
내용 없음.
Description
제1도는 본 발명의 공정으로 형성된 LDD 타입 MOS 소자의 단면도.
제2도(a)∼(g)는 본 발명의 공정도.
제3도(a)-(b)는 제2도(d)의 단계를 보다 상세히 설명하는 공정도.
제4도는 종래의 LDD 구조의 MOS 소자 단면도.
제5도는 종래의 GGO 구조의 MOS 소자 단면도.
제6도는 종래의 ITLDD 구조의 MOS 소자 단면도이다.
본 발명은 모스(MOS) 트랜지스터에 관한 것으로, 특히 저능도 도핑된 드레인(LDD; Lightly Doped Drain) 영역을 갖는 개선된 LDD형 MOS 트랜지스터 제조방법에 관한 것이다.
반도체 칩내에 많은 소자를 집적시키는 경향에 따라 소위 서브-마이크론급 모스 소자를 형성함에 있어서 소위 단채널 효과등 미세화에 따른 제반 문제가 발생된다. 이를 극복하기 위해서 일반적으로 소위 LDD형 MOS 소자를 형성하고 있다. 이러한 구조에 따라 미세하게 소자를 형성하여도 그 전기적 특성이 유지되고 동일 면적의 칩내에 많은 소자를 집적할 수 있어 유리하다. 이러한 배경하에서 그동안 많은 구조의 LDD 타입 MOS 소자가 제안되어 왔다. 몇가지 예를 제4도 내지 제6도에 단면도로 나타내었다.
제4도의 예는 잘 알려진 게이트 측벽 스페이서를 구조로 하여 LDD 구조를 실현시킨 MOS 소자를 보인 것이다. 게이트 전극(30) 양옆에 저농도 불순물 층의 형성과 게이트 전극 측벽에 절연 스페이서(31)를 형성한 후 고농도 불순물 주입에 의해서 소오스/드레인(32)을 형성한다. LDD는 드레인 가장자리 부분의 n-영역(32A)이 그 부분에 형성되는 전기장을 약화시켜 핫-캐리어(hot-carrier) 효과를 줄인다.
또 다른 예는 제5도에 도시된 구조를 가지며, 이 구조는 제4도와 유사하나 다른점은 폴리게이트(40) 형성후 산화과정을 거쳐 소오스와 드레인(41) 가장자리 부분 산화층(42)을 채널 영역위의 산화층(43) 보다 약간 두껍게 구성한다는 점이다.
이것은 GGO(Graded-Gate-Oxide) MOS 소자로 명명된 구조로서 이 구조에서는 게이트 드레인간 용량(CGD)을 줄일 수 있고, 드레인 가장자리에서 게이트에 의한 전계를 약화시켜 핫-캐리어 효과를 줄일 수 있게 한다.
제6도의 예는 소위 인버스 T형 게이트 구조를 갖는 LDD 구조의 MOS 소자의 예를 보인 것이다. 이것은 게이트 폴리스페이서(51)를 소스, 드레인의 n- 영역(52) 위에까지 확장시킨 것이 특징이다.
이와 같은 ITLDD(Inverse-T-LDD) 구조에서는 게이트 폴리가 드라인 영역의 n- 영역위에까지 확장되어 있어 핫-캐리어 현상으로 인해서 드레인 영역위의 산화층에 트랩된 전자의 영향에 기인한 드레인 저항(Rd)의 증가를 해결한다는 것이 기본 취지이다.
그러나, 상기의 구조를 갖는 여러 MOS 소자에서는 모두 고신뢰성을 위해 형성한 n- 영역이 불필요하게 소오스 영역에도 형성되고 있다는 것이 문제로서 이것 때문에 상호 콘덕턴스(gm)와 전류 구동 능력이 감소한다는 문제가 발생하고, 더우기 제4도와 제5도의 구조에서는 핫-캐리어 현상이 발생되는 싯점에서 저항(Rd)이 증가하는 문제가 있으며, 또한 제6도의 구조에서는 용량(CGD)이 증가하는 문제가 있다.
본 발명은 상기 제기된 문제를 해결하도록 드레인 영역에서만 저농도 불순물 영역을 갖게하는 개선된 LDD형 MOS 소자의 제조방법을 제공하고자 한다.
본 발명의 또 다른 목적은 드레인 영역위의 게이트 폴리실리콘에 의해 핫-캐리어 효과에 관련한 저항의 증가를 억제하는 LDD형 MOS 소자의 제조방법을 제공하는 것이다.
본 발명의 목적을 달성하기 위해서 이 발명에서 제공하는 제조 공정은 반도체 기판에 형성된 비대칭 소오스 드레인을 갖는 모오스 트랜지스터 제조방법에 있어서, 상기 기판에 게이트 전극을 형성하고, 상기 기판의 소오스 영역과 게이트 전극 소오스 측벽에 산화방지막을 형성하고, 열산화를 하여 드레인 영역과 게이트 전극 측벽에 산화막을 형성 이방성 식각으로 게이트 측면 하부에 산화막 측벽을 형성하고, 상기 기판에 제1도전형 저농도 불순물을 주입 저농도 드레인을 형성하고, 상기 기판전면에 폴리실리콘막을 형성후 이 이방성 식각으로 실리콘 게이트 측벽을 형성하고, 상기 산화방지 막을 제거하고, 상기 기판전면에 제1도 전형 고농도 불순물을 주입 소오스 드레인을 형성하는 것으로 이루어지고 있다.
언급되었듯이 공정중에 질화층이 소스 영역 위에만 잔유케하여 이 질화층이 산화를 억제하면서 드레인 영역 형성 부분에서만 국한하여 산화막을 채널 영역측에 비해 두껍게 성장시켜 형성하고, 드레인 측에서만 게이트 측벽 스페이서를 형성하여 자기 정렬 방식으로 불순물 영역을 형성하므로 발명의 목적을 달성하게 한다.
본 발명의 구조에서는 드레인 영역에서만 저농도 불순물 영역이 형성되므로 이 n- 영역은 드레인 영역의 전계 세기를 약화시키고 따라서 핫-캐리어 효과를 줄인다. 또한 고농도 불순물 영역으로만 된 소오스 영역에 의해서 상호 컨덕턴스(gm)와 전류 구동 능력이 향상된다. 그리고 드레인측의 산화막을 채널측의 산화막 보다 두껍게 한 구조를 취하고 있으므로 용량(CGD)을 감소시키는 역할을 한다.
드레인 영역위의 게이트 폴리실리콘은 핫-캐리어 현상 발생후 드레인 영역위의 산화층에 트랩되는 전자에 기인한 저항(Rd)이 증가되는 것을 방지한다 즉, 종래 기술에서는 산화층에 트랩된 전자가 전제를 형성하여 드레인 가장자리에서 공핍층을 형성하기 때문에 저항이 증가하는 것이었으나, 본 발명 구조에서는 양(+) 전압이 걸린 게이트 폴리실리콘의 전계가 드레인 가장자리에서 전자를 실리콘 표면으로 모이게 하므로 핫-캐리어 현상후에도 저항이 증가하지 않는 것이다.
이와 같은 특징을 지니는 본 발명의 공정 수순을 일실시예를 통해서 다음에 설명한다. 제2도(a)∼(g)는 본 실시예에 따른 공정도를 단면으로 나타낸 것이며 제1도는 공정 결과 나타낸 MOS 소자의 단면구조를 보인 것이다.
본 발명의 공정을 진행하기 위해서 제2도(a)와 같이 소자분리 공정을 거친 준비된 실리콘 기판(1) 상에 게이트 절연층(3)을 열산화시켜 형성하고 그 위에 게이트 전극 형성 영역(G)에 게이트 전극(4)을 패턴 형성한다. 게이트 전극은 이를테면 n+로 도핑된 다결정 실리콘으로 형성된다. 도면에서 게이트 전극(4)을 기준으로 양옆의 반도체 영역은 드레인 영역(D)이고 다른 한 영역은 소오스 영역(S)이다. 그리고 참조부호 '2' 는 소자분리 영역이다.
다음에 제2도(b)와 같이 MOS 소자의 드레인 영역(D)과 게이트 영역의 반(1/2) 정도를 제외한 나머지 영역을 300∼400Å 정도의 얇은 질화층(5)으로 덮는다. 이것은 질화층의 전면에 도포하고 포토 레지스트층(6)을 사용한 사진 식각으로 형성된다. 이것은 질화층에 의해 가려진 부분이 공정중 보호되는 효과를 제공하므로 보호층이 된다.
본 발명에서는 채널 영역에서의 게이트 절연층 두께보다 드레인측의 절연층 두께를 두껍게 하는 구조를 취하므로 제2도(c)와 같이 열산화 기법으로 산화층(7)을 형성한다. 따라서, 이 과정에 의해서 드레인 영역측 절연층(3A)은 채널영역에서의 게이트 절연층(3B) 두께보다 약 2배 정도 두껍게 되고 본 실시예에서는 약 350∼450Å 두께 정도이다.
다음에 제2도(d)에서 보듯이 게이트 전극(4)의일부가 노출되도록 상기 제2도(c) 단계에서 형성한 산화층(7)의 일부를 제거한다. 이를 자세히 설명하면, 제2도(c)의 단계에서 제3도(a)와 같이 기판 전면에 포토레지스트층(PR)을 도포하고 에치백으로 포토층을 일부만 제거한다.
따라서 제3도(b)와 같이 포토층을 잔유시키므로써 산화막(7)이 일부 노출되므로 건식식각으로 노출된 산화막 부위를 제거하면 제2도(d)의 형상을 얻을 수 있다.
또는 전면에 포토레지스트층을 도포한 후 에치백으로 제거할 때 패드 산화막(9)의 식각률이 더 빠르도록 공정 조건을 조절하여 제2도(d)의 형상을 얻을 수도 있다.
이와 같이 제2도(d)의 'A' 부분과 같이 게이트 전극의 일부를 노출시킨 후 전면에 걸쳐 이온 주입을 행한다. 인이온을 주입하므로써 게이트 전극 양옆으로 기판 영역에서는 저농도 불순물 영역이 형성된다. 이것은 통상의 LDD 공정시 저농도 영역 형성 공정과 동일한 것이다.
이어서 제2도(e)와 같이 게이트 전극의 측벽상에 고농도 불순물이 도핑된 다결정 실리콘으로 된 측벽 스페이서를 형성하게 되는데 이것은 기판 전면에 고농도 불순물 함유된 실리콘층을 형성하고 건식식각에 의해 형성된다. 여기서 제2도(d)에서 일부 노출된 게이트 전극을 부분(A)을 통해서 여기 형성된 실리콘층과 접촉하고 따라서 제2도(e)과 같이 드레인 영역(D)측의 스페이서(81)는 게이트 측벽에 잔유한 절연 격벽(71)을 사이에 두고 게이트 전극(4)과 연결되고 소오스 영역(S)측 스페이서(82)는 질화층(5)에 의해 게이트 전극(4)과는 분리된다.
계속하여, 하지층을 보호하고 있던 질화층(5)을 제거하기 위하여 습식에칭을 행하면 질화층상의 측벽 스페이서(82)도 떨어지므로(lift off) 제거된다. 이렇게 하여 소오스 영역(S)측 게이트 측벽은 개방되고 반면에 드레인측 게이트 측벽에는 격벽(71)과 스페이서(81)가 형성되고 있다.
다음에 제2도(f)와 같이 고농도 비소 불순물 이온을 주입하여 고농도 소오스 영역과 고농도 드레인 영역을 형성한다. 소오스측에서는 게이트 측벽이 노출되어 있으므로 소오스 영역은 고농도 불순물 영역으로 형성되고 반면에 드레인 영역에서는 게이트 측벽 스페이서 폭만큼 블록킹되어 이온이 주입되므로 제2도(g)에 보듯이 저농도 불순물 영역(D2)이 형성된다.
이와같이 하여 제2도(g)와 같이 고농도 소오스 영역(9)과 저농도 및 고농도 불순물 영역을 갖는 드레인 영역(10)이 형성되고 층간 절연층(11) 및 금속층(12)을 형성하여 소자를 완성한다.
본 발명에 의해서 드레인 영역과는 별도로 형성되는 고농도의 소오스 영역으로 인해 gm과 전류구동능력이 향상되고, 드레인 가장자리의 GGO 구조로 인해 전계 세기와 용량(CGD)가 감소되어 핫-캐리어에 의한 영향이 줄어들며, 드레인 영역위의 게이트 폴리 스페이서로 인해서 핫-캐리어 발생후에도 저항(Rd)가 증가하는 것을 억제할 수 있다.
Claims (2)
- 반도체 기판에 형성된 비대칭 소오스 드레인을 갖는 모오스 트랜지스터 제조방법에 있어서, 상기 기판에 게이트 전극을 형성하고, 상기 기판의 소오스 영역과 게이트 전극 소오스 측벽에 산화방지 막을 형성하고, 열산화를 하여 드레인 영역과 게이트 전극 측벽에 산화막을 형성 이방성 식각으로 게이트 측면 하부에 산화막 측벽을 형성하고, 상기 기판에 제1도전형 저농도 불순물을 주입 저농도 드레인을 형성하고, 상기 기판전면에 폴리실리콘막을 형성후 이 이방성 식각으로 실리콘 게이트 측벽을 형성하고, 상기 산화방지막을 제거하고, 상기 기판 전면에 제1도전형 고농도 불순물을 주입 소오스 드레인을 형성하는 것을 특징으로 하는 반도체 제조방법.
- 제1항에 있어서, 산화방지막 제거시 습식식각으로 진행 게이트 소오스 측벽을 동시에 제거하는 것을 특징으로 하는 반도체 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930013071A KR960013947B1 (ko) | 1993-07-12 | 1993-07-12 | 저농도 드레인(ldd) 영역을 갖는 모스(mos) 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930013071A KR960013947B1 (ko) | 1993-07-12 | 1993-07-12 | 저농도 드레인(ldd) 영역을 갖는 모스(mos) 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950004612A KR950004612A (ko) | 1995-02-18 |
| KR960013947B1 true KR960013947B1 (ko) | 1996-10-10 |
Family
ID=19359133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930013071A KR960013947B1 (ko) | 1993-07-12 | 1993-07-12 | 저농도 드레인(ldd) 영역을 갖는 모스(mos) 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960013947B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752169B1 (ko) * | 2005-12-29 | 2007-08-24 | 동부일렉트로닉스 주식회사 | 고전압용 반도체 트랜지스터 소자 및 그 제조방법 |
| US7705407B2 (en) | 2005-12-29 | 2010-04-27 | Dongbu Hitek Co., Ltd. | High voltage semicondutor transistor device having small size and long electron flow path |
-
1993
- 1993-07-12 KR KR1019930013071A patent/KR960013947B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752169B1 (ko) * | 2005-12-29 | 2007-08-24 | 동부일렉트로닉스 주식회사 | 고전압용 반도체 트랜지스터 소자 및 그 제조방법 |
| US7705407B2 (en) | 2005-12-29 | 2010-04-27 | Dongbu Hitek Co., Ltd. | High voltage semicondutor transistor device having small size and long electron flow path |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950004612A (ko) | 1995-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5510279A (en) | Method of fabricating an asymmetric lightly doped drain transistor device | |
| EP0490535B1 (en) | Transistor with inverse silicide T-gate structure | |
| KR100221120B1 (ko) | 반도체 장치의 제조 방법 | |
| US5674760A (en) | Method of forming isolation regions in a MOS transistor device | |
| US6696725B1 (en) | Dual-gate MOSFET with channel potential engineering | |
| US20020086445A1 (en) | Method for fabricating a dual metal gate for a semiconductor device | |
| US6713333B2 (en) | Method for fabricating a MOSFET | |
| KR19980018751A (ko) | 반도체 장치 및 그 제조 방법 (semiconductor device and method of manufacturing the same) | |
| US6495406B1 (en) | Method of forming lightly doped drain MOS transistor including forming spacers on gate electrode pattern before exposing gate insulator | |
| KR0180310B1 (ko) | 상보형 모스 트랜지스터 및 그 제조방법 | |
| US6207482B1 (en) | Integration method for deep sub-micron dual gate transistor design | |
| KR900008153B1 (ko) | 고신뢰성 반도체 장치와 그 제조 방법 | |
| KR100239422B1 (ko) | 반도체 소자 및 제조 방법 | |
| US7119435B2 (en) | Semiconductor device with source/drain extension layer | |
| KR960013947B1 (ko) | 저농도 드레인(ldd) 영역을 갖는 모스(mos) 트랜지스터 제조방법 | |
| KR19990042916A (ko) | 반도체소자의 제조방법 | |
| US5707721A (en) | Methods of forming field effect transistors having oxidation-controlled gate lengths | |
| US5747372A (en) | Semiconductor device and method for fabricating same | |
| JP3320476B2 (ja) | 半導体装置の製造方法 | |
| KR100188008B1 (ko) | 씨모스(cmos) 반도체장치의 제조방법 | |
| JPS63227059A (ja) | 半導体装置およびその製造方法 | |
| KR940010926B1 (ko) | Mos트랜지스터 반도체 장치 및 그의 제조방법 | |
| KR940010543B1 (ko) | 모스 트랜지스터의 제조방법 | |
| KR100269280B1 (ko) | 엘디디(ldd)형모스트랜지스터제조방법 | |
| KR100516230B1 (ko) | 반도체 소자의 트랜지스터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20010906 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |