KR100752169B1 - 고전압용 반도체 트랜지스터 소자 및 그 제조방법 - Google Patents

고전압용 반도체 트랜지스터 소자 및 그 제조방법 Download PDF

Info

Publication number
KR100752169B1
KR100752169B1 KR1020050133249A KR20050133249A KR100752169B1 KR 100752169 B1 KR100752169 B1 KR 100752169B1 KR 1020050133249 A KR1020050133249 A KR 1020050133249A KR 20050133249 A KR20050133249 A KR 20050133249A KR 100752169 B1 KR100752169 B1 KR 100752169B1
Authority
KR
South Korea
Prior art keywords
substrate
region
doping
gate
conductivity type
Prior art date
Application number
KR1020050133249A
Other languages
English (en)
Inventor
최용건
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050133249A priority Critical patent/KR100752169B1/ko
Application granted granted Critical
Publication of KR100752169B1 publication Critical patent/KR100752169B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 고전압용 반도체 트랜지스터 소자 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 트렌치 구조를 형성하기 위한 식각을 이용하여, 고농도 영역인 소스 및 드레인 영역의 수평 위치를 상이하게 형성함으로써, 전류 흐름 경로가 굴곡을 이루도록 하여 소자 크기의 감소 및 내압의 증가를 달성할 수 있는 고전압용 반도체 트랜지스터 소자 및 그 제조방법에 관한 것이다.
본 발명에 따른 반도체 트랜지스터 소자는, 제1 도전형 불순물로 이루어진 기판, 상기 기판상의 중앙부에 형성된 게이트 산화막으로 이루어진 게이트 폴리, 상기 기판의 한 측 표면에 제2 도전형 불순물을 저농도로 도핑하여 형성된 LDD 영역, 상기 LDD 영역 가장자리에 상기 제2 도전형 불순물을 고농도로 도핑하여 형성된 드레인 영역 및 상기 기판의 다른 한 측 표면에 상기 제2 도전형 불순물을 고농도로 도핑하여 형성된 소스 영역을 포함하되, 상기 기판의 최상부 표면과 상기 드레인 영역의 표면은 그 수직 위치가 서로 단차를 갖도록 형성되는 것이다.
모스 트랜지스터, LDD, 트렌치, 내압

Description

고전압용 반도체 트랜지스터 소자 및 그 제조방법{HIGH VOLTAGE SEMICONDUCTOR TRANSISTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 종래 기술에 따른 반도체 트랜지스터 소자의 구조를 도시하는 단면도이고,
도 2는 본 발명의 실시예에 따른 트랜지스터 소자의 구조를 도시하는 단면도이고,
도 3a 내지 도 3d는 본 발명의 실시예에 따른 트랜지스터 소자의 제조과정을 도시하는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
21 : P형 기판 22 : LDD 영역
23 : 드레인 영역 24 : 소스 영역
25 : 게이트 산화막 26 : 게이트 폴리층
27 : 스페이서층
본 발명은 고전압용 반도체 트랜지스터 소자 및 그 제조방법에 관한 것으로 서, 더욱 상세하게는 트렌치 구조를 형성하기 위한 식각을 이용하여, 고농도 영역인 소스 및 드레인 영역의 수평 위치를 상이하게 형성함으로써, 전류 흐름 경로가 굴곡을 이루도록 하여 소자 크기의 감소 및 내압의 증가를 달성할 수 있는 고전압용 반도체 트랜지스터 소자 및 그 제조방법에 관한 것이다.
일반적으로, 실리콘 등을 이용한 고전압용 반도체 트랜지스터는 전력용 트랜지스터의 일종으로서, 고전압 동작이 필요한 표시장치, 서보모터, 액추에이터의 구동 IC 등에 주로 사용된다. 이러한 고전압용 반도체 트랜지스터로서는, 높은 항복전압(breakdown voltage)을 얻기 위하여 LDMOS(Lateral Diffused MOS) 또는 LDD(Lightly Doped Drain) 구조가 주로 채택되고 있다.
도 1은 종래 기술에 따른 반도체 트랜지스터 소자의 단면도로서, LDD 구조를 채택하고 있는 반도체 트랜지스터 소자의 일례를 도시한 것이다.
도 1을 참조하면, 실리콘(Si) 등으로 이루어진 P형 기판(11)의 한쪽에는, 저농도(N-) 도핑에 의해 LDD 영역(12)이 소정의 깊이로 형성되어 있고, LDD 영역(12)과 P형 기판(11)의 다른 한쪽에는 고농도(N+) 도핑에 의한 드레인 및 소스 영역(13, 14)이 표면으로부터 소정의 깊이로 형성되어 있다. 게이트 폴리층(16)은 게이트 산화막(15)에 의해 드레인 및 소스 영역(13, 14)과 절연되어 있으며, 드레인 영역(13), 소스 영역(14) 및 게이트 폴리층(16)에는, 드레인 전극(D), 소스 전극(S) 및 게이트 전극(G)이 각각 형성되어 있다.
상술한 바와 같이 구성되는 종래 기술에 따른 반도체 트랜지스터 소자를 고 전압용으로 설계할 경우에는, 높은 항복전압을 얻는 것이 가장 중요한 요소이다. 이와 같이 높은 항복전압을 얻기 위한 요소는 게이트 폴리층(16)의 에지와 드레인 영역(13) 사이의 간격 즉, 도 1의 "DR"로 표시된 길이가 게이트 폴리층(16)의 에지와 드레인 영역(13) 사이의 간격이다.
도 1에서, F는 고전압 전계(electric field)의 발생 위치를 나타낸 것이고, 화살표는 게이트 전극(G)에 전원이 인가될 경우에 형성되는 채널층의 전류 흐름 경로를 나타낸 것이다.
높은 항복전압을 얻기 위해서는 DR이 커져야 하며, 이것은 필연적으로 소자의 셀 크기를 증가시킨다. 또한, 위와 같이 LDD 영역(12)의 표면으로 전류가 흐르는 구조에서는, 소자의 사용기간이 증가할수록 항복전압이 변하는 문제가 필연적으로 발생한다.
본 발명의 목적은 상기한 문제점을 감안하여 안출한 것으로서, 새로운 마스크나 특별한 추가 공정 없이도 동일한 항복전압을 가지는 더 작은 크기를 설계할 수 있고, 항복전압이 변하는 문제를 해결할 수 있는 고전압용 반도체 트랜지스터 소자 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 일실시 예에 따른 반도체 트랜지스터 소자의 일 특징은, 제1 도전형 불순물로 이루어진 기판, 상기 기판상의 중앙부에 형성된 게이트 산화막으로 이루어진 게이트 폴리, 상기 기판의 한 측 표면에 제2 도전형 불순물을 저농도로 도핑하여 형성된 LDD 영역, 상기 LDD 영역 가장자리에 상기 제2 도전형 불순물을 고농도로 도핑하여 형성된 드레인 영역 및 상기 기판의 다른 한 측 표면에 상기 제2 도전형 불순물을 고농도로 도핑하여 형성된 소스 영역을 포함하되, 상기 기판의 상부 표면과 상기 드레인 영역의 표면은 그 수직 위치가 서로 단차를 갖도록 형성되는 것이다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 일실시 예에 따른 반도체 트랜지스터 소자 제조 방법의 일 특징은, 제1 도전형의 불순물로 이루어진 기판의 한 측에 저농도 도핑을 실시하여 LDD 영역을 형성한 후, 상기 기판 전면에 게이트 산화막 및 게이트 폴리층을 차례로 적층하는 단계, 상기 기판 상부에 게이트 전극 패터닝을 위한 마스크를 이용하여 상기 게이트 폴리층을 1차 식각하는 단계, 상기 1차 식각 후, 상기 기판 상부에 남겨진 게이트 폴리층을 마스크로 이용하여 상기 게이트 산화막, 상기 게이트 산화막 하부의 기판 및 LDD 영역을 2차 식각하는 단계, 상기 기판의 양측에 고농도 도핑을 실시하여 최상부 면이 서로 단차를 갖는 드레인 영역과 소스 영역을 형성하는 단계 및 상기 게이트 산화막 및 상기 게이트 폴리층의 양측 벽면에 스페이서를 형성하는 단계를 포함하는 것이다.
보다 바람직하게, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형이다.
삭제
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 트랜지스터 소자의 구조를 도시하는 단면도이고, 도 3a 내지 도 3d는 본 발명의 실시예에 따른 트랜지스터 소자의 제조과정을 도시하는 공정도이다.
도 2를 참조하면, 실리콘 등의 P형의 불순물로 이루어진 P형 기판(21)이 구비되어 있다. 본 발명에 따른 반도체 트랜지스터 소자는 기판이 P형인 NMOS 트랜지스터인 것으로 상정하였으나, 본 발명의 기술적 범위는 여기에 한정되지 않는다.
P형 기판(21)의 우측에는, 저농도(N-) 도핑에 의해 P형 기판(21)의 표면으로부터 소정 깊이에 도달하도록 LDD 영역(22)이 형성되어 있고, 또한, 고농도(N+) 도핑에 의해 LDD 영역(22)의 우측 표면으로부터 소정 깊이에 도달하도록 고농도 드레인 영역(23)이 형성되어 있다. 여기서, P형 기판(21)의 최상부 표면과 드레인 영역(23)의 표면은 그 수직 위치가 서로 상이하게 형성되어 있다. P형 기판(21)의 좌측에는, 고농도(N+) 도핑에 의해 P형 기판(21)의 표면으로부터 소정 깊이에 도달하도록 고농도 소스 영역(24)이 형성되어 있다. P형 기판(21)의 중앙부 표면에는 게이트 산화막(25)이 형성되어 있고, 그 위에는 게이트 폴리층(26)이 형성되어 있다.
한편, 드레인 영역(23), 소스 영역(24) 및 게이트 폴리층(26) 상에는 드레인 전극(D), 소스 전극(S) 및 게이트 전극(G)이 각각 형성되어 있다. 게이트 산화막(25) 및 게이트 폴리층(26)의 좌우에는 스페이서층(27)이 형성되어 있다.
상술한 바와 같은 트랜지스터 구조에서는, 게이트 전극(G)에 전원이 인가되면, 소스 영역(24)으로부터 드레인 영역(23)을 향하는 채널층이 형성된다. 즉, 도 2의 화살표 A로 표시한 바와 같이, 채널층이 소스 영역(24)의 표면으로부터 드레인 영역(23)의 표면을 향해 형성된다. P형 기판(21)의 표면과 드레인 영역(23)의 표면은 서로 상이한 수직 위치에 존재하도록 형성되므로, 형성되는 채널층은 도 2에 도시된 바와 같이 필연적으로 굴곡을 가지게 된다.
이에 따라, 종래의 기술에 따른 트랜지스터 소자와 비교하면, 동일한 길이의 전류 흐름 경로를 확보하기 위한 게이트 폴리층의 에지와 드레인 영역 사이의 거리는 본 발명의 트랜지스터 소자에서 더욱 감소될 수 있다. 이로 인해, 본 발명에 따른 트랜지스터 소자는 종래의 트랜지스터 소자에 비해 더 작은 소자 크기를 가진다. 또한, 전류 흐름 경로의 굴곡으로 인하여 고전압의 전계 생성 지역이 변경되므로, 항복전압이 변하는 문제가 경감될 수 있다.
다음으로, 도 3a 내지 도 3d를 참조하여 본 발명의 바람직한 실시예에 따른 반도체 트랜지스터 소자의 제조방법에 대해 설명한다.
먼저, 도 3a를 참조하면, P형 불순물로 이루어진 P형 기판(21)이 준비되어 있고, P형 기판(21)의 좌측 상부에는 그 표면으로부터 저농도 도핑에 의해 LDD 영역(22)이 소정의 깊이로 형성된다. 다음으로, 전체 표면에는 게이트 산화막(25)과 게이트 폴리층(26)이 순차적으로 적층된다.
이 상태에서, 도 3b에 도시한 바와 같이, 게이트 전극의 패터닝(patterning)을 위한 마스크를 이용하여 게이트 폴리층(26)을 식각한다. 다음으로, 도 3c에 도시한 바와 같이, 남겨진 게이트 폴리층(26)을 마스크로 하여 게이트 산화막(25) 뿐만 아니라, 그 하부의 P형 기판(21) 또는 LDD 영역(22)의 소정의 깊이까지 다시 식각한다.
그 다음으로, 도 3d에 도시한 바와 같이, 게이트 산화막(25) 및 게이트 폴리층(26)의 좌우 측벽을 둘러싸는 스페이서층을 형성한 다음 LDD 영역(22)과 P형 기판(21)에 대해 고농도(N+) 도핑을 행하여 드레인 영역(23)과 소스 영역(24)을 각각 형성한다. 이상과 같은 공정의 수행을 통해, 도 2에 도시된 바와 같은 본 발명에 따른 반도체 트랜지스터 소자를 제조할 수 있다.
이상에서 몇 가지 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것이 아니고 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 트렌지스터 소자 및 그 제조방법은 트렌치 구조를 형성하기 위한 식각을 이용하여, 고농도 영역인 소스 및 드레인 영역의 수평 위치를 상이하게 형성함으로써, 전류 흐름 경로가 굴곡을 이루도록 하여 소자 크기의 감소 및 내압의 증가를 달성할 수 있는 효과가 있다.

Claims (3)

  1. 제1 도전형 불순물로 이루어진 기판;
    상기 기판상의 중앙부에 형성된 게이트 산화막으로 이루어진 게이트 폴리;
    상기 기판의 한 측 표면에 제2 도전형 불순물을 저농도로 도핑하여 형성된 LDD 영역;
    상기 LDD 영역 가장자리에 상기 제2 도전형 불순물을 고농도로 도핑하여 형성된 드레인 영역; 및
    상기 기판의 다른 한 측 표면에 상기 제2 도전형 불순물을 고농도로 도핑하여 형성된 소스 영역을 포함하되,
    상기 기판의 상부 표면과 상기 드레인 영역의 최상부 표면은 그 수직 위치가 서로 단차를 갖도록 형성되는 것을 특징으로 하는 반도체 트랜지스터 소자.
  2. 제 1 항에 있어서,
    상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 것을 특징으로 하는 반도체 트랜지스터 소자.
  3. 제1 도전형의 불순물로 이루어진 기판의 한 측에 저농도 도핑을 실시하여 LDD 영역을 형성한 후, 상기 기판 전면에 게이트 산화막 및 게이트 폴리층을 차례로 적층하는 단계;
    상기 기판 상부에 게이트 전극 패터닝을 위한 마스크를 이용하여 상기 게이트 폴리층을 1차 식각하는 단계;
    상기 1차 식각 후, 상기 기판 상부에 남겨진 게이트 폴리층을 마스크로 이용하여 상기 게이트 산화막, 상기 게이트 산화막 하부의 기판 및 LDD 영역을 2차 식각하는 단계;
    상기 기판의 양측에 고농도 도핑을 실시하여 최상부 표면이 서로 단차를 갖는 드레인 영역과 소스 영역을 형성하는 단계; 및
    상기 게이트 산화막 및 상기 게이트 폴리층의 양측 벽면에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 트랜지스터 소자의 제조방법.
KR1020050133249A 2005-12-29 2005-12-29 고전압용 반도체 트랜지스터 소자 및 그 제조방법 KR100752169B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050133249A KR100752169B1 (ko) 2005-12-29 2005-12-29 고전압용 반도체 트랜지스터 소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050133249A KR100752169B1 (ko) 2005-12-29 2005-12-29 고전압용 반도체 트랜지스터 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR100752169B1 true KR100752169B1 (ko) 2007-08-24

Family

ID=38615411

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050133249A KR100752169B1 (ko) 2005-12-29 2005-12-29 고전압용 반도체 트랜지스터 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100752169B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950004612A (ko) * 1993-07-12 1995-02-18 김광호 저농도 드레인(ldd) 영역을 갖는 모스(mos) 트랜지스터 제조방법
KR960013947A (ko) * 1994-10-10 1996-05-22 김승무 종이를 이용한 포장용 충격흡수재
KR20050019390A (ko) * 2003-08-19 2005-03-03 매그나칩 반도체 유한회사 반도체 소자의 트랜지스터 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950004612A (ko) * 1993-07-12 1995-02-18 김광호 저농도 드레인(ldd) 영역을 갖는 모스(mos) 트랜지스터 제조방법
KR960013947B1 (ko) * 1993-07-12 1996-10-10 삼성전자 주식회사 저농도 드레인(ldd) 영역을 갖는 모스(mos) 트랜지스터 제조방법
KR960013947A (ko) * 1994-10-10 1996-05-22 김승무 종이를 이용한 포장용 충격흡수재
KR20050019390A (ko) * 2003-08-19 2005-03-03 매그나칩 반도체 유한회사 반도체 소자의 트랜지스터 및 그 제조 방법

Similar Documents

Publication Publication Date Title
US8759912B2 (en) High-voltage transistor device
US8679930B2 (en) Semiconductor structure and manufacturing method for the same
US20100148250A1 (en) Metal oxide semiconductor device
US10784337B2 (en) MOSFET and a method for manufacturing the same
JP5833277B1 (ja) 半導体装置
JP2008130983A (ja) 半導体装置およびその製造方法
JP2019176061A (ja) 半導体装置
KR100877674B1 (ko) Ｌｄｍｏｓ 소자
US20150145034A1 (en) Ldmos structure and manufacturing method thereof
CN106298923B (zh) 高压金属氧化物半导体晶体管元件以及其制造方法
US10680059B2 (en) High voltage metal oxide semiconductor device and manufacturing method thereof
JP2009004493A (ja) 半導体装置及びその製造方法
JP2017183544A (ja) 半導体装置および半導体装置の製造方法
JP2003203923A (ja) 半導体装置およびその製造方法
KR100752169B1 (ko) 고전압용 반도체 트랜지스터 소자 및 그 제조방법
US10497806B2 (en) Metal oxide semiconductor device having recess and manufacturing method thereof
CN208240684U (zh) 一种半导体器件
TWI414051B (zh) 半導體結構及其製造方法
CN109524457B (zh) 半导体装置
US9780171B2 (en) Fabricating method of lateral-diffused metal oxide semiconductor device
JP2011176115A (ja) 半導体装置およびその製造方法
US7705407B2 (en) High voltage semicondutor transistor device having small size and long electron flow path
TW202010137A (zh) 能降低導通電阻之mos元件及其製造方法
US12002892B2 (en) Semiconductor device with embedded Schottky diode and manufacturing method thereof
US20240266435A1 (en) Transistor with embedded insulating structure set

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20110719

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20120726

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee