JP2004047806A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体素子を形成する領域の応力を制御して、電荷の移動度を向上させた半導体素子を備えた半導体装置およびその製造方法、並びに、部分的にＳＯＩ構造を形成しても半導体素子を形成する領域に結晶欠陥や結晶転位がより少ない半導体装置の製造方法およびその方法により製造された半導体装置を提供することである。
【解決手段】半導体装置は、半導体基板１０と、半導体基板１０の表面上に部分的に設けられた絶縁層２０と絶縁層２０の上を連続的に被覆し少なくとも一端が半導体基板１０に接続された半導体層３０とを有する第１の領域と、第１の領域と近接し半導体基板１０の表面近傍に絶縁層２０が存在しない第２の領域と、第１の領域における絶縁層２０上の半導体層３０に形成された第１の半導体素子５０とを備える。
【選択図】 図１
【解決手段】半導体装置は、半導体基板１０と、半導体基板１０の表面上に部分的に設けられた絶縁層２０と絶縁層２０の上を連続的に被覆し少なくとも一端が半導体基板１０に接続された半導体層３０とを有する第１の領域と、第１の領域と近接し半導体基板１０の表面近傍に絶縁層２０が存在しない第２の領域と、第１の領域における絶縁層２０上の半導体層３０に形成された第１の半導体素子５０とを備える。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来から半導体装置を製造するためにＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板が使用されている。ＳＯＩ基板は、半導体基板上にシリコン酸化層を有し、そのシリコン酸化層の上に半導体素子を形成するシリコン層を有する。シリコン層は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分離領域によって、半導体素子を形成する領域（以下、シリコン素子形成部）に分割される。シリコン素子形成部はシリコン層の下にあるシリコン酸化層および素子分離領域により囲まれ、それによって、シリコン素子形成部は半導体基板や他のシリコン素子形成部と電気的に絶縁されている。
【０００３】
【発明が解決しようとする課題】
一般に、素子分離領域にはシリコン酸化材料が用いられるので、シリコン素子形成部はシリコン酸化材料により囲まれる。よって、シリコン素子形成部にはシリコン材料と酸化材料との線膨張係数差により圧縮応力が作用する。特に、Ｎ型ＭＩＳトランジスタに圧縮応力が作用すると移動度が低下するので、Ｎ型ＭＩＳトランジスタをシリコン素子形成部に形成した場合、半導体装置の性能が悪化してしまう。
【０００４】
また、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）に代表される酸素イオン注入により形成されたＳＯＩ構造を部分的に有する部分ＳＯＩ基板が半導体装置の製造に頻繁に用いられている。図１２は、ＳＩＭＯＸにより形成された部分ＳＯＩ基板の断面図である。
【０００５】
しかし、図１２に示すように、ＳＩＭＯＸにより形成された部分ＳＯＩ基板では、結晶欠陥Ｄが酸素イオンによりシリコン素子形成部および半導体基板のシリコン結晶に生じ易い。また、ＳＩＭＯＸにより形成された部分ＳＯＩ基板では、シリコン素子形成部の下にシリコン酸化膜を形成するときに、結晶転位がシリコン酸化膜の膨張によりシリコン素子形成部および半導体基板のシリコン結晶に生じ易い。
【０００６】
従って、本発明の目的は、半導体素子を形成する領域の応力を制御して、電荷の移動度を向上させた半導体素子を備えた半導体装置およびその半導体装置の製造方法を提供することである。
【０００７】
また、本発明の目的は、半導体素子を形成する領域に結晶欠陥や結晶転位を生じさせることなく部分的にＳＯＩ構造を形成し、その部分的にＳＯＩ構造を有する基板に半導体素子を形成する半導体装置の製造方法およびその製造方法により製造された半導体装置を提供することである。
【０００８】
【課題を解決するための手段】
本発明に係る実施の形態に従った半導体装置は、半導体基板と、該半導体基板の表面上に部分的に設けられた絶縁層と該絶縁層の上を連続的に被覆しその少なくとも一端が前記半導体基板に接続された半導体層とを有する第１の領域と、前記第１の領域と近接し前記半導体基板の表面近傍に前記絶縁層が存在しない第２の領域と、前記第１の領域における前記絶縁層上の前記半導体層に形成された第１の半導体素子とを備える。
【０００９】
好ましくは、前記第１の領域と前記第２の領域との間に設けられ、前記半導体層と前記第２の領域における前記半導体基板の表面近傍とを電気的に絶縁する素子分離部と、前記第２の領域における前記半導体基板に形成された第２の半導体素子とをさらに備える。
【００１０】
好ましくは、前記素子分離部の少なくとも一部分は、前記絶縁層に接続していない。
【００１１】
好ましくは、前記半導体基板および前記半導体層はシリコン単結晶からなり、前記絶縁層および前記素子分離部はシリコン酸化材料からなる。
【００１２】
好ましくは、前記第１の領域における前記半導体層は、前記半導体基板の表面に対して水平方向に引張応力を有し、前記第２の領域における前記半導体基板の表面近傍は、該半導体基板の表面に対して水平方向に圧縮応力を有する。
【００１３】
好ましくは、前記第１の半導体素子としてＰ型ＭＩＳトランジスタが、前記半導体層に作用する引張応力の方向に対してチャネル長方向が略直交するように形成されている。
【００１４】
好ましくは、前記第２の半導体素子としてＰ型ＭＩＳトランジスタが、前記半導体基板の表面近傍に作用する圧縮応力の方向に対してチャネル長方向が略平行となるように形成されている。
【００１５】
好ましくは、前記第１の半導体素子としてＮ型ＭＩＳトランジスタが形成されている。
【００１６】
本発明に係る実施の形態に従った半導体装置の製造方法は、半導体基板と該半導体基板の表面上に設けられた絶縁層と該絶縁層上に設けられた半導体層とを有するＳＯＩ基板の該半導体層上にマスク材パターンを形成するパターニングステップ、前記マスク材パターンをマスクとして、露出した前記半導体層をエッチングして前記絶縁層を部分的に露出させる第１のエッチングステップ、前記半導体層の下に存在する前記絶縁層の一部を、前記絶縁層の露出した部分から前記半導体基板の表面に対して水平方向にエッチングする第２のエッチングステップおよび、前記半導体基板および前記半導体層を加熱し、前記絶縁層が水平方向にエッチングされた領域で前記半導体層を前記半導体基板に溶着させる熱処理ステップを具備する。
【００１７】
好ましくは、前記熱処理ステップの後、前記半導体基板上における前記絶縁層が残存する第１の領域と前記半導体層が前記半導体基板に溶着している第２の領域とを電気的に絶縁する素子分離部を、前記第２の領域内に形成するステップをさらに具備する。
【００１８】
好ましくは、前記熱処理ステップの後、前記半導体基板上における前記絶縁層が残存する第１の領域にＰ型ＭＩＳトランジスタを形成する場合には、前記第１の領域に作用する応力方向に対してチャネル長方向が略直交するように該Ｐ型ＭＩＳトランジスタを形成し、
前記半導体基板上における前記半導体層が前記半導体基板に溶着している第２の領域にＰ型ＭＩＳトランジスタを形成する場合には、前記第２の領域に作用する応力方向に対してチャネル長方向が略平行となるように該Ｐ型ＭＩＳトランジスタを形成するステップを具備する。
【００１９】
好ましくは、前記熱処理ステップの後、前記半導体基板上における前記絶縁層が残存する第１の領域にＮ型ＭＩＳトランジスタを形成するステップを具備する。
【００２０】
【発明の実施の形態】
以下、本発明による実施の形態を説明する。尚、本実施の形態は本発明を限定するものではない。各図面において同じ構成要素には同じ参照番号が付されている。
【００２１】
図１は、本発明に係る第１の実施の形態に従った半導体装置１００の拡大断面図である。半導体装置１００は、シリコン基板１０と、シリコン基板１０の表面上に部分的に設けられたシリコン酸化層２０と、シリコン酸化層２０の上を連続的に被覆するシリコン薄膜層３０とを備える。シリコン薄膜層３０はその一端においてシリコン基板１０に接続されている。
【００２２】
半導体装置１００は、シリコン薄膜層３０およびシリコン基板１０の表面近傍に作用する応力の方向によって、引張応力領域と圧縮応力領域とに区別される。引張応力領域は、シリコン酸化層２０およびシリコン薄膜層３０がシリコン基板１０の表面に設けられており、シリコン基板１０の表面に対してほぼ水平方向に引張応力を有する領域である。圧縮応力領域は、シリコン基板１０の表面近傍にシリコン酸化層２０が存在せず、シリコン基板１０の表面に対してほぼ水平方向に圧縮応力を有する領域である。即ち、この領域では、シリコン基板１０の表面近傍にシリコン酸化層２０が存在しない。後述するように、シリコン薄膜層３０の一端がシリコン基板１０に接続されかつシリコン単結晶とシリコン酸化材料とが線膨張係数において相違するので、半導体装置１００は引張応力領域および圧縮応力領域を有し得る。
【００２３】
引張応力領域のシリコン薄膜層３０は、シリコン基板１０の表面に対してほぼ水平方向に引張応力を有する。一方、圧縮応力領域のシリコン基板１０の表面近傍は、シリコン基板１０の表面に対してほぼ水平方向に圧縮応力を有する。
【００２４】
引張応力領域と圧縮応力領域とは素子分離領域を介して隣接している。素子分離領域は、引張応力領域におけるシリコン薄膜層３０と圧縮応力領域におけるシリコン基板１０の表面近傍とを電気的に絶縁する素子分離部４０が設けられた領域である。本実施の形態において素子分離部４０は、例えば、シリコン酸化材料からなるＳＴＩである。
【００２５】
引張応力領域におけるシリコン薄膜層３０および圧縮応力領域におけるシリコン基板１０の表面上には、ＭＩＳトランジスタ５０およびＭＩＳトランジスタ６０がそれぞれ形成されている。
【００２６】
さらに、図２に示すように、ＭＩＳトランジスタ５０は、シリコン基板１０の表面上にシリコン基板１０から絶縁された状態で形成されたゲート電極５１と、ゲート電極５１上に設けられたゲート上保護膜５２と、ゲート電極５１の側面に設けられたサイドウォール５３とを有する。ＭＩＳトランジスタ６０は、シリコン基板１０の表面上にシリコン基板１０から絶縁された状態で形成されたゲート電極６１と、ゲート電極６１上に設けられたゲート上保護膜６２と、ゲート電極６１の側面に設けられたサイドウォール６３とを有する。
【００２７】
図２は、ＭＩＳトランジスタ５０の具体例としてＮＭＯＳトランジスタ５０ａ、５０ｂ、並びに、ＭＩＳトランジスタ６０の具体例としてＰＭＯＳトランジスタ６０ａ、６０ｂを模式的に示した半導体装置１００の平面図である。図２に示す２本の一点鎖線の間に素子分離領域があり、素子分離領域より左側は引張応力領域であり、素子分離領域より右側は圧縮応力領域である。図２中の実線の矢印は、引張応力領域および圧縮応力領域における応力の方向を示す。図２のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ内に示す破線の矢印は、ＭＯＳトランジスタにおいて電荷の流れるチャネル長方向を示す。尚、応力の方向およびチャネル長方向はいずれも半導体基板１０の表面に対して水平面内における方向である。
【００２８】
引張応力領域において、ＮＭＯＳトランジスタ５０ａは応力の方向に対してほぼ平行方向へ電荷を流す向きに形成されており、ＮＭＯＳトランジスタ５０ｂは応力の方向に対してほぼ垂直方向へ電荷を流す向きに形成されている。
【００２９】
圧縮応力領域においては、ＰＭＯＳトランジスタ６０ａおよび６０ｂが応力の方向に対して平行方向に電荷を流す向きに形成されている。電荷を流す向きとは、ＮＭＯＳトランジスタ５０ａ、５０ｂおよびＰＭＯＳトランジスタ６０ａ、６０ｂにおいて、ソースＳからゲートＧ下のチャネルを介してドレインＤへ向かう方向、若しくは、ドレインＤからゲートＧ下のチャネルを介してソースＳへ向かう方向である。
【００３０】
図３（Ａ）は、ＮＭＯＳトランジスタに流れる電荷の移動度とそのＮＭＯＳトランジスタに作用する応力との関係を示すグラフである。図３（Ｂ）は、ＰＭＯＳトランジスタに流れる電荷の移動度とそのＰＭＯＳトランジスタに作用する応力との関係を示すグラフである。図３（Ａ）および図３（Ｂ）は、ともにトランジスタ内において電荷の流れるチャネル長方向と応力の方向とが平行である場合を実線で示し、それらが直交する場合を破線で示している。
【００３１】
図３（Ａ）に示すグラフによって、ＮＭＯＳトランジスタに作用する応力が引張応力の場合に、その応力が圧縮応力の場合よりも、ＮＭＯＳトランジスタを流れる電荷の移動度は高くなることがわかる。また、図３（Ａ）に示すグラフによって、ＮＭＯＳトランジスタを流れる電荷の移動度は、電荷の流れるチャネル長方向と応力の方向との相対的な角度にほとんど依存しないことがわかる。従って、ＮＭＯＳトランジスタを流れる電荷の移動度は、ＮＭＯＳトランジスタを形成する向きによらず、引張応力領域に形成することによって向上させることができる。
【００３２】
図３（Ｂ）に示したグラフによって、ＰＭＯＳトランジスタに作用する応力が引張応力の場合には、ＰＭＯＳトランジスタにおいて電荷の流れるチャネル長方向が応力の方向に対して直交するときに、電荷の移動度は高くなることがわかる。また、図３（Ｂ）に示すグラフによって、ＰＭＯＳトランジスタに作用する応力が圧縮応力の場合には、ＰＭＯＳトランジスタにおける電荷の流れるチャネル長方向が応力の方向に対して平行となるときに、電荷の移動度は高くなることがわかる。
【００３３】
従って、ＰＭＯＳトランジスタは、ＰＭＯＳトランジスタを形成する向きに依存するが、引張応力領域または圧縮応力領域のいずれの領域に形成する場合であっても、ＰＭＯＳトランジスタを流れる電荷の移動度を向上させることができる。
【００３４】
図２に示すように、本実施の形態によれば、ＮＭＯＳトランジスタ５０ａおよび５０ｂは引張応力領域に形成されているので、ＮＭＯＳトランジスタ５０ａおよび５０ｂを流れる電荷の移動度は比較的高い。また、ＰＭＯＳトランジスタ６０ａおよび６０ｂは、圧縮応力領域において応力の方向に対して平行方向へ電荷を流す向きに形成されている。よって、ＰＭＯＳトランジスタ６０ａおよび６０ｂを流れる電荷の移動度も比較的高い。
【００３５】
本実施の形態において、ＰＭＯＳトランジスタは、圧縮応力領域に形成されている。しかし、図３に示すように、ＰＭＯＳトランジスタは、引張応力領域において、応力の方向に対してほぼ垂直方向へ電荷を流す向きに形成しても、電荷の移動度を向上させることができる。従って、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを引張応力領域に混載させてもよい。
【００３６】
半導体装置１００は、圧縮応力領域だけでなく、引張応力領域をも有する。よって、引張応力領域にＮＭＯＳトランジスタを形成することにより、ＮＭＯＳトランジスタにおける電荷の移動度を向上させることができる。また、半導体装置１００は圧縮応力領域および引張応力領域の両方を同一のシリコン基板１０上に有する。それによって、電荷の移動度を高めるためにＰＭＯＳトランジスタを形成する向きを選択する自由度が大きくなる。
【００３７】
例えば、従来の半導体装置のように、圧縮応力領域に半導体素子を形成しなければならない場合には、ＰＭＯＳトランジスタは、電荷の移動度を高めるために、電荷を流すチャネル長方向と応力の方向とが平行に近くなるように形成されなければならなかった。
【００３８】
しかし、本実施の形態によれば、電荷を流すチャネル長方向が応力の方向に対して垂直方向により近いＰＭＯＳトランジスタは引張応力領域に形成し、電荷を流すチャネル長方向が応力の方向に対して平行方向により近いＰＭＯＳトランジスタは、圧縮応力領域に形成することにより電荷の移動度を高めることができる。即ち、本実施の形態による半導体装置においては、電荷を流すチャネル長方向が応力の方向に対して垂直方向または平行方向のいずれに近いＰＭＯＳトランジスタについても、ＰＭＯＳトランジスタが形成される領域を適切に選択することで電荷の移動度を高めることができる。
【００３９】
本実施の形態においては、シリコン薄膜層３０がその一端においてシリコン基板１０に接続されている。それによって、後述するように、シリコン薄膜層３０に引張応力を発生させることができる。また、シリコン薄膜層３０がシリコン基板１０に接続されていることによって、ＭＯＳトランジスタ５０において発生した熱をシリコン基板１０へ放散させることができるという効果もある。
【００４０】
さらに、本実施の形態による半導体装置１００の引張応力領域は、シリコン酸化層２０およびシリコン薄膜層３０によってＳＯＩ構造を有する。一般に、ＳＯＩ構造に半導体素子を形成することによって寄生効果を軽減させ、半導体素子の動作が高速になる。よって、引張応力領域のシリコン薄膜層３０に形成された半導体素子は高速に動作することができる。
【００４１】
尚、シリコン薄膜層３０は少なくとも一端においてシリコン基板１０に接続されていなければならない。従って、図１は、半導体装置１００のうち、シリコン薄膜層３０がシリコン基板１０に接続されている領域の断面を示すが、半導体装置１００の他の領域の断面において、シリコン薄膜層３０は、素子分離部４０によって、シリコン基板１０に接続されていなくてもよい。
【００４２】
また、本実施の形態によればシリコン薄膜層３０はその一端においてシリコン基板１０に接続されているが、シリコン薄膜層３０はその全ての端においてシリコン基板１０に接続されていてもよい。シリコン薄膜層３０の全ての端がシリコン基板１０に接続されていることによって、一端がシリコン基板１０に接続されている場合よりも、引張応力領域に亘って全体的に一定した引張応力を得ることができる。
【００４３】
半導体装置１００は、半導体材料としてシリコン基板１０および半導体層としてシリコン薄膜層３０を有するが、これらに代えて、例えば、炭化シリコン等からなる半導体材料や半導体層を有していてもよい。半導体装置は、絶縁層としてシリコン酸化膜２０を有するが、これに代えて、例えば、炭化シリコン用の絶縁物等からなる半導体材料や半導体層を有していてもよい。
【００４４】
図４は、本発明に係る第２の実施の形態に従った半導体装置２００の拡大断面図である。半導体装置２００は、シリコン基板１０を備え、シリコン基板１０の表面上に部分的に設けられたシリコン酸化層２０とシリコン酸化層２０の上を連続的に被覆し少なくとも一端がシリコン基板１０に接続されたシリコン薄膜層３０とを有する引張応力領域と、シリコン基板１０の表面近傍にシリコン酸化層２０が存在しない圧縮応力領域とを備える。引張応力領域と圧縮応力領域とは、それらの間に中間領域を介して隣接している。引張応力領域に半導体素子５０が形成されている。
【００４５】
半導体装置２００は、引張応力領域のみに半導体素子５０が形成されており、圧縮応力領域に半導体素子が形成されていない点で半導体装置１００と異なる。従って、半導体装置２００における圧縮応力領域は、半導体装置１００における圧縮応力領域よりも狭くてよい。また、本実施の形態においては中間領域に素子分離部が形成される必要がない。
【００４６】
図５は、半導体素子５０の具体例としてＮＭＯＳトランジスタ５０ａ、５０ｂを模式的に示した半導体装置２００の平面図である。図５に示す２本の一点鎖線の間に中間領域があり、中間領域より左側に引張応力領域が設けられており、素子分離領域より右側に圧縮応力領域が設けられている。図５中の実線の矢印は、引張応力領域および圧縮応力領域における応力の方向を示す。図５のＮＭＯＳトランジスタ内に示す破線の矢印は、ＭＯＳトランジスタにおいて電荷の流れるチャネル長方向を示す。尚、応力の方向およびチャネル長方向はいずれも半導体基板１０の表面に対して水平面内の方向である。
【００４７】
半導体装置２００も、半導体装置１００と同様に引張応力領域を有する。よって、引張応力領域にＮＭＯＳトランジスタ５０ａ、５０ｂを形成することによって、ＮＭＯＳトランジスタ５０ａ、５０ｂに流れる電荷の移動度を向上させることができる。
【００４８】
尚、引張応力領域にＰＭＯＳトランジスタ（図示せず）を形成することもできる。この場合、ＰＭＯＳトランジスタは、引張応力領域において、応力の方向に対してほぼ垂直方向へ電荷を流す向きに形成される。それによって、ＰＭＯＳトランジスタに流す電荷の移動度を向上させることができる。
【００４９】
本実施の形態においても、半導体装置１００と同様に、シリコン薄膜層３０がその一端においてシリコン基板１０に接続されている。それによって、シリコン薄膜層３０に引張応力を発生させることができる。また、ＭＯＳトランジスタ５０において発生した熱をシリコン基板１０へ放散させることができる。
【００５０】
さらに、半導体装置２００は、シリコン酸化層２０およびシリコン薄膜層３０によってＳＯＩ構造を有する引張応力領域のみに半導体素子５０が形成されている。それによって、半導体装置２００に形成された総ての半導体素子５０が高速に動作することができる。
【００５１】
また、本実施の形態によればシリコン薄膜層３０はその一端においてシリコン基板１０に接続されているが、シリコン薄膜層３０はその全ての端においてシリコン基板１０に接続されていてもよい。
【００５２】
図６は、本発明に係る第３の実施の形態に従った半導体装置３００の拡大断面図である。半導体装置３００は、引張応力領域のシリコン薄膜層３０の表面と圧縮応力領域のシリコン基板１０の表面との間に段差が無い点で半導体装置１００と異なる。従って、本実施の形態は、第１の実施の形態と同様の効果を得ることができる。さらに、本実施の形態によれば、シリコン薄膜層３０の表面とシリコン基板１０の表面とがほぼ平坦に接続しているので、半導体素子５０のシリコン薄膜層３０の表面からの高さおよび半導体素子６０のシリコン基板１０の表面からの高さがほぼ同じレベルになる。それにより、半導体素子５０、６０を被覆する保護膜（図示せず）のカバレッジが良くなる。また、引張応力領域および圧縮応力領域に亘る配線は容易に断線するようなことがない。
【００５３】
図７（Ａ）から図７（Ｇ）は、本発明に係る実施の形態に従った半導体装置の製造方法のフロー図である。
【００５４】
図７（Ａ）に示すように、まず、シリコン基板１０、シリコン基板１０の表面上に設けられたシリコン酸化層２０およびシリコン酸化層２０上に設けられたシリコン薄膜層３０を有するＳＯＩ基板を用意する。シリコン酸化層２０の膜厚は、例えば、２００ｎｍである。シリコン薄膜層３０の膜厚は、例えば、２００ｎｍ以下である。
【００５５】
図７（Ｂ）に示すように、次に、シリコン薄膜層３０上にマスク材１１０を堆積し、マスク材１１０をパターニングする。本実施の形態において、マスク材１１０は、パッド酸化膜１０２、シリコン窒化膜１０４、ＴＥＯＳ膜１０６から成る。パッド酸化膜１０２は、シリコン薄膜層３０の表面を酸化して形成される。シリコン窒化膜１０４およびＴＥＯＳ膜１０６は、ＣＶＤ等により、パッド酸化膜１０２の上にシリコン窒化膜１０４、ＴＥＯＳ膜１０６の順に堆積することによって形成される。
【００５６】
マスク材１１０のパターニングは、次のように行われる。まず、フォトリソグラフィ技術を用いて、ＴＥＯＳ膜１０６の上にレジスト膜（図示せず）を形成しパターニングする。次に、レジスト膜のパターンに従って、ＴＥＯＳ膜１０６、シリコン窒化膜１０４およびパッド酸化膜１０２をＲＩＥでエッチングする。マスク材１１０のパターニングによって、シリコン薄膜層３０が部分的に露出する。
【００５７】
図７（Ｃ）に示すように、次に、シリコン窒化膜１０４またはＴＥＯＳ膜１０６のパターンをマスクとして、シリコン薄膜層３０の露出部分をＲＩＥでエッチングする。シリコン薄膜層３０の露出部分をエッチングすることによって、シリコン酸化層２０が部分的に露出する。
【００５８】
図７（Ｄ）に示すように、次に、シリコン薄膜層３０の下に存在するシリコン酸化層２０の一部を、シリコン酸化層２０の露出部分からシリコン基板１０の表面に対して水平方向にエッチングする。シリコン酸化膜２０のエッチングには、フッ酸溶液が用いられる。よって、シリコン酸化膜２０は等方的にエッチングされ、シリコン薄膜層３０の下に存在するシリコン酸化膜２０もエッチングされる。シリコン薄膜層３０の端からシリコン酸化膜２０がエッチングされる距離は、エッチング時間に依存する。
【００５９】
また、このエッチングではフッ酸溶液が用いられるので、シリコン酸化膜２０をエッチングする工程においてＴＥＯＳ膜１０６も同時にエッチングされる。よって、ＴＥＯＳ膜１０６は、シリコン窒化膜１０４、パッド酸化膜１０２およびシリコン薄膜層３０をエッチングするときのマスクとして充分の膜厚であり、かつ、シリコン酸化膜２０が所定の位置までエッチングされたときに、充分に除去されている程度の膜厚であることが好ましい。
【００６０】
図７（Ｅ）に示すように、次に、熱リン酸溶液を用いてシリコン窒化膜１０４を除去し、フッ酸溶液を用いてパッド酸化膜１０２を除去する。その結果、シリコン薄膜層３０からなるカンチレバー３０ａが形成される。カンチレバー３０ａは、シリコン薄膜層３０のうちその下にシリコン酸化層２０が存在しない梁である。カンチレバー３０ａが自重でたわむか否かは、カンチレバー３０ａの長さおよびその厚さに依存する。しかし、例えば、シリコン酸化層２０がシリコン薄膜層３０の端からシリコン基板１０の表面に対して水平方向へエッチングされる距離が１μｍ以上であり、カンチレバー３０ａの長さが１μｍ以上であり、かつ、その厚さが２００ｎｍ以下であるときには、カンチレバー３０ａは、シリコン薄膜層３０から成るので、その曲げ剛性は低く自重でたわむ。よって、シリコン酸化層２０がシリコン薄膜層３０の端からシリコン基板１０の表面に対して水平方向へエッチングされる距離は１μｍ以上であり、かつ、シリコン薄膜層３０の厚さが２００ｎｍ以下であることが好ましい。カンチレバー３０ａがたわむことにより、シリコン基板１０とシリコン薄膜層３０とが接触する。
【００６１】
図７（Ｆ）に示すように、次に、シリコン基板１０、シリコン薄膜層３０およびシリコン酸化層２０を１１００℃以上の水素雰囲気中で熱処理する。この熱処理によって、シリコン基板１０およびシリコン薄膜層３０の接触部が溶着する。シリコン基板１０およびシリコン薄膜層３０が溶着した後、シリコン基板１０、シリコン薄膜層３０およびシリコン酸化層２０を室温まで降温する。この結果、引張応力領域にＳＯＩ構造を有する部分ＳＯＩ基板が形成される。本実施の形態による製造方法は酸素イオン注入を伴わないので、シリコン基板１０とシリコン薄膜層３０とが溶着した界面に発生する結晶欠陥および結晶転移は、図１２に示したＳＩＭＯＸ法による部分ＳＯＩ基板よりも著しく少ない。
【００６２】
シリコン単結晶の線膨張係数はシリコン酸化材料の線膨張係数のほぼ１０倍である。よって、シリコン酸化層２０上のシリコン薄膜層３０は、熱処理後にシリコン基板１０の平面に対して水平方向に引張応力を有する（横方向応力（Ｓｘ））。その引張応力の大きさはシリコン酸化層２０やシリコン薄膜層３０の膜厚に依存するが、本実施の形態によれば、シリコン酸化層２０の膜厚が約２００ｎｍであり、シリコン薄膜層３０の膜厚が約２００ｎｍである場合に、約１００ＭＰａの大きさである。
【００６３】
一方で、シリコン薄膜層３０とシリコン基板１０とが溶着した領域は、熱処理後にシリコン基板１０の水平面に対して水平方向に圧縮応力を有する。これは、シリコン酸化層２０上のシリコン薄膜層３０が引張応力によって引っ張られている分、シリコン薄膜層３０と接続するシリコン基板１０の表面近傍（シリコン基板１０に溶着したシリコン薄膜層３０を含む）に圧縮しようとする応力が作用するからである。
【００６４】
本実施の形態による半導体装置の製造方法は、このように同一のシリコン基板１０上に引張応力領域と圧縮応力領域とを形成することができる。図７（Ｆ）に示される矢印は応力が作用する方向を示す。図７（Ｆ）に示される２本の一点鎖線の間の中間領域の左側が引張応力領域、その右側が圧縮応力領域となる。
【００６５】
図７（Ｇ）に示すように、次に、素子分離部４０が形成される。本実施の形態によれば、素子分離部４０は、ＳＴＩを利用している。よって、素子分離部４０は、素子分離領域に形成されたトレンチ内にシリコン酸化材料を充填することによって形成される。本実施の形態によれば、素子分離部４０は、圧縮応力領域内に形成され、シリコン酸化層２０と接続していない。それによって、シリコン薄膜層３０はシリコン基板１０との接続を維持することができる。シリコン薄膜層３０とシリコン基板１０とが接続されていることによって、引張応力領域における引張応力は維持される。
【００６６】
一方、素子分離部４０によって挟まれたシリコン基板１０の表面近傍には、圧縮応力が維持される。一般に、シリコン単結晶の線膨張係数は、上述の通りシリコン酸化材料の約１０倍である。従って、シリコン基板１０および素子分離部４０が高温（例えば、１１００℃以上）に加熱された場合に、シリコン基板１０は、その表面に対して水平方向に膨張する。素子分離部４０は溶融するがシリコン基板１０に比較してほとんど膨張しない。続いて、室温まで低下させるときに、素子分離部４０は収縮することなく固化し、シリコン基板１０は、素子分離部４０が固化した後も収縮しようとする。よって、シリコン基板１０の表面近傍は固化した素子分離部４０を保持したまま収縮するが、シリコン基板１０のうち表面近傍よりも裏面に近い部分は素子分離部４０の影響を受けることなく収縮する。その結果、シリコン基板１０の表面近傍のうち素子分離部４０の間にある部分は素子分離部４０に挟まれた状態で圧縮される。それによって、シリコン基板１０の表面近傍には圧縮応力が維持される。
【００６７】
尚、素子分離部４０が圧縮応力領域内に形成されるので、図７（Ｇ）に示すように、素子分離部４０の形成後の圧縮応力領域は、素子分離部４０の形成前の圧縮応力領域よりも狭くなっている。
【００６８】
素子分離部４０の一部分はシリコン酸化層２０と接続するように形成されてもよい。この場合、素子分離部４０の他の部分はシリコン酸化層２０と接続していないように形成される。それによって、シリコン薄膜層３０の端の一部はシリコン基板１０と分離されているが、シリコン薄膜層３０の端の他の部分はシリコン基板１０と接続を維持する。このように、シリコン薄膜層３０の端の少なくとも一部分がシリコン基板１０と接続されていることによって、シリコン薄膜層３０に作用する応力を引張応力にすることができる。
【００６９】
ここで、図８にシリコン薄膜層３０がシリコン基板１０に接続していない箇所の断面図を示す。即ち、図８は、図７（Ｇ）に示す工程において、素子分離部４０がシリコン酸化層２０と接続するように形成された箇所の断面図である。
【００７０】
但し、シリコン薄膜層３０の総ての端が素子分離部４０によってシリコン基板１０から分離されている場合には、ＳＯＩ基板を用いた従来の半導体装置と同様に、シリコン薄膜層３０に作用する応力は、圧縮応力となってしまい、引張応力にならない。したがって、シリコン薄膜層３０の端の少なくとも一部分はシリコン基板１０と接続されていることを要する。
【００７１】
図７（Ｈ）に示すように、さらに、引張応力領域のシリコン薄膜層３０に半導体素子５０を、圧縮応力領域のシリコン基板１０の表面近傍に半導体素子６０を形成することによって図１に示す半導体装置１００が完成する。
【００７２】
半導体素子５０がＰＭＯＳトランジスタである場合には、そのＰＭＯＳトランジスタは、引張応力領域に作用する応力の方向に対してほぼ垂直方向へ電荷を流す向きに形成される。半導体素子６０がＰＭＯＳトランジスタである場合には、そのＰＭＯＳトランジスタは、圧縮応力領域に作用する応力の方向に対してほぼ平行方向へ電荷を流す向きに形成される。それによって、ＰＭＯＳトランジスタを流れる電荷の移動度が向上する。
【００７３】
ＮＭＯＳトランジスタを形成する場合には、そのＮＭＯＳトランジスタは引張応力領域のシリコン薄膜層３０に形成する。引張応力領域においてＮＭＯＳトランジスタを形成する向きを問わない。それによって、ＮＭＯＳトランジスタを流れる電荷の移動度を向上させることができる。
【００７４】
尚、図７（Ｆ）に示した引張応力領域のみに半導体素子５０を形成することによって、図４に示す半導体装置２００が製造され得る。
【００７５】
また、図７（Ｆ）における熱処理の後に、ＣＭＰ等の研磨工程を追加し、シリコン薄膜層３０の表面を研磨することによって、シリコン薄膜層３０の表面とシリコン基板１０の表面との間の段差を無くすことができる。図７（Ｆ）における熱処理の後にＣＭＰ等の研磨工程を追加した本実施の形態による半導体装置の製造方法によって、図６に示す半導体装置３００が製造され得る。
【００７６】
図９は、図７（Ｆ）に示した引張応力領域および圧縮応力領域に作用する応力の大きさを示すグラフである。このグラフは、シリコン基板１０の表面の一端から他端までの距離を横軸とし、引張応力領域および圧縮応力領域に作用する横方向応力（Ｓｘ）の大きさを縦軸とする。
【００７７】
シリコン基板１０の全体幅を５μｍとし、シリコン酸化層２０の膜厚を２００ｎｍとし、シリコン薄膜層３０の膜厚を２００ｎｍとする。このようなシリコン基板１０、シリコン酸化層２０およびシリコン薄膜層３０を有するＳＯＩ基板に図７（Ａ）から図７（Ｆ）までの処理を施す。図９には、このＳＯＩ基板に図７（Ａ）から図７（Ｆ）までの処理を施した後の室温時の引張応力領域および圧縮応力領域に作用する応力の大きさが示されている。尚、図７（Ｄ）に示す工程においては、シリコン薄膜層３０の端からシリコン基板１０の表面に対して水平方向に約２．５μｍまでシリコン酸化層２０がエッチングされる。
【００７８】
引張応力領域における引張応力は、シリコン基板１０の一端において約５×１０８ｄｙｎｅ／ｃｍ２（約５０ＭＰａ）の大きさであり中間領域に近づくにつれて増加する。圧縮応力領域における圧縮応力は、シリコン基板１０の他端において約−５×１０８ｄｙｎｅ／ｃｍ２（約−５０ＭＰａ）の大きさであり中間領域に近づくにつれて増加する。尚、これらの応力値は、シリコン酸化層２０およびシリコン薄膜層３０の厚さや熱処理における温度によって変化する。
【００７９】
図９に示すグラフにより、本実施の形態による半導体装置の製造方法を用いて、圧縮応力領域だけでなく、引張応力領域を有する半導体装置１００、半導体装置２００または半導体装置３００を製造することができることがわかる。
【００８０】
図１０は、図７（Ｆ）に示した工程において得られた部分ＳＯＩ基板の平面図である。図１０に示されたＸ−Ｘ線に沿って切断した断面が図７（Ｆ）に示した断面に相当する。
【００８１】
図１０には、図７（Ｃ）に示した工程においてエッチングされたシリコン薄膜層３０の開口部８０ａ、８０ｂの平面形状が示されている。開口部８０ａ、８０ｂは、図７（Ｄ）に示した工程において、シリコン酸化層２０をシリコン基板１０の表面に対して水平方向へエッチングするために用いられる。
【００８２】
圧縮応力領域の平面形状および面積は、開口部８０ａ、８０ｂの平面形状、開口部８０ａ、８０ｂの大きさ、並びに、図７（Ｄ）に示した工程においてシリコン酸化層２０をエッチングする時間によって決定される。従って、開口部８０ａ、８０ｂの平面形状およびそれらの大きさを変更することによって圧縮応力領域の平面形状およびその面積は任意に変更され得る。
【００８３】
また、図７（Ｄ）に示した工程においてシリコン酸化層２０をエッチングする時間を変更することによって、開口部８０ａから引張応力領域までの圧縮応力領域の幅Ｒａおよび開口部８０ｂから引張応力領域までの圧縮応力領域の幅Ｒｂが変更される。図７（Ｄ）に示した工程においてシリコン酸化層２０は、フッ酸溶液によって等方的にエッチングされる。よって、開口部８０ａおよび８０ｂからシリコン酸化層２０を同時にエッチングした場合、圧縮応力領域の幅ＲａおよびＲｂはほぼ等しくなる。圧縮応力領域の幅ＲａおよびＲｂを異ならせるためには、図７（Ｄ）に示した工程において、フォトリソグラフィ技術を用いて選択的にシリコン酸化層２０をエッチングすればよい。
【００８４】
このように、圧縮応力領域の形状や面積は、開口部８０ａ、８０ｂの平面形状、開口部８０ａ、８０ｂの大きさおよびシリコン酸化層２０をエッチングする時間によって任意に変更され得る。
【００８５】
図１１（Ａ）から図１１（Ｅ）は、本実施の形態に従った半導体装置の他の製造方法のフロー図である。
【００８６】
図１１（Ａ）に示すように、まず、シリコン基板１０、シリコン基板１０の表面上に設けられたシリコン酸化層２０およびシリコン酸化層２０上に設けられたシリコン薄膜層３０を有するＳＯＩ基板を用意する。シリコン酸化層２０の膜厚は、例えば、２００ｎｍである。シリコン薄膜層３０の膜厚は、例えば、２００ｎｍ以下である。
【００８７】
図１１（Ｂ）に示すように、次に、シリコン薄膜層３０上にマスク材１１０を堆積し、マスク材１１０をパターニングする。本実施の形態において、マスク材１１０は、パッド酸化膜１０２およびシリコン窒化膜１０４から成る。パッド酸化膜１０２は、シリコン薄膜層３０の表面を酸化して形成される。シリコン窒化膜１０４は、パッド酸化膜１０２の上にＣＶＤ等により堆積することによって形成される。
【００８８】
マスク材１１０のパターニングは、次のように行われる。まず、フォトリソグラフィ技術を用いて、シリコン窒化膜１０４の上にレジスト膜（図示せず）を形成しパターニングする。次に、レジスト膜のパターンに従って、シリコン窒化膜１０４およびパッド酸化膜１０２をＲＩＥでエッチングする。マスク材１１０のパターニングによって、シリコン薄膜層３０が部分的に露出する。
【００８９】
図１１（Ｃ）に示すように、次に、シリコン窒化膜１０４のパターンをマスクとして、シリコン薄膜層３０の露出部分をＲＩＥでエッチングする。シリコン薄膜層３０の露出部分をエッチングすることによって、シリコン酸化層２０が部分的に露出する。さらに、シリコン窒化膜１０４のパターンをマスクとして、シリコン酸化層２０の露出部分がＲＩＥまたはフッ酸溶液を用いてエッチングされる。
【００９０】
図１１（Ｄ）に示すように、次に、熱リン酸溶液を用いてシリコン窒化膜１０４を除去し、フッ酸溶液を用いてパッド酸化膜１０２を除去する。
【００９１】
図１１（Ｅ）に示すように、さらに、シリコン基板１０の表面上およびシリコン薄膜層３０の表面上にシリコンをエピタキシャル成長させる。このエピタキシャル成長において、シリコン基板１０の表面上にシリコン酸化層２０の膜厚以上の厚さのシリコン単結晶を成長させる。それによって、シリコン基板１０は、その表面上に形成されたシリコン単結晶によりシリコン薄膜層３０に接続することができる。
【００９２】
また、一般に、エピタキシャル成長は、１１００℃以上の高温雰囲気中で処理される。従って、エピタキシャル成長後、室温まで降温したときに、シリコン酸化層２０の表面上のシリコン薄膜層３０には引張応力が作用し、シリコン薄膜層３０と隣接したシリコン基板１０の表面近傍には圧縮応力が作用する。
【００９３】
図１１（Ｅ）に示した工程後、図７（Ｇ）および図７（Ｈ）に示した工程を経ることによって、本発明に係る実施の形態に従った半導体装置が形成され得る。
【００９４】
尚、図１１（Ｅ）において、シリコン薄膜層３０の表面上をマスクし、シリコン基板１０の表面上のみにシリコンをエピタキシャル成長させてもよい。それによっても、シリコン基板１０は、その表面上に形成されたシリコン単結晶によりシリコン薄膜層３０に接続することができる。また、圧縮応力領域と引張応力領域との間の段差が、シリコン薄膜層３０上にもシリコンをエピタキシャル成長させる場合よりも小さくなる。それにより、半導体素子５０、６０を被覆する保護膜のカバレッジが良くなる。また、引張応力領域および圧縮応力領域に亘る配線は容易に断線するようなことがない。
【００９５】
図１１（Ａ）から図１１（Ｅ）に示した製造方法によって、引張応力領域にＳＯＩ構造を有する部分ＳＯＩ基板が形成される。本実施の形態による製造方法は酸素イオン注入を伴わないので、シリコン薄膜層３０とその上にエピタキシャル成長したシリコン結晶層との界面に発生する結晶欠陥および結晶転移は、図１２に示したＳＩＭＯＸ法による部分ＳＯＩ基板よりも著しく少ない。
【００９６】
【発明の効果】
本発明に従った半導体装置は、半導体素子を形成する領域の応力を制御して、半導体素子における電荷の移動度を向上させることができる。
【００９７】
本発明に従った半導体装置は、部分的にＳＯＩ構造を有しているものの、半導体素子を形成する領域に結晶欠陥や結晶転位が従来よりも少ない。
【００９８】
本発明に従った半導体装置の製造方法は、半導体素子を形成する領域の応力を制御して、電荷の移動度を向上させた半導体素子を備えた半導体装置を製造することができる。
【００９９】
本発明に従った半導体装置の製造方法は、半導体素子を形成する領域に結晶欠陥や結晶転位を生じさせることなく部分的にＳＯＩ構造を形成し、その部分的にＳＯＩ構造を有する基板に半導体素子を形成することができる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施の形態に従った半導体装置１００の拡大断面図。
【図２】半導体素子５０の具体例としてＮＭＯＳトランジスタ並びに、半導体素子６０の具体例としてＰＭＯＳトランジスタを模式的に示した半導体装置１００の平面図。
【図３】ＭＯＳトランジスタに流れる電荷の移動度とそのＭＯＳトランジスタに作用する応力との関係を示すグラフ。
【図４】本発明に係る第２の実施の形態に従った半導体装置２００の拡大断面図。
【図５】半導体素子５０の具体例としてＮＭＯＳトランジスタを模式的に示した半導体装置２００の平面図。
【図６】本発明に係る第３の実施の形態に従った半導体装置３００の拡大断面図。
【図７】本発明に係る実施の形態に従った半導体装置の製造方法のフロー図。
【図８】図７（Ｇ）に示す工程において、素子分離部４０がシリコン酸化層２０と接続するように形成された箇所の断面図。
【図９】図７（Ｆ）に示した引張応力領域および圧縮応力領域に作用する応力の大きさを示すグラフ。
【図１０】図７（Ｆ）に示した工程において得られたＳＯＩ基板の平面図。
【図１１】本実施の形態に従った半導体装置の他の製造方法のフロー図。
【図１２】ＳＩＭＯＸにより形成された部分ＳＯＩ基板の断面図。
【符号の説明】
１００、２００、３００ 半導体装置
１０ シリコン基板
２０ シリコン酸化層
３０ シリコン薄膜層
４０ 素子分離部
５０、６０ ＭＯＳトランジスタ
１１０ マスク材
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来から半導体装置を製造するためにＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板が使用されている。ＳＯＩ基板は、半導体基板上にシリコン酸化層を有し、そのシリコン酸化層の上に半導体素子を形成するシリコン層を有する。シリコン層は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分離領域によって、半導体素子を形成する領域（以下、シリコン素子形成部）に分割される。シリコン素子形成部はシリコン層の下にあるシリコン酸化層および素子分離領域により囲まれ、それによって、シリコン素子形成部は半導体基板や他のシリコン素子形成部と電気的に絶縁されている。
【０００３】
【発明が解決しようとする課題】
一般に、素子分離領域にはシリコン酸化材料が用いられるので、シリコン素子形成部はシリコン酸化材料により囲まれる。よって、シリコン素子形成部にはシリコン材料と酸化材料との線膨張係数差により圧縮応力が作用する。特に、Ｎ型ＭＩＳトランジスタに圧縮応力が作用すると移動度が低下するので、Ｎ型ＭＩＳトランジスタをシリコン素子形成部に形成した場合、半導体装置の性能が悪化してしまう。
【０００４】
また、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）に代表される酸素イオン注入により形成されたＳＯＩ構造を部分的に有する部分ＳＯＩ基板が半導体装置の製造に頻繁に用いられている。図１２は、ＳＩＭＯＸにより形成された部分ＳＯＩ基板の断面図である。
【０００５】
しかし、図１２に示すように、ＳＩＭＯＸにより形成された部分ＳＯＩ基板では、結晶欠陥Ｄが酸素イオンによりシリコン素子形成部および半導体基板のシリコン結晶に生じ易い。また、ＳＩＭＯＸにより形成された部分ＳＯＩ基板では、シリコン素子形成部の下にシリコン酸化膜を形成するときに、結晶転位がシリコン酸化膜の膨張によりシリコン素子形成部および半導体基板のシリコン結晶に生じ易い。
【０００６】
従って、本発明の目的は、半導体素子を形成する領域の応力を制御して、電荷の移動度を向上させた半導体素子を備えた半導体装置およびその半導体装置の製造方法を提供することである。
【０００７】
また、本発明の目的は、半導体素子を形成する領域に結晶欠陥や結晶転位を生じさせることなく部分的にＳＯＩ構造を形成し、その部分的にＳＯＩ構造を有する基板に半導体素子を形成する半導体装置の製造方法およびその製造方法により製造された半導体装置を提供することである。
【０００８】
【課題を解決するための手段】
本発明に係る実施の形態に従った半導体装置は、半導体基板と、該半導体基板の表面上に部分的に設けられた絶縁層と該絶縁層の上を連続的に被覆しその少なくとも一端が前記半導体基板に接続された半導体層とを有する第１の領域と、前記第１の領域と近接し前記半導体基板の表面近傍に前記絶縁層が存在しない第２の領域と、前記第１の領域における前記絶縁層上の前記半導体層に形成された第１の半導体素子とを備える。
【０００９】
好ましくは、前記第１の領域と前記第２の領域との間に設けられ、前記半導体層と前記第２の領域における前記半導体基板の表面近傍とを電気的に絶縁する素子分離部と、前記第２の領域における前記半導体基板に形成された第２の半導体素子とをさらに備える。
【００１０】
好ましくは、前記素子分離部の少なくとも一部分は、前記絶縁層に接続していない。
【００１１】
好ましくは、前記半導体基板および前記半導体層はシリコン単結晶からなり、前記絶縁層および前記素子分離部はシリコン酸化材料からなる。
【００１２】
好ましくは、前記第１の領域における前記半導体層は、前記半導体基板の表面に対して水平方向に引張応力を有し、前記第２の領域における前記半導体基板の表面近傍は、該半導体基板の表面に対して水平方向に圧縮応力を有する。
【００１３】
好ましくは、前記第１の半導体素子としてＰ型ＭＩＳトランジスタが、前記半導体層に作用する引張応力の方向に対してチャネル長方向が略直交するように形成されている。
【００１４】
好ましくは、前記第２の半導体素子としてＰ型ＭＩＳトランジスタが、前記半導体基板の表面近傍に作用する圧縮応力の方向に対してチャネル長方向が略平行となるように形成されている。
【００１５】
好ましくは、前記第１の半導体素子としてＮ型ＭＩＳトランジスタが形成されている。
【００１６】
本発明に係る実施の形態に従った半導体装置の製造方法は、半導体基板と該半導体基板の表面上に設けられた絶縁層と該絶縁層上に設けられた半導体層とを有するＳＯＩ基板の該半導体層上にマスク材パターンを形成するパターニングステップ、前記マスク材パターンをマスクとして、露出した前記半導体層をエッチングして前記絶縁層を部分的に露出させる第１のエッチングステップ、前記半導体層の下に存在する前記絶縁層の一部を、前記絶縁層の露出した部分から前記半導体基板の表面に対して水平方向にエッチングする第２のエッチングステップおよび、前記半導体基板および前記半導体層を加熱し、前記絶縁層が水平方向にエッチングされた領域で前記半導体層を前記半導体基板に溶着させる熱処理ステップを具備する。
【００１７】
好ましくは、前記熱処理ステップの後、前記半導体基板上における前記絶縁層が残存する第１の領域と前記半導体層が前記半導体基板に溶着している第２の領域とを電気的に絶縁する素子分離部を、前記第２の領域内に形成するステップをさらに具備する。
【００１８】
好ましくは、前記熱処理ステップの後、前記半導体基板上における前記絶縁層が残存する第１の領域にＰ型ＭＩＳトランジスタを形成する場合には、前記第１の領域に作用する応力方向に対してチャネル長方向が略直交するように該Ｐ型ＭＩＳトランジスタを形成し、
前記半導体基板上における前記半導体層が前記半導体基板に溶着している第２の領域にＰ型ＭＩＳトランジスタを形成する場合には、前記第２の領域に作用する応力方向に対してチャネル長方向が略平行となるように該Ｐ型ＭＩＳトランジスタを形成するステップを具備する。
【００１９】
好ましくは、前記熱処理ステップの後、前記半導体基板上における前記絶縁層が残存する第１の領域にＮ型ＭＩＳトランジスタを形成するステップを具備する。
【００２０】
【発明の実施の形態】
以下、本発明による実施の形態を説明する。尚、本実施の形態は本発明を限定するものではない。各図面において同じ構成要素には同じ参照番号が付されている。
【００２１】
図１は、本発明に係る第１の実施の形態に従った半導体装置１００の拡大断面図である。半導体装置１００は、シリコン基板１０と、シリコン基板１０の表面上に部分的に設けられたシリコン酸化層２０と、シリコン酸化層２０の上を連続的に被覆するシリコン薄膜層３０とを備える。シリコン薄膜層３０はその一端においてシリコン基板１０に接続されている。
【００２２】
半導体装置１００は、シリコン薄膜層３０およびシリコン基板１０の表面近傍に作用する応力の方向によって、引張応力領域と圧縮応力領域とに区別される。引張応力領域は、シリコン酸化層２０およびシリコン薄膜層３０がシリコン基板１０の表面に設けられており、シリコン基板１０の表面に対してほぼ水平方向に引張応力を有する領域である。圧縮応力領域は、シリコン基板１０の表面近傍にシリコン酸化層２０が存在せず、シリコン基板１０の表面に対してほぼ水平方向に圧縮応力を有する領域である。即ち、この領域では、シリコン基板１０の表面近傍にシリコン酸化層２０が存在しない。後述するように、シリコン薄膜層３０の一端がシリコン基板１０に接続されかつシリコン単結晶とシリコン酸化材料とが線膨張係数において相違するので、半導体装置１００は引張応力領域および圧縮応力領域を有し得る。
【００２３】
引張応力領域のシリコン薄膜層３０は、シリコン基板１０の表面に対してほぼ水平方向に引張応力を有する。一方、圧縮応力領域のシリコン基板１０の表面近傍は、シリコン基板１０の表面に対してほぼ水平方向に圧縮応力を有する。
【００２４】
引張応力領域と圧縮応力領域とは素子分離領域を介して隣接している。素子分離領域は、引張応力領域におけるシリコン薄膜層３０と圧縮応力領域におけるシリコン基板１０の表面近傍とを電気的に絶縁する素子分離部４０が設けられた領域である。本実施の形態において素子分離部４０は、例えば、シリコン酸化材料からなるＳＴＩである。
【００２５】
引張応力領域におけるシリコン薄膜層３０および圧縮応力領域におけるシリコン基板１０の表面上には、ＭＩＳトランジスタ５０およびＭＩＳトランジスタ６０がそれぞれ形成されている。
【００２６】
さらに、図２に示すように、ＭＩＳトランジスタ５０は、シリコン基板１０の表面上にシリコン基板１０から絶縁された状態で形成されたゲート電極５１と、ゲート電極５１上に設けられたゲート上保護膜５２と、ゲート電極５１の側面に設けられたサイドウォール５３とを有する。ＭＩＳトランジスタ６０は、シリコン基板１０の表面上にシリコン基板１０から絶縁された状態で形成されたゲート電極６１と、ゲート電極６１上に設けられたゲート上保護膜６２と、ゲート電極６１の側面に設けられたサイドウォール６３とを有する。
【００２７】
図２は、ＭＩＳトランジスタ５０の具体例としてＮＭＯＳトランジスタ５０ａ、５０ｂ、並びに、ＭＩＳトランジスタ６０の具体例としてＰＭＯＳトランジスタ６０ａ、６０ｂを模式的に示した半導体装置１００の平面図である。図２に示す２本の一点鎖線の間に素子分離領域があり、素子分離領域より左側は引張応力領域であり、素子分離領域より右側は圧縮応力領域である。図２中の実線の矢印は、引張応力領域および圧縮応力領域における応力の方向を示す。図２のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ内に示す破線の矢印は、ＭＯＳトランジスタにおいて電荷の流れるチャネル長方向を示す。尚、応力の方向およびチャネル長方向はいずれも半導体基板１０の表面に対して水平面内における方向である。
【００２８】
引張応力領域において、ＮＭＯＳトランジスタ５０ａは応力の方向に対してほぼ平行方向へ電荷を流す向きに形成されており、ＮＭＯＳトランジスタ５０ｂは応力の方向に対してほぼ垂直方向へ電荷を流す向きに形成されている。
【００２９】
圧縮応力領域においては、ＰＭＯＳトランジスタ６０ａおよび６０ｂが応力の方向に対して平行方向に電荷を流す向きに形成されている。電荷を流す向きとは、ＮＭＯＳトランジスタ５０ａ、５０ｂおよびＰＭＯＳトランジスタ６０ａ、６０ｂにおいて、ソースＳからゲートＧ下のチャネルを介してドレインＤへ向かう方向、若しくは、ドレインＤからゲートＧ下のチャネルを介してソースＳへ向かう方向である。
【００３０】
図３（Ａ）は、ＮＭＯＳトランジスタに流れる電荷の移動度とそのＮＭＯＳトランジスタに作用する応力との関係を示すグラフである。図３（Ｂ）は、ＰＭＯＳトランジスタに流れる電荷の移動度とそのＰＭＯＳトランジスタに作用する応力との関係を示すグラフである。図３（Ａ）および図３（Ｂ）は、ともにトランジスタ内において電荷の流れるチャネル長方向と応力の方向とが平行である場合を実線で示し、それらが直交する場合を破線で示している。
【００３１】
図３（Ａ）に示すグラフによって、ＮＭＯＳトランジスタに作用する応力が引張応力の場合に、その応力が圧縮応力の場合よりも、ＮＭＯＳトランジスタを流れる電荷の移動度は高くなることがわかる。また、図３（Ａ）に示すグラフによって、ＮＭＯＳトランジスタを流れる電荷の移動度は、電荷の流れるチャネル長方向と応力の方向との相対的な角度にほとんど依存しないことがわかる。従って、ＮＭＯＳトランジスタを流れる電荷の移動度は、ＮＭＯＳトランジスタを形成する向きによらず、引張応力領域に形成することによって向上させることができる。
【００３２】
図３（Ｂ）に示したグラフによって、ＰＭＯＳトランジスタに作用する応力が引張応力の場合には、ＰＭＯＳトランジスタにおいて電荷の流れるチャネル長方向が応力の方向に対して直交するときに、電荷の移動度は高くなることがわかる。また、図３（Ｂ）に示すグラフによって、ＰＭＯＳトランジスタに作用する応力が圧縮応力の場合には、ＰＭＯＳトランジスタにおける電荷の流れるチャネル長方向が応力の方向に対して平行となるときに、電荷の移動度は高くなることがわかる。
【００３３】
従って、ＰＭＯＳトランジスタは、ＰＭＯＳトランジスタを形成する向きに依存するが、引張応力領域または圧縮応力領域のいずれの領域に形成する場合であっても、ＰＭＯＳトランジスタを流れる電荷の移動度を向上させることができる。
【００３４】
図２に示すように、本実施の形態によれば、ＮＭＯＳトランジスタ５０ａおよび５０ｂは引張応力領域に形成されているので、ＮＭＯＳトランジスタ５０ａおよび５０ｂを流れる電荷の移動度は比較的高い。また、ＰＭＯＳトランジスタ６０ａおよび６０ｂは、圧縮応力領域において応力の方向に対して平行方向へ電荷を流す向きに形成されている。よって、ＰＭＯＳトランジスタ６０ａおよび６０ｂを流れる電荷の移動度も比較的高い。
【００３５】
本実施の形態において、ＰＭＯＳトランジスタは、圧縮応力領域に形成されている。しかし、図３に示すように、ＰＭＯＳトランジスタは、引張応力領域において、応力の方向に対してほぼ垂直方向へ電荷を流す向きに形成しても、電荷の移動度を向上させることができる。従って、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを引張応力領域に混載させてもよい。
【００３６】
半導体装置１００は、圧縮応力領域だけでなく、引張応力領域をも有する。よって、引張応力領域にＮＭＯＳトランジスタを形成することにより、ＮＭＯＳトランジスタにおける電荷の移動度を向上させることができる。また、半導体装置１００は圧縮応力領域および引張応力領域の両方を同一のシリコン基板１０上に有する。それによって、電荷の移動度を高めるためにＰＭＯＳトランジスタを形成する向きを選択する自由度が大きくなる。
【００３７】
例えば、従来の半導体装置のように、圧縮応力領域に半導体素子を形成しなければならない場合には、ＰＭＯＳトランジスタは、電荷の移動度を高めるために、電荷を流すチャネル長方向と応力の方向とが平行に近くなるように形成されなければならなかった。
【００３８】
しかし、本実施の形態によれば、電荷を流すチャネル長方向が応力の方向に対して垂直方向により近いＰＭＯＳトランジスタは引張応力領域に形成し、電荷を流すチャネル長方向が応力の方向に対して平行方向により近いＰＭＯＳトランジスタは、圧縮応力領域に形成することにより電荷の移動度を高めることができる。即ち、本実施の形態による半導体装置においては、電荷を流すチャネル長方向が応力の方向に対して垂直方向または平行方向のいずれに近いＰＭＯＳトランジスタについても、ＰＭＯＳトランジスタが形成される領域を適切に選択することで電荷の移動度を高めることができる。
【００３９】
本実施の形態においては、シリコン薄膜層３０がその一端においてシリコン基板１０に接続されている。それによって、後述するように、シリコン薄膜層３０に引張応力を発生させることができる。また、シリコン薄膜層３０がシリコン基板１０に接続されていることによって、ＭＯＳトランジスタ５０において発生した熱をシリコン基板１０へ放散させることができるという効果もある。
【００４０】
さらに、本実施の形態による半導体装置１００の引張応力領域は、シリコン酸化層２０およびシリコン薄膜層３０によってＳＯＩ構造を有する。一般に、ＳＯＩ構造に半導体素子を形成することによって寄生効果を軽減させ、半導体素子の動作が高速になる。よって、引張応力領域のシリコン薄膜層３０に形成された半導体素子は高速に動作することができる。
【００４１】
尚、シリコン薄膜層３０は少なくとも一端においてシリコン基板１０に接続されていなければならない。従って、図１は、半導体装置１００のうち、シリコン薄膜層３０がシリコン基板１０に接続されている領域の断面を示すが、半導体装置１００の他の領域の断面において、シリコン薄膜層３０は、素子分離部４０によって、シリコン基板１０に接続されていなくてもよい。
【００４２】
また、本実施の形態によればシリコン薄膜層３０はその一端においてシリコン基板１０に接続されているが、シリコン薄膜層３０はその全ての端においてシリコン基板１０に接続されていてもよい。シリコン薄膜層３０の全ての端がシリコン基板１０に接続されていることによって、一端がシリコン基板１０に接続されている場合よりも、引張応力領域に亘って全体的に一定した引張応力を得ることができる。
【００４３】
半導体装置１００は、半導体材料としてシリコン基板１０および半導体層としてシリコン薄膜層３０を有するが、これらに代えて、例えば、炭化シリコン等からなる半導体材料や半導体層を有していてもよい。半導体装置は、絶縁層としてシリコン酸化膜２０を有するが、これに代えて、例えば、炭化シリコン用の絶縁物等からなる半導体材料や半導体層を有していてもよい。
【００４４】
図４は、本発明に係る第２の実施の形態に従った半導体装置２００の拡大断面図である。半導体装置２００は、シリコン基板１０を備え、シリコン基板１０の表面上に部分的に設けられたシリコン酸化層２０とシリコン酸化層２０の上を連続的に被覆し少なくとも一端がシリコン基板１０に接続されたシリコン薄膜層３０とを有する引張応力領域と、シリコン基板１０の表面近傍にシリコン酸化層２０が存在しない圧縮応力領域とを備える。引張応力領域と圧縮応力領域とは、それらの間に中間領域を介して隣接している。引張応力領域に半導体素子５０が形成されている。
【００４５】
半導体装置２００は、引張応力領域のみに半導体素子５０が形成されており、圧縮応力領域に半導体素子が形成されていない点で半導体装置１００と異なる。従って、半導体装置２００における圧縮応力領域は、半導体装置１００における圧縮応力領域よりも狭くてよい。また、本実施の形態においては中間領域に素子分離部が形成される必要がない。
【００４６】
図５は、半導体素子５０の具体例としてＮＭＯＳトランジスタ５０ａ、５０ｂを模式的に示した半導体装置２００の平面図である。図５に示す２本の一点鎖線の間に中間領域があり、中間領域より左側に引張応力領域が設けられており、素子分離領域より右側に圧縮応力領域が設けられている。図５中の実線の矢印は、引張応力領域および圧縮応力領域における応力の方向を示す。図５のＮＭＯＳトランジスタ内に示す破線の矢印は、ＭＯＳトランジスタにおいて電荷の流れるチャネル長方向を示す。尚、応力の方向およびチャネル長方向はいずれも半導体基板１０の表面に対して水平面内の方向である。
【００４７】
半導体装置２００も、半導体装置１００と同様に引張応力領域を有する。よって、引張応力領域にＮＭＯＳトランジスタ５０ａ、５０ｂを形成することによって、ＮＭＯＳトランジスタ５０ａ、５０ｂに流れる電荷の移動度を向上させることができる。
【００４８】
尚、引張応力領域にＰＭＯＳトランジスタ（図示せず）を形成することもできる。この場合、ＰＭＯＳトランジスタは、引張応力領域において、応力の方向に対してほぼ垂直方向へ電荷を流す向きに形成される。それによって、ＰＭＯＳトランジスタに流す電荷の移動度を向上させることができる。
【００４９】
本実施の形態においても、半導体装置１００と同様に、シリコン薄膜層３０がその一端においてシリコン基板１０に接続されている。それによって、シリコン薄膜層３０に引張応力を発生させることができる。また、ＭＯＳトランジスタ５０において発生した熱をシリコン基板１０へ放散させることができる。
【００５０】
さらに、半導体装置２００は、シリコン酸化層２０およびシリコン薄膜層３０によってＳＯＩ構造を有する引張応力領域のみに半導体素子５０が形成されている。それによって、半導体装置２００に形成された総ての半導体素子５０が高速に動作することができる。
【００５１】
また、本実施の形態によればシリコン薄膜層３０はその一端においてシリコン基板１０に接続されているが、シリコン薄膜層３０はその全ての端においてシリコン基板１０に接続されていてもよい。
【００５２】
図６は、本発明に係る第３の実施の形態に従った半導体装置３００の拡大断面図である。半導体装置３００は、引張応力領域のシリコン薄膜層３０の表面と圧縮応力領域のシリコン基板１０の表面との間に段差が無い点で半導体装置１００と異なる。従って、本実施の形態は、第１の実施の形態と同様の効果を得ることができる。さらに、本実施の形態によれば、シリコン薄膜層３０の表面とシリコン基板１０の表面とがほぼ平坦に接続しているので、半導体素子５０のシリコン薄膜層３０の表面からの高さおよび半導体素子６０のシリコン基板１０の表面からの高さがほぼ同じレベルになる。それにより、半導体素子５０、６０を被覆する保護膜（図示せず）のカバレッジが良くなる。また、引張応力領域および圧縮応力領域に亘る配線は容易に断線するようなことがない。
【００５３】
図７（Ａ）から図７（Ｇ）は、本発明に係る実施の形態に従った半導体装置の製造方法のフロー図である。
【００５４】
図７（Ａ）に示すように、まず、シリコン基板１０、シリコン基板１０の表面上に設けられたシリコン酸化層２０およびシリコン酸化層２０上に設けられたシリコン薄膜層３０を有するＳＯＩ基板を用意する。シリコン酸化層２０の膜厚は、例えば、２００ｎｍである。シリコン薄膜層３０の膜厚は、例えば、２００ｎｍ以下である。
【００５５】
図７（Ｂ）に示すように、次に、シリコン薄膜層３０上にマスク材１１０を堆積し、マスク材１１０をパターニングする。本実施の形態において、マスク材１１０は、パッド酸化膜１０２、シリコン窒化膜１０４、ＴＥＯＳ膜１０６から成る。パッド酸化膜１０２は、シリコン薄膜層３０の表面を酸化して形成される。シリコン窒化膜１０４およびＴＥＯＳ膜１０６は、ＣＶＤ等により、パッド酸化膜１０２の上にシリコン窒化膜１０４、ＴＥＯＳ膜１０６の順に堆積することによって形成される。
【００５６】
マスク材１１０のパターニングは、次のように行われる。まず、フォトリソグラフィ技術を用いて、ＴＥＯＳ膜１０６の上にレジスト膜（図示せず）を形成しパターニングする。次に、レジスト膜のパターンに従って、ＴＥＯＳ膜１０６、シリコン窒化膜１０４およびパッド酸化膜１０２をＲＩＥでエッチングする。マスク材１１０のパターニングによって、シリコン薄膜層３０が部分的に露出する。
【００５７】
図７（Ｃ）に示すように、次に、シリコン窒化膜１０４またはＴＥＯＳ膜１０６のパターンをマスクとして、シリコン薄膜層３０の露出部分をＲＩＥでエッチングする。シリコン薄膜層３０の露出部分をエッチングすることによって、シリコン酸化層２０が部分的に露出する。
【００５８】
図７（Ｄ）に示すように、次に、シリコン薄膜層３０の下に存在するシリコン酸化層２０の一部を、シリコン酸化層２０の露出部分からシリコン基板１０の表面に対して水平方向にエッチングする。シリコン酸化膜２０のエッチングには、フッ酸溶液が用いられる。よって、シリコン酸化膜２０は等方的にエッチングされ、シリコン薄膜層３０の下に存在するシリコン酸化膜２０もエッチングされる。シリコン薄膜層３０の端からシリコン酸化膜２０がエッチングされる距離は、エッチング時間に依存する。
【００５９】
また、このエッチングではフッ酸溶液が用いられるので、シリコン酸化膜２０をエッチングする工程においてＴＥＯＳ膜１０６も同時にエッチングされる。よって、ＴＥＯＳ膜１０６は、シリコン窒化膜１０４、パッド酸化膜１０２およびシリコン薄膜層３０をエッチングするときのマスクとして充分の膜厚であり、かつ、シリコン酸化膜２０が所定の位置までエッチングされたときに、充分に除去されている程度の膜厚であることが好ましい。
【００６０】
図７（Ｅ）に示すように、次に、熱リン酸溶液を用いてシリコン窒化膜１０４を除去し、フッ酸溶液を用いてパッド酸化膜１０２を除去する。その結果、シリコン薄膜層３０からなるカンチレバー３０ａが形成される。カンチレバー３０ａは、シリコン薄膜層３０のうちその下にシリコン酸化層２０が存在しない梁である。カンチレバー３０ａが自重でたわむか否かは、カンチレバー３０ａの長さおよびその厚さに依存する。しかし、例えば、シリコン酸化層２０がシリコン薄膜層３０の端からシリコン基板１０の表面に対して水平方向へエッチングされる距離が１μｍ以上であり、カンチレバー３０ａの長さが１μｍ以上であり、かつ、その厚さが２００ｎｍ以下であるときには、カンチレバー３０ａは、シリコン薄膜層３０から成るので、その曲げ剛性は低く自重でたわむ。よって、シリコン酸化層２０がシリコン薄膜層３０の端からシリコン基板１０の表面に対して水平方向へエッチングされる距離は１μｍ以上であり、かつ、シリコン薄膜層３０の厚さが２００ｎｍ以下であることが好ましい。カンチレバー３０ａがたわむことにより、シリコン基板１０とシリコン薄膜層３０とが接触する。
【００６１】
図７（Ｆ）に示すように、次に、シリコン基板１０、シリコン薄膜層３０およびシリコン酸化層２０を１１００℃以上の水素雰囲気中で熱処理する。この熱処理によって、シリコン基板１０およびシリコン薄膜層３０の接触部が溶着する。シリコン基板１０およびシリコン薄膜層３０が溶着した後、シリコン基板１０、シリコン薄膜層３０およびシリコン酸化層２０を室温まで降温する。この結果、引張応力領域にＳＯＩ構造を有する部分ＳＯＩ基板が形成される。本実施の形態による製造方法は酸素イオン注入を伴わないので、シリコン基板１０とシリコン薄膜層３０とが溶着した界面に発生する結晶欠陥および結晶転移は、図１２に示したＳＩＭＯＸ法による部分ＳＯＩ基板よりも著しく少ない。
【００６２】
シリコン単結晶の線膨張係数はシリコン酸化材料の線膨張係数のほぼ１０倍である。よって、シリコン酸化層２０上のシリコン薄膜層３０は、熱処理後にシリコン基板１０の平面に対して水平方向に引張応力を有する（横方向応力（Ｓｘ））。その引張応力の大きさはシリコン酸化層２０やシリコン薄膜層３０の膜厚に依存するが、本実施の形態によれば、シリコン酸化層２０の膜厚が約２００ｎｍであり、シリコン薄膜層３０の膜厚が約２００ｎｍである場合に、約１００ＭＰａの大きさである。
【００６３】
一方で、シリコン薄膜層３０とシリコン基板１０とが溶着した領域は、熱処理後にシリコン基板１０の水平面に対して水平方向に圧縮応力を有する。これは、シリコン酸化層２０上のシリコン薄膜層３０が引張応力によって引っ張られている分、シリコン薄膜層３０と接続するシリコン基板１０の表面近傍（シリコン基板１０に溶着したシリコン薄膜層３０を含む）に圧縮しようとする応力が作用するからである。
【００６４】
本実施の形態による半導体装置の製造方法は、このように同一のシリコン基板１０上に引張応力領域と圧縮応力領域とを形成することができる。図７（Ｆ）に示される矢印は応力が作用する方向を示す。図７（Ｆ）に示される２本の一点鎖線の間の中間領域の左側が引張応力領域、その右側が圧縮応力領域となる。
【００６５】
図７（Ｇ）に示すように、次に、素子分離部４０が形成される。本実施の形態によれば、素子分離部４０は、ＳＴＩを利用している。よって、素子分離部４０は、素子分離領域に形成されたトレンチ内にシリコン酸化材料を充填することによって形成される。本実施の形態によれば、素子分離部４０は、圧縮応力領域内に形成され、シリコン酸化層２０と接続していない。それによって、シリコン薄膜層３０はシリコン基板１０との接続を維持することができる。シリコン薄膜層３０とシリコン基板１０とが接続されていることによって、引張応力領域における引張応力は維持される。
【００６６】
一方、素子分離部４０によって挟まれたシリコン基板１０の表面近傍には、圧縮応力が維持される。一般に、シリコン単結晶の線膨張係数は、上述の通りシリコン酸化材料の約１０倍である。従って、シリコン基板１０および素子分離部４０が高温（例えば、１１００℃以上）に加熱された場合に、シリコン基板１０は、その表面に対して水平方向に膨張する。素子分離部４０は溶融するがシリコン基板１０に比較してほとんど膨張しない。続いて、室温まで低下させるときに、素子分離部４０は収縮することなく固化し、シリコン基板１０は、素子分離部４０が固化した後も収縮しようとする。よって、シリコン基板１０の表面近傍は固化した素子分離部４０を保持したまま収縮するが、シリコン基板１０のうち表面近傍よりも裏面に近い部分は素子分離部４０の影響を受けることなく収縮する。その結果、シリコン基板１０の表面近傍のうち素子分離部４０の間にある部分は素子分離部４０に挟まれた状態で圧縮される。それによって、シリコン基板１０の表面近傍には圧縮応力が維持される。
【００６７】
尚、素子分離部４０が圧縮応力領域内に形成されるので、図７（Ｇ）に示すように、素子分離部４０の形成後の圧縮応力領域は、素子分離部４０の形成前の圧縮応力領域よりも狭くなっている。
【００６８】
素子分離部４０の一部分はシリコン酸化層２０と接続するように形成されてもよい。この場合、素子分離部４０の他の部分はシリコン酸化層２０と接続していないように形成される。それによって、シリコン薄膜層３０の端の一部はシリコン基板１０と分離されているが、シリコン薄膜層３０の端の他の部分はシリコン基板１０と接続を維持する。このように、シリコン薄膜層３０の端の少なくとも一部分がシリコン基板１０と接続されていることによって、シリコン薄膜層３０に作用する応力を引張応力にすることができる。
【００６９】
ここで、図８にシリコン薄膜層３０がシリコン基板１０に接続していない箇所の断面図を示す。即ち、図８は、図７（Ｇ）に示す工程において、素子分離部４０がシリコン酸化層２０と接続するように形成された箇所の断面図である。
【００７０】
但し、シリコン薄膜層３０の総ての端が素子分離部４０によってシリコン基板１０から分離されている場合には、ＳＯＩ基板を用いた従来の半導体装置と同様に、シリコン薄膜層３０に作用する応力は、圧縮応力となってしまい、引張応力にならない。したがって、シリコン薄膜層３０の端の少なくとも一部分はシリコン基板１０と接続されていることを要する。
【００７１】
図７（Ｈ）に示すように、さらに、引張応力領域のシリコン薄膜層３０に半導体素子５０を、圧縮応力領域のシリコン基板１０の表面近傍に半導体素子６０を形成することによって図１に示す半導体装置１００が完成する。
【００７２】
半導体素子５０がＰＭＯＳトランジスタである場合には、そのＰＭＯＳトランジスタは、引張応力領域に作用する応力の方向に対してほぼ垂直方向へ電荷を流す向きに形成される。半導体素子６０がＰＭＯＳトランジスタである場合には、そのＰＭＯＳトランジスタは、圧縮応力領域に作用する応力の方向に対してほぼ平行方向へ電荷を流す向きに形成される。それによって、ＰＭＯＳトランジスタを流れる電荷の移動度が向上する。
【００７３】
ＮＭＯＳトランジスタを形成する場合には、そのＮＭＯＳトランジスタは引張応力領域のシリコン薄膜層３０に形成する。引張応力領域においてＮＭＯＳトランジスタを形成する向きを問わない。それによって、ＮＭＯＳトランジスタを流れる電荷の移動度を向上させることができる。
【００７４】
尚、図７（Ｆ）に示した引張応力領域のみに半導体素子５０を形成することによって、図４に示す半導体装置２００が製造され得る。
【００７５】
また、図７（Ｆ）における熱処理の後に、ＣＭＰ等の研磨工程を追加し、シリコン薄膜層３０の表面を研磨することによって、シリコン薄膜層３０の表面とシリコン基板１０の表面との間の段差を無くすことができる。図７（Ｆ）における熱処理の後にＣＭＰ等の研磨工程を追加した本実施の形態による半導体装置の製造方法によって、図６に示す半導体装置３００が製造され得る。
【００７６】
図９は、図７（Ｆ）に示した引張応力領域および圧縮応力領域に作用する応力の大きさを示すグラフである。このグラフは、シリコン基板１０の表面の一端から他端までの距離を横軸とし、引張応力領域および圧縮応力領域に作用する横方向応力（Ｓｘ）の大きさを縦軸とする。
【００７７】
シリコン基板１０の全体幅を５μｍとし、シリコン酸化層２０の膜厚を２００ｎｍとし、シリコン薄膜層３０の膜厚を２００ｎｍとする。このようなシリコン基板１０、シリコン酸化層２０およびシリコン薄膜層３０を有するＳＯＩ基板に図７（Ａ）から図７（Ｆ）までの処理を施す。図９には、このＳＯＩ基板に図７（Ａ）から図７（Ｆ）までの処理を施した後の室温時の引張応力領域および圧縮応力領域に作用する応力の大きさが示されている。尚、図７（Ｄ）に示す工程においては、シリコン薄膜層３０の端からシリコン基板１０の表面に対して水平方向に約２．５μｍまでシリコン酸化層２０がエッチングされる。
【００７８】
引張応力領域における引張応力は、シリコン基板１０の一端において約５×１０８ｄｙｎｅ／ｃｍ２（約５０ＭＰａ）の大きさであり中間領域に近づくにつれて増加する。圧縮応力領域における圧縮応力は、シリコン基板１０の他端において約−５×１０８ｄｙｎｅ／ｃｍ２（約−５０ＭＰａ）の大きさであり中間領域に近づくにつれて増加する。尚、これらの応力値は、シリコン酸化層２０およびシリコン薄膜層３０の厚さや熱処理における温度によって変化する。
【００７９】
図９に示すグラフにより、本実施の形態による半導体装置の製造方法を用いて、圧縮応力領域だけでなく、引張応力領域を有する半導体装置１００、半導体装置２００または半導体装置３００を製造することができることがわかる。
【００８０】
図１０は、図７（Ｆ）に示した工程において得られた部分ＳＯＩ基板の平面図である。図１０に示されたＸ−Ｘ線に沿って切断した断面が図７（Ｆ）に示した断面に相当する。
【００８１】
図１０には、図７（Ｃ）に示した工程においてエッチングされたシリコン薄膜層３０の開口部８０ａ、８０ｂの平面形状が示されている。開口部８０ａ、８０ｂは、図７（Ｄ）に示した工程において、シリコン酸化層２０をシリコン基板１０の表面に対して水平方向へエッチングするために用いられる。
【００８２】
圧縮応力領域の平面形状および面積は、開口部８０ａ、８０ｂの平面形状、開口部８０ａ、８０ｂの大きさ、並びに、図７（Ｄ）に示した工程においてシリコン酸化層２０をエッチングする時間によって決定される。従って、開口部８０ａ、８０ｂの平面形状およびそれらの大きさを変更することによって圧縮応力領域の平面形状およびその面積は任意に変更され得る。
【００８３】
また、図７（Ｄ）に示した工程においてシリコン酸化層２０をエッチングする時間を変更することによって、開口部８０ａから引張応力領域までの圧縮応力領域の幅Ｒａおよび開口部８０ｂから引張応力領域までの圧縮応力領域の幅Ｒｂが変更される。図７（Ｄ）に示した工程においてシリコン酸化層２０は、フッ酸溶液によって等方的にエッチングされる。よって、開口部８０ａおよび８０ｂからシリコン酸化層２０を同時にエッチングした場合、圧縮応力領域の幅ＲａおよびＲｂはほぼ等しくなる。圧縮応力領域の幅ＲａおよびＲｂを異ならせるためには、図７（Ｄ）に示した工程において、フォトリソグラフィ技術を用いて選択的にシリコン酸化層２０をエッチングすればよい。
【００８４】
このように、圧縮応力領域の形状や面積は、開口部８０ａ、８０ｂの平面形状、開口部８０ａ、８０ｂの大きさおよびシリコン酸化層２０をエッチングする時間によって任意に変更され得る。
【００８５】
図１１（Ａ）から図１１（Ｅ）は、本実施の形態に従った半導体装置の他の製造方法のフロー図である。
【００８６】
図１１（Ａ）に示すように、まず、シリコン基板１０、シリコン基板１０の表面上に設けられたシリコン酸化層２０およびシリコン酸化層２０上に設けられたシリコン薄膜層３０を有するＳＯＩ基板を用意する。シリコン酸化層２０の膜厚は、例えば、２００ｎｍである。シリコン薄膜層３０の膜厚は、例えば、２００ｎｍ以下である。
【００８７】
図１１（Ｂ）に示すように、次に、シリコン薄膜層３０上にマスク材１１０を堆積し、マスク材１１０をパターニングする。本実施の形態において、マスク材１１０は、パッド酸化膜１０２およびシリコン窒化膜１０４から成る。パッド酸化膜１０２は、シリコン薄膜層３０の表面を酸化して形成される。シリコン窒化膜１０４は、パッド酸化膜１０２の上にＣＶＤ等により堆積することによって形成される。
【００８８】
マスク材１１０のパターニングは、次のように行われる。まず、フォトリソグラフィ技術を用いて、シリコン窒化膜１０４の上にレジスト膜（図示せず）を形成しパターニングする。次に、レジスト膜のパターンに従って、シリコン窒化膜１０４およびパッド酸化膜１０２をＲＩＥでエッチングする。マスク材１１０のパターニングによって、シリコン薄膜層３０が部分的に露出する。
【００８９】
図１１（Ｃ）に示すように、次に、シリコン窒化膜１０４のパターンをマスクとして、シリコン薄膜層３０の露出部分をＲＩＥでエッチングする。シリコン薄膜層３０の露出部分をエッチングすることによって、シリコン酸化層２０が部分的に露出する。さらに、シリコン窒化膜１０４のパターンをマスクとして、シリコン酸化層２０の露出部分がＲＩＥまたはフッ酸溶液を用いてエッチングされる。
【００９０】
図１１（Ｄ）に示すように、次に、熱リン酸溶液を用いてシリコン窒化膜１０４を除去し、フッ酸溶液を用いてパッド酸化膜１０２を除去する。
【００９１】
図１１（Ｅ）に示すように、さらに、シリコン基板１０の表面上およびシリコン薄膜層３０の表面上にシリコンをエピタキシャル成長させる。このエピタキシャル成長において、シリコン基板１０の表面上にシリコン酸化層２０の膜厚以上の厚さのシリコン単結晶を成長させる。それによって、シリコン基板１０は、その表面上に形成されたシリコン単結晶によりシリコン薄膜層３０に接続することができる。
【００９２】
また、一般に、エピタキシャル成長は、１１００℃以上の高温雰囲気中で処理される。従って、エピタキシャル成長後、室温まで降温したときに、シリコン酸化層２０の表面上のシリコン薄膜層３０には引張応力が作用し、シリコン薄膜層３０と隣接したシリコン基板１０の表面近傍には圧縮応力が作用する。
【００９３】
図１１（Ｅ）に示した工程後、図７（Ｇ）および図７（Ｈ）に示した工程を経ることによって、本発明に係る実施の形態に従った半導体装置が形成され得る。
【００９４】
尚、図１１（Ｅ）において、シリコン薄膜層３０の表面上をマスクし、シリコン基板１０の表面上のみにシリコンをエピタキシャル成長させてもよい。それによっても、シリコン基板１０は、その表面上に形成されたシリコン単結晶によりシリコン薄膜層３０に接続することができる。また、圧縮応力領域と引張応力領域との間の段差が、シリコン薄膜層３０上にもシリコンをエピタキシャル成長させる場合よりも小さくなる。それにより、半導体素子５０、６０を被覆する保護膜のカバレッジが良くなる。また、引張応力領域および圧縮応力領域に亘る配線は容易に断線するようなことがない。
【００９５】
図１１（Ａ）から図１１（Ｅ）に示した製造方法によって、引張応力領域にＳＯＩ構造を有する部分ＳＯＩ基板が形成される。本実施の形態による製造方法は酸素イオン注入を伴わないので、シリコン薄膜層３０とその上にエピタキシャル成長したシリコン結晶層との界面に発生する結晶欠陥および結晶転移は、図１２に示したＳＩＭＯＸ法による部分ＳＯＩ基板よりも著しく少ない。
【００９６】
【発明の効果】
本発明に従った半導体装置は、半導体素子を形成する領域の応力を制御して、半導体素子における電荷の移動度を向上させることができる。
【００９７】
本発明に従った半導体装置は、部分的にＳＯＩ構造を有しているものの、半導体素子を形成する領域に結晶欠陥や結晶転位が従来よりも少ない。
【００９８】
本発明に従った半導体装置の製造方法は、半導体素子を形成する領域の応力を制御して、電荷の移動度を向上させた半導体素子を備えた半導体装置を製造することができる。
【００９９】
本発明に従った半導体装置の製造方法は、半導体素子を形成する領域に結晶欠陥や結晶転位を生じさせることなく部分的にＳＯＩ構造を形成し、その部分的にＳＯＩ構造を有する基板に半導体素子を形成することができる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施の形態に従った半導体装置１００の拡大断面図。
【図２】半導体素子５０の具体例としてＮＭＯＳトランジスタ並びに、半導体素子６０の具体例としてＰＭＯＳトランジスタを模式的に示した半導体装置１００の平面図。
【図３】ＭＯＳトランジスタに流れる電荷の移動度とそのＭＯＳトランジスタに作用する応力との関係を示すグラフ。
【図４】本発明に係る第２の実施の形態に従った半導体装置２００の拡大断面図。
【図５】半導体素子５０の具体例としてＮＭＯＳトランジスタを模式的に示した半導体装置２００の平面図。
【図６】本発明に係る第３の実施の形態に従った半導体装置３００の拡大断面図。
【図７】本発明に係る実施の形態に従った半導体装置の製造方法のフロー図。
【図８】図７（Ｇ）に示す工程において、素子分離部４０がシリコン酸化層２０と接続するように形成された箇所の断面図。
【図９】図７（Ｆ）に示した引張応力領域および圧縮応力領域に作用する応力の大きさを示すグラフ。
【図１０】図７（Ｆ）に示した工程において得られたＳＯＩ基板の平面図。
【図１１】本実施の形態に従った半導体装置の他の製造方法のフロー図。
【図１２】ＳＩＭＯＸにより形成された部分ＳＯＩ基板の断面図。
【符号の説明】
１００、２００、３００ 半導体装置
１０ シリコン基板
２０ シリコン酸化層
３０ シリコン薄膜層
４０ 素子分離部
５０、６０ ＭＯＳトランジスタ
１１０ マスク材
Claims (12)
- 半導体基板と、
該半導体基板の表面上に部分的に設けられた絶縁層と該絶縁層の上を連続的に被覆しその少なくとも一端が前記半導体基板に接続された半導体層とを有する第１の領域と、
前記第１の領域と近接し前記半導体基板の表面近傍に前記絶縁層が存在しない第２の領域と、
前記第１の領域における前記絶縁層上の前記半導体層に形成された第１の半導体素子と、
を備えた半導体装置。 - 前記第１の領域と前記第２の領域との間に設けられ、前記半導体層と前記第２の領域における前記半導体基板の表面近傍とを電気的に絶縁する素子分離部と、前記第２の領域における前記半導体基板に形成された第２の半導体素子とをさらに備えることを特徴とする請求項１に記載の半導体装置。
- 前記素子分離部の少なくとも一部分は、前記絶縁層に接続していないことを特徴とする請求項２に記載の半導体装置。
- 前記半導体基板および前記半導体層はシリコン単結晶からなり、
前記絶縁層および前記素子分離部はシリコン酸化材料からなることを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。 - 前記第１の領域における前記半導体層は、前記半導体基板の表面に対して水平方向に引張応力を有し、
前記第２の領域における前記半導体基板の表面近傍は、該半導体基板の表面に対して水平方向に圧縮応力を有することを特徴とする請求項１または請求項２に記載の半導体装置。 - 前記第１の半導体素子としてＰ型ＭＩＳトランジスタが、前記半導体層に作用する引張応力の方向に対してチャネル長方向が略直交するように形成されていることを特徴とする請求項５に記載の半導体装置。
- 前記第２の半導体素子としてＰ型ＭＩＳトランジスタが、前記半導体基板の表面近傍に作用する圧縮応力の方向に対してチャネル長方向が略平行となるように形成されていることを特徴とする請求項５に記載の半導体装置。
- 前記第１の半導体素子としてＮ型ＭＩＳトランジスタが形成されていることを特徴とする請求項１請求項６または請求項７に記載の半導体装置。
- 半導体基板と該半導体基板の表面上に設けられた絶縁層と該絶縁層上に設けられた半導体層とを有するＳＯＩ基板の該半導体層上にマスク材パターンを形成するパターニングステップ、
前記マスク材パターンをマスクとして、露出した前記半導体層をエッチングして前記絶縁層を部分的に露出させる第１のエッチングステップ、
前記半導体層の下に存在する前記絶縁層の一部を、前記絶縁層の露出した部分から前記半導体基板の表面に対して水平方向にエッチングする第２のエッチングステップおよび、
前記半導体基板および前記半導体層を加熱し、前記絶縁層が水平方向にエッチングされた領域で前記半導体層を前記半導体基板に溶着させる熱処理ステップを具備する半導体装置の製造方法。 - 前記熱処理ステップの後、
前記半導体基板上における前記絶縁層が残存する第１の領域と前記半導体層が前記半導体基板に溶着している第２の領域とを電気的に絶縁する素子分離部を、前記第２の領域内に形成するステップをさらに具備することを特徴とする請求項９に記載の半導体装置の製造方法。 - 前記熱処理ステップの後、
前記半導体基板上における前記絶縁層が残存する第１の領域にＰ型ＭＩＳトランジスタを形成する場合には、前記第１の領域に作用する応力方向に対してチャネル長方向が略直交するように該Ｐ型ＭＩＳトランジスタを形成し、
前記半導体基板上における前記半導体層が前記半導体基板に溶着している第２の領域にＰ型ＭＩＳトランジスタを形成する場合には、前記第２の領域に作用する応力方向に対してチャネル長方向が略平行となるように該Ｐ型ＭＩＳトランジスタを形成するステップをさらに具備することを特徴とする請求項９または請求項１０に記載の半導体装置の製造方法。 - 前記熱処理ステップの後、
前記半導体基板上における前記絶縁層が残存する第１の領域にＮ型ＭＩＳトランジスタを形成するステップをさらに具備することを特徴とする請求項９から請求項１１のいずれかに記載の半導体装置の製造方法。
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-
2002
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