JP2007294757A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】ｐ型ＭＯＳＦＥＴ構造で、ホール移動度を向上するとともに、ショットキバリアを低減することが可能な半導体装置を提供する。
【解決手段】ｐ型ＭＯＳダブルゲート構造を有する半導体装置１００は、上面が＜１００＞の結晶面方位のシリコンまたはゲルマニウムからなり、基板１上に第１の結晶面方位＜１１０＞に延びて形成されたｎ型のチャネル層２と、このチャネル層２と第１の結晶面方位＜１１０＞方向で隣接して基板１上に形成され、チャネル層２とショットキ接合するメタルまたはメタルシリサイドからなるソース層３、ドレイン層４と、第２の結晶面方位＜１１０＞方向に延びて基板１上およびチャネル層２上に形成されたゲート層５と、チャネル層２とゲート層５との間に設けられたゲート絶縁膜６と、を備える。1軸性引張り歪が電流方向と垂直な第２の結晶面方位＜１１０＞方向にチャネル層の側壁に対して加えられている。
【選択図】図１Ａ

Description

本発明は、例えば、ダブルゲート構造を有する半導体装置及び半導体装置の製造方法に関する。
従来、例えば、トランジスタの微細化、低消費電力化、高速化のために、ダブルゲートトランジスタ（例えば、ＦｉｎＦＥＴ）が提案されている（例えば、特許文献１参照。）。
この構造のメリットは、（１）ゲートを２つ有する構造なので、ショートチャネル効果に強く、ソース/ドレイン間のパンチスルー（漏れ）電流を低減できる。
また、（２）チャネル垂直方向電界が小さいため移動度を向上させることができる。
また、（３）オフ電流が低減する分チャネル幅（フィン高さ、または、本数）を増やせるので、電流を増加させることができる、等である。
他の従来技術では、トランジスタのソース/ドレイン領域を不純物の拡散層でなく、メタルで形成するショットキ・ソース/ドレイントランジスタ技術が提案されている（例えば、非特許文献１参照。）。
この構造を用いると、ソース領域およびドレイン領域の寄生抵抗を小さくでき、浅い接合（ショットキ（Schottky）接合）を形成することができる。
また、ソース/ドレインに不純物を用いないので、活性化のための高温熱工程を行なう必要が無く、製造工程を著しく簡略化でき、LSI製造コストを低減できる。
さらにまた、ソース端部にショットキバリアが存在するため、オフ電流を抑え、ショートチャネル効果を抑制することができる（微細化できる）。
また、特にGeチャネルトランジスタでは、ドーパント（dopant）の固溶度が低くく、そして、ドーパントが拡散しやすい。このため、ソース/ドレイン構造は、ショットキ接合が望ましい。
一方、このトランジスタの課題は、ショットキコンタクト抵抗（シリコン/シリサイドまたはメタル界面抵抗）を低減させることである。
解決策の一つのとして、ソース/ドレイン材料の仕事関数制御技術がある。例えば、ｎ型ＭＯＳトランジスタのソース/ドレインに仕事関数の小さいメタルまたはシリサイド（ＥｒＳｉ２等）を用い、また、ｐ型ＭＯＳトランジスタのソース/ドレインに仕事関数の大きいメタルまたはシリサイド（PtSi等）を用いる方法が提案されている（例えば、非特許文献１参照。）。
この技術を用いれば、ｎ型ＭＯＳトランジスタのショットキバリア高さを0.28eV程度、また、ｐ型ＭＯＳトランジスタのショットキバリア高さを0.22eV程度とすることができる。
すなわち、ｎ型ＭＯＳトランジスタ、および、ｐ型ＭＯＳトランジスタについて、ある程度低いショットキコンタクト抵抗のメタルシリサイド・ソース/ドレインを形成することが可能である。
しかし、十分な高電流を得るには、まだ不十分であり、さらなるショットキバリアの低減が必要であった。
一方で、メタルの仕事関数制御のみでは、Fermi-level-pinning効果の悪影響を受けるため、さらなるショットキバリアの低減は困難であった。
そこで提案された技術が、「歪チャネルとショットキ接合」の組合せ技術である。ショットキバリア高さを下げるため、すなわちコンタクト抵抗を下げるため、歪（機械的応力）を用いる技術である（例えば、非特許文献２参照。）。
さらに、他の従来技術として、チャネルに歪をかけてキャリア移動度を向上させる技術が開発されている。Planar-pMOSＦＥＴでは、ソース/ドレイン領域に埋め込んだSiGeからの圧縮歪が有効である。そして、このPlanar-nMOSＦＥＴでは、ソース/ドレイン領域に埋め込んだSiCからの引張り歪や、ゲート、ソース/ドレイン上に引張り歪を持った膜を堆積してチャネルに引張り歪、をかけることが有効であることが知られている。
以上のように、既述の従来技術（歪チャネル技術とショットキ・ソース/ドレイン技術）によれば、ｎ型ＭＯＳトランジスタの場合は、引張り歪が用いられるため、移動度が向上し、かつショットキバリアを低減できる。
すなわち、従来技術を単純に組み合わせるだけで、ショットキ・ソース/ドレインｎ型ＭＯＳＦｉｎＦＥＴを高駆動電流化できた。
しかし、上記従来技術によっても、ｐ型ＭＯＳトランジスタでは圧縮歪が用いられるため、キャリア移動度は向上するがショットキバリアを低減することができないという問題があった。
したがって、ショットキ・ソース/ドレインｐ型ＭＯＳＦｉｎＦＥＴを高駆動電流化できなかった。
特開２００５−２９４７８９号公報 Jakub Kedzierski et al., IEDM Technical digest, pp.57-60, (2000) A. Yagishita, T-J. King, and J. Bokor, "Schottky Barrier Height Reduction and Drive Current Improvement in Metal Source/Drain MOSＦＥＴ with Strained-Si Channel", Jpn. J. Appl. Phys., Vol.43, No.4B, pp.1713-1716, (2004)
本発明は、上記課題を解決するものであり、ｐ型ＭＯＳＦＥＴ構造で、ホール移動度を向上するとともに、ショットキバリア(コンタクト抵抗)を低減することが可能な半導体装置、および、半導体装置の製造方法を提供することを目的とする。
本発明の一態様に係る半導体装置は、
ｐ型ＭＯＳダブルゲート構造を有する半導体装置であって、
上面が＜１００＞の結晶面方位のシリコンまたはゲルマニウムからなり、基板上に第１の結晶面方位＜１１０＞に延びて形成されたチャネル層と、
前記チャネル層と前記第１の結晶面方位＜１１０＞方向の一端側で隣接して前記基板上に形成され、このチャネル層とショットキ接合するメタルまたはメタルシリサイドからなるソース層と、
前記チャネル層と前記第１の結晶面方位＜１１０＞方向の他端側で隣接して前記基板上に形成され、このチャネル層とショットキ接合するメタルまたはメタルシリサイドからなるドレイン層と、
前記チャネル層の側壁と隣接するとともに前記チャネル層の電流方向と垂直な第２の結晶面方位＜１１０＞方向に延びて少なくとも前記基板上に形成されたゲート層と、
前記チャネル層と前記ゲート層との間に設けられたゲート絶縁膜と、を備え、
1軸性引張り歪が前記電流方向と垂直な前記第２の結晶面方位＜１１０＞方向に前記チャネル層の側壁に対して加えられていることを特徴とする。
また、本発明の他の態様に係る半導体装置の製造方法は、
ｐ型ＭＯＳダブルゲート構造を有する半導体装置の製造方法であって、
基板上に設けられた上面が＜１００＞の結晶面方位のシリコンまたはゲルマニウム上に絶縁膜を形成し、
前記シリコンまたは前記ゲルマニウムを選択的にエッチングすることにより、第１の結晶面方位＜１１０＞方向に延びるようにフィンを形成し、
前記フィン側面にゲート絶縁膜を形成し、
前記第１の結晶面方位＜１１０＞と垂直な第２の結晶面方位＜１１０＞方向に延びるように、前記フィンのチャネル層となる領域上の前記絶縁膜上および前記基板上に、ポリシリコン層を形成し、
前記フィン上で露出する前記絶縁膜を除去し、
前記フィンのうち前記絶縁膜が除去された領域を選択的にシリサイド化して、前記フィンに前記チャネル層とショットキ接合するソース層およびドレイン層を形成し、
前記ポリシリコン層を選択的にシリサイド化して、収縮性の材料からなるゲート層を形成することを特徴とする。
また、本発明のさらに他の態様に係る半導体装置の製造方法は、
ｐ型ＭＯＳダブルゲート構造を有する半導体装置の製造方法であって、
基板上に設けられた上面が＜１００＞の結晶面方位のシリコンまたはゲルマニウム上に絶縁膜を形成し、
前記シリコンまたは前記ゲルマニウムを選択的にエッチングすることにより、第１の結晶面方位＜１１０＞方向に延びるようにフィンを形成し、
前記フィン側面にゲート絶縁膜を形成し、
前記第１の結晶面方位＜１１０＞と垂直な第２の結晶面方位＜１１０＞方向に延びるように、前記フィンのチャネル層となる領域上の前記絶縁膜上および前記基板上に、ポリシリコン層を形成し、
前記ポリシリコン層側面に絶縁性のゲート側壁を形成し、
前記フィン上で露出する前記絶縁膜を除去し、
前記フィンのうち前記絶縁膜が除去された領域を選択的にシリサイド化して、前記フィンに前記チャネル層とショットキ接合するソース層およびドレイン層を形成し、
層間絶縁膜を堆積するとともにエッチバックして、前記ポリシリコン層の上部を露出させ、
前記ポリシリコン層を選択的に除去し、
内壁が前記ゲート側壁で構成されたゲート溝に収縮性の材料を埋め込んで、ゲート層を形成する
ことを特徴とすることを特徴とする。
本発明の一態様に係る半導体装置および半導体装置の製造方法によれば、電流方向と垂直方向の１軸性引張り歪により、ｐ型ＭＯＳＦＥＴ構造で、ホール移動度を向上するとともに、ショットキバリア(コンタクト抵抗)を低減することができる。
以下、本発明を適用した各実施例について図面を参照しながら説明する。
図１Ａは、本発明の実施例１に係る半導体装置の要部の構成を示す斜視図である。また、図１Ｂは、図１ＡのＡ−Ａ線に沿った半導体装置１００の断面を示す断面図である。また、図１Ｃは、図１ＡのＢ−Ｂ線に沿った半導体装置１００の断面を示す断面図である。
図１Ａないし図１Ｃに示すように、ｐ型ＭＯＳダブルゲート構造を有する半導体装置１００は、不純物を含有し上面が＜１００＞の結晶面方位のシリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）からなり、基板１上に第１の結晶面方位＜１１０＞に延びて形成されたｎ型のチャネル層２を備えている。
なお、基板１は、ＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ：埋め込み酸化膜）またはバルクシリコン等が選択される。また、シリコンを用いるチャネル層２を形成する場合は、例えば、基板１にＳＯＩ（Silicon-On-Insulator）基板を用いてもよい。また、ゲルマニウムを用いるチャネル層２を形成する場合は、例えば、基板１にＧＯＩ（Germanium-On-Insulator）基板を用いてもよい。
また、半導体装置１００は、このチャネル層２と第１の結晶面方位＜１１０＞方向の一端側で隣接して基板１上に形成され、チャネル層２とショットキ接合するメタルまたはメタルシリサイドからなるソース層３と、チャネル層２と第１の結晶面方位＜１１０＞方向の他端側で隣接して基板１上に形成され、チャネル層２とショットキ接合するメタルまたはメタルシリサイドからなるドレイン層４と、を備えている。
これらのチャネル層２、ソース層３、および、ドレイン層４により、ダブルゲート構造のフィン１１が構成される。
また、半導体装置１００は、チャネル層２の側壁と隣接するとともに、チャネル層２の電流方向と垂直な第２の結晶面方位＜１１０＞方向に延びて基板１上およびチャネル層２上に形成されたゲート層５と、チャネル層２とゲート層５との間に設けられたゲート絶縁膜６と、チャネル層２の上面とゲート層５との間に設けられ、例えば、ＳｉＮからなる絶縁膜７と、を備えている。
ゲート層５は、収縮性の材料を含み、この収縮性により、1軸性引張り歪が電流方向と垂直な第２の結晶面方位＜１１０＞方向にチャネル層の側壁に対して加えられている。この収縮性の材料には、例えば、ＴｉＳｉ２、ＣｏＳｉ２が選択される。
なお、1軸性引張り歪が電流方向と垂直な第２の結晶面方位＜１１０＞方向にチャネル層の側壁に対して加えるためには、ダブルゲート構造を成すように、ゲート層５は、少なくとも基板１上に形成されていればよい。
また、ゲート層５の側壁には、ＴＥＯＳ（TetraEthOxySilane）膜等のゲート側壁８が形成されている。
また、ソース層３、ドレイン層４の側壁には、ＴＥＯＳ（TetraEthOxySilane）膜等のフィン側壁９が形成されている。
また、半導体装置１００は、基板１上に、上記の構成要素を絶縁するＴＥＯＳ膜等の層間絶縁膜１０が形成されている。
ここで、ショットキ・ソース/ドレインｐ型ＭＯＳダブルゲートトランジスタに対して、上記構成を採用した理由について説明する。
先ず、上記構成において、引張り歪によりチャネルに歪みを発生させた理由について説明する。
図２Ａは、シリコン（Ｓｉ）の歪みによるバンド構造変化を示す図である。また、図２Ｂは、ゲルマニウム（Ｇｅ）の歪みによるバンド構造変化を示す図である。
図２Ａ、図２Ｂに示すように、2fold-valley（Δ2）、4fold-valley（Δ4）のエネルギーレベルは、引張り歪によって影響を受ける。
すなわち、2fold-valleyに対する（メタルソース/ドレインから見た）バリア高さは低減され、4fold-valleyに対するバリア高さは増加すると考えられる。
なお、有効質量の軽い2fold-valleyに対するショットキバリアが低減されるので、ｎ型ＭＯＳトランジスタの駆動電流が増加すると考えられる。
一方、ホールの場合を考えると、図２Ａ、図２Ｂに示すように、引張り歪がかかるとlight-hole（lｈ）valleyのエネルギーレベルが上昇し、heavy-hole（ｈｈ）valleyのエネルギーレベルはあまり変化しない。有効質量の軽いlight-hole（lｈ）valleyに対するショットキバリアが低減されるので、ｐ型ＭＯＳトランジスタの駆動電流も増加すると考えられる。
このように、図２Ａ、図２Ｂから、ｐ型ＭＯＳトランジスタのショットキバリア低減には引張り歪みが有効であり、圧縮歪ではショットキバリア低減の効果が得られない。
次に、上記構成において、引張り歪の方向（第２の結晶面方位＜１１０＞方向）とチャネル方向（（電流方向）（第１の結晶面方位＜１１０＞方向））とが垂直になるようにした理由について説明する。
図３Ａは、ｐ型ＭＯＳトランジスタ（Ｓｉチャネル）における、歪成分とホール移動度に対する有効性との関係を示すモデル図である。なお、図３Ａにおいて、シリコンの上面の結晶面方位は＜１００＞であり、チャネル方向（電流方向）＜１１０＞はフィン側面＜１１０＞と垂直である。
図３Ａに示すように、ｐ型ＭＯＳトランジスタ（Ｓｉチャネル）においては、チャネル方向（電流方向）＜１１０＞と引張り歪の方向＜１１０＞とが垂直である場合は、ホール移動度の向上に有効である。なお、チャネル方向（電流方向）と圧縮歪の方向とが平行である場合もホール移動度の向上に有効である。
また、図３Ｂは、ｐ型ＭＯＳトランジスタ（Ｇｅチャネル）における、歪成分とホール移動度に対する有効性との関係を示すモデル図である。なお、図３Ｂにおいて、ゲルマニウムの上面の結晶面方位は＜１００＞であり、チャネル方向（電流方向）＜１１０＞はフィン側面＜１１０＞と垂直である。
図３Ｂに示すように、ｐ型ＭＯＳトランジスタ（Ｇｅチャネル）においては、チャネル方向（電流方向）＜１１０＞と引張り歪の方向＜１１０＞とが垂直である場合は、ホール移動度の向上に有効である。なお、チャネル方向（電流方向）と圧縮歪の方向とが平行である場合もホール移動度の向上に有効である。
このように、上面の結晶面方位が＜１００＞のチャネルを有するｐ型ＭＯＳダブルゲートトランジスタにおいて、Ｓｉチャネル、Ｇｅチャネルとも同様に、チャネル方向（電流方向）＜１１０＞と引張り歪の方向＜１１０＞とが垂直である場合は、ホール移動度の向上に有効である。
以上により、ショットキバリアを低減するとともにホール移動度を向上させる観点から、ショットキ・ソース/ドレインを有するｐ型ＭＯＳＦｉｎＦＥＴに対して既述の構成を選択した。
次に、以上のようなｐ型ＭＯＳダブルゲート構造を有する半導体装置１００の製造方法について説明する。
図４Ａないし図４Ｋは、本発明の実施例１に係る半導体装置１００の製造方法を説明するための各工程の斜視図である。また、図５Ａは、図４ＪのＡ−Ａ線に沿った断面を示す断面図である。また、図５Ｂは、図４ＪのＢ−Ｂ線に沿った断面を示す断面図である。また、図６Ａは、図４ＫのＡ−Ａ線に沿った断面を示す断面図である。また、図６Ｂは、図４ＫのＢ−Ｂ線に沿った断面を示す断面図である。
先ず、フィン１１にシリコンを用いる場合には、上面の結晶面方位が＜１００＞のSOI基板（ＢＯＸ）を用意し、SOI厚を、例えば50nm〜100nm程度に薄膜化する。なお、フィン１１にゲルマニュウムを用いる場合には、既述のようにＧＯＩ基板を用意する。
そして、チャネル層２となるボディ（Body）領域にチャネルドーピングを行なう。ここでは、チャネル濃度が1×１０17/cm3程度になるようにドーズ量を調整する。
そして、70nm程度のSiNハードマスク７を堆積する。すなわち、基板１上に設けられた上面が＜１００＞の結晶面方位のシリコン（またはゲルマニウム）上に絶縁膜７を形成する。
このSiNハードマスク（絶縁膜）７を用いて、フィン１１のパターンニング、RIE(Reactive Ion Etching:反応性イオンエッチング)処理を行なう。すなわち、シリコン（またはゲルマニウム）を選択的にエッチングすることにより、第１の結晶面方位＜１１０＞方向に延びるようにフィン１１を形成する（図４Ａ）。
なお、フィンラインパターンの方向を、例えば、ＳＯＩ基板（ＧＯＩ基板）のノッチ方向（＜１１０＞方向）と平行または垂直にすれば、フィン１１の側面は＜１１０＞面になる。
次に、フィン１１側面にゲート絶縁膜（図示せず）を形成し、1層目のゲートポリシリコン（Poly-Si）５ａを300nm程度堆積する。このとき、フィン１１の段差上にポリシリコンを堆積するため、ポリシリコン表面には大きな段差１２が形成される（図４Ｂ）。
次に、このポリシリコンをCMP(Chemical Mechanical Polishing: 化学機械研磨)処理により平坦化し、SiNハードマスク７が露出するまでエッチバックする（図４Ｃ）。
次に、２層目のポリシリコン層５ｂを50nm程度堆積する（図４Ｄ）。ＦＵＳＩ(FUll SIlicidation)技術によりゲート層を形成する場合は、この２層目のポリシリコン層５ｂと１層目のポリシリコン層５ａとを合わせて、ゲート層５の材料として用いる。
次に、２層目のポリシリコン層５ｂの上にハードマスクとしてSiNハードマスク１５を100nm程度堆積し、さらに、フィン１１と垂直に配置されるゲートパターンを形成するためのレジストまたはハードマスク１６を堆積する（図４Ｅ）。
次に、SiNハードマスク１５をRIE処理し、ポリシリコン層５ｂ上にゲート加工用ハードマスクとしてSiNハードマスク１６を形成する（図４Ｆ）。
次に、ポリシリコン層５ａ、５ｂをRIE処理して、ゲートパターンを形成する。すなわち、第１の結晶面方位＜１１０＞と垂直な第２の結晶面方位＜１１０＞方向に延びるように、フィン１１のチャネル層２となる領域上のSiNハードマスク（絶縁膜）７上および基板１上に、ポリシリコン層５ａ、５ｂを形成する（図４Ｇ）。
次に、ゲート側壁に用いる材料（例えば、ＴＥＯＳ）を、全面に堆積しエッチバックする。これにより、厚さ40nm程度のゲート側壁（ＴＥＯＳ膜）８を形成する（図４Ｈ）。
さらに、SiNハードマスク７に対してRIE処理を行ない、フィン１１上のSiNハードマスク７をエッチング除去する。すなわち、フィン１１上で露出するSiNハードマスク（絶縁膜）７を選択的に除去する（図４Ｈ）。なお、エッチング条件、SiN膜厚を調整して、ポリシリコン層５ｂ上のSiNハードマスク１６は残留させる。
次に、フィン１１のソース/ドレイン領域となる部分にシリサイド貼り付けを行ない、チャネル層２との間でショットキ接合を形成する。すなわち、フィン１１のうち絶縁膜７が除去された領域を選択的にシリサイド化して、チャネル層２とショットキ接合するソース層３およびドレイン層４を形成する（図４Ｉ）。ソース/ドレインのシリサイド材料としては、例えば、ｐ型ＭＯＳトランジスタにはPtSiを用いればよい。
なお、例えば、別途ｎ型ＭＯＳトランジスタを形成する場合には、ErSiを用いればよい。
また、プロセス条件を制御し、ソース/ドレイン層３、４からチャネル層２に歪がかからないようにする。ゲート層５となるポリシリコン層５ａ、５ｂは、SiNハードマスク１６とゲート側壁８に覆われているため、この時点でシリサイド化されない。
次に、層間絶縁膜１０としてＴＥＯＳ等を400nm程度堆積し、CMP処理により平坦化する（図４Ｉ）。
この層間絶縁膜１０を全面エッチバックしてSiNハードマスク１６を露出させる。さらに、ホットリン酸で残存するSiNハードマスク１６を除去し、ポリシリコン層５ｂの上部を露出させる（図４Ｊ、図５Ａ、図５Ｂ）。
次に、ポリシリコン層５ａ、５ｂを上面からシリサイド化する。すなわち、ポリシリコン層５ａ、５ｂを選択的にシリサイド化して、収縮性の材料からなるゲート層５を形成する（図４Ｋ、図６Ａ、図６Ｂ）。ゲートのシリサイド材料としては、例えば、収縮性の材料であるＴｉＳｉ２やＣｏＳｉ２が選択される。
以上のように、ＦｉｎＦＥＴのゲート、ソース/ドレインをシリサイド化することができるとともに、ゲートのシリサイド形成とソース/ドレインのシリサイド形成を別々の工程で行うことができる。
したがって、ソース/ドレインのシリサイドが深くなりすぎる（横方向に成長しすぎる）のを防止することができる。
さらに、プロセス条件によっては、ＴｉＳｉ２（またはＣｏＳｉ２）は、収縮性の材料であるため（シリコンよりも熱膨張係数が大きい材料であるため）、フィン側面（＜１１０＞面）に引張の歪がかかる（図６Ｂ）。このとき、電流方向にはポアソン比分、圧縮方向の歪が生じる。
しかし、その圧縮方向の歪以上のプロセス歪による圧縮歪が生じないように、ソース/ドレイン層３、４からの歪を低減しておく。もちろん、ソース/ドレイン領域に圧縮歪を持つＳｉＧｅを埋め込んだ素子構造（e-SiGe）などのストレッサ（stressor）技術を用いない。
もっとも、フィン１１のチャネル層２（特に、long-channel）は、ソース/ドレイン層３、４からの歪が伝わりにくい構造であるため、ｐ型ＭＯＳダブルゲートトランジスタ（ｐ型ＭＯＳ−ＦｉｎＦＥＴ）に対して有利である。
また、本実施例によれば、ＴｉＳｉ２は収縮性の材料であるため、ｐ型ＭＯＳトランジスタのフィン側面（＜１１０＞面）に引張り歪がかかる。
すなわち、ｐ型ＭＯＳダブルゲートトランジスタ（ｐ型ＭＯＳ−ＦｉｎＦＥＴ）の移動度が向上し、かつショットキ・ソース/ドレインのコンタクト抵抗が低減される。
また、ゲート層５の歪を用いているので、フィン１１のチャネル層２に効率よく、容易に引張り歪を印加できる。
さらにまた、ＦＵＳＩ技術を用いているので、比較的容易にシリサイドゲートを形成できる。
以上のように、本実施例に係る半導体装置および半導体装置の製造方法によれば、ホール移動度を向上するとともに、ショットキバリア(コンタクト抵抗)を低減することができる。
実施例１では、ＦＵＳＩ技術を用いて、シリサイドゲートを作成する半導体装置の製造方法について述べた。本実施例では、ダマシンゲート技術を用いて、Pureメタルなどシリサイド以外の材料をゲートに適用する半導体装置の製造方法について述べる。
図７Ａ、図７Ｂは、本発明の実施例２に係る半導体装置２００の製造方法を説明するための各工程の斜視図である。また、図８Ａは、図７ＢのＡ−Ａ線に沿った断面を示す断面図である。また、図８Ｂは、図７ＢのＢ−Ｂ線に沿った断面を示す断面図である。
また、図９Ａは、図８Ａの後の工程のＡ−Ａ線に沿った断面を示す断面図である。図９Ｂは、図８Ａの後の工程のＢ−Ｂ線に沿った断面を示す断面図である。
さらにまた、図１０Ａは、図９Ａの後の工程のＡ−Ａ線に沿った半導体装置２００の断面を示す断面図である。図１０Ｂは、図９Ａの後の工程のＢ−Ｂ線に沿った半導体装置２００の断面を示す断面図である。
なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示す。
また、本実施例２の半導体装置の製造方法は、実施例１で説明した図４Ｊまでの工程は同様である。
実施例１の図４Ｉまでと同様の工程により、ソース層/ドレイン層３、４を形成してショットキ接合を形成した後、層間絶縁膜１０としてＴＥＯＳ等を400nm程度堆積し、CMP処理により平坦化する（図７Ａ）。
実施例１の図４Ｉと同様の工程により、この層間絶縁膜１０を全面エッチバックしてSiNハードマスク１６を露出させる。さらに、例えば、ホットリン酸でSiNハードマスク１６を除去し、ポリシリコン層５ｂの上部を露出させる（図７Ｂ、図８Ａ、図８Ｂ）。
次に、CDE（Chemical Dry Etching)処理等により、ゲート側壁８で挟まれたポリシリコン層５ａ、５ｂを選択的に除去する。（図９Ａ、図９Ｂ）。
次に、内壁がゲート側壁８で構成されたゲート溝にダマシン法により収縮性の材料を埋め込んで収縮性の材料からなるゲート層１３を形成する（図１０Ａ、図１０Ｂ）。
すなわち、ゲート材料を、全面に堆積した後、CMP処理により平坦化し、ゲート溝内にのみ残留させる。ここでは、ｐ型ＭＯＳトランジスタのゲート材料として、例えば、収縮性を有するＴｉＮ，Ｗ、ＷＳｉを用いる。
以上により、図１Ａに示される半導体装置１００のゲート層５を、ＴｉＮ，Ｗ、ＷＳｉ等のメタル等を適用したゲート層１３に代替させた半導体装置２００が完成する。
上述のように、ＴｉＮ，Ｗ，ＷＳｉは収縮性の材料であるため、ｐ型ＭＯＳダブルゲートトランジスタのフィン１１側面（＜１１０＞面）に引張りの歪がかかる。
すなわち、ｐ型ＭＯＳダブルゲートトランジスタのホール移動度が向上し、かつショットキ・ソース/ドレインのコンタクト抵抗が低減される。
ゲート層の歪を用いているので、フィンのチャネル層に、容易に引張り歪を印加できる。
さらにまた、ダマシンゲート技術を用いているので、Pureメタルなどシリサイド以外の材料をゲート層に適用することができる。
なお、このダマシンゲートプロセスを用いれば、例えば、ｎ型ＭＯＳトランジスタを別途形成する場合に、ｐ型ＭＯＳとは別のゲート材を埋め込むことも可能である。
以上のように、本実施例に係る半導体装置および半導体装置の製造方法によれば、ホール移動度を向上するとともに、ショットキバリア(コンタクト抵抗)を低減することができる。
本発明の一態様である本発明の実施例１に係る半導体装置の要部の構成を示す斜視図である。 図１ＡのＡ−Ａ線に沿った半導体装置の断面を示す断面図である。 図１ＡのＢ−Ｂ線に沿った半導体装置の断面を示す断面図である。 シリコン（Ｓｉ）の歪みによるバンド構造変化を示す図である。 ゲルマニウム（Ｇｅ）の歪みによるバンド構造変化を示す図である。 ｐ型ＭＯＳトランジスタ（Ｓｉチャネル）における、歪成分とホール移動度に対する有効性との関係を示すモデル図である。 ｐ型ＭＯＳトランジスタ（Ｇｅチャネル）における、歪成分とホール移動度に対する有効性との関係を示すモデル図である。 本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例１に係る半導体装置の製造方法を説明するための工程の斜視図である。 図４ＪのＡ−Ａ線に沿った断面を示す断面図である。 図４ＪのＢ−Ｂ線に沿った断面を示す断面図である。 図４ＫのＡ−Ａ線に沿った断面を示す断面図である。 図４ＫのＢ−Ｂ線に沿った断面を示す断面図である。 本発明の実施例２に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例２に係る半導体装置の製造方法を説明するための工程の斜視図である。 図７ＢのＡ−Ａ線に沿った断面を示す断面図である。 図７ＢのＢ−Ｂ線に沿った断面を示す断面図である。 本発明の実施例２に係る半導体装置の製造方法を説明するための工程の断面図である。 本発明の実施例２に係る半導体装置の製造方法を説明するための工程の断面図である。 図９Ａの後の工程のＡ−Ａ線に沿った半導体装置の断面を示す断面図である。 図９Ａの後の工程のＢ−Ｂ線に沿った半導体装置の断面を示す断面図である。
符号の説明
１ 基板
２ チャネル層
３ ソース層
４ ドレイン層
５ ゲート層
５ａ ポリシリコン層
５ｂ ポリシリコン層
６ ゲート絶縁膜
７ ＳｉＮハードマスク（絶縁膜）
８ ゲート側壁
９ フィン側壁
１０ 層間絶縁膜
１１ フィン
１２ 段差
１３ ゲート層
１４ ゲート溝
１５ ＳｉＮハードマスク
１６ レジストまたはハードマスク
１００、２００ 半導体装置

Claims (5)

  1. ｐ型ＭＯＳダブルゲート構造を有する半導体装置であって、
    上面が＜１００＞の結晶面方位のシリコンまたはゲルマニウムからなり、基板上に第１の結晶面方位＜１１０＞に延びて形成されたチャネル層と、
    前記チャネル層と前記第１の結晶面方位＜１１０＞方向の一端側で隣接して前記基板上に形成され、このチャネル層とショットキ接合するメタルまたはメタルシリサイドからなるソース層と、
    前記チャネル層と前記第１の結晶面方位＜１１０＞方向の他端側で隣接して前記基板上に形成され、このチャネル層とショットキ接合するメタルまたはメタルシリサイドからなるドレイン層と、
    前記チャネル層の側壁と隣接するとともに前記チャネル層の電流方向と垂直な第２の結晶面方位＜１１０＞方向に延びて少なくとも前記基板上に形成されたゲート層と、
    前記チャネル層と前記ゲート層との間に設けられたゲート絶縁膜と、を備え、
    1軸性引張り歪が前記電流方向と垂直な前記第２の結晶面方位＜１１０＞方向に前記チャネル層の側壁に対して加えられていることを特徴とする半導体装置。
  2. 前記ゲート層は、収縮性の材料を含み、この収縮性により、前記1軸性引張り歪が前記電流方向と垂直な前記第２の結晶面方位＜１１０＞方向に前記チャネル層の側壁に対して加えられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記収縮性の材料は、ＴｉＳｉ２、ＣｏＳｉ２、ＴｉＮ、Ｗ、または、ＷＳｉの何れかであることを特徴とする請求項２に半導体装置。
  4. ｐ型ＭＯＳダブルゲート構造を有する半導体装置の製造方法であって、
    基板上に設けられた上面が＜１００＞の結晶面方位のシリコンまたはゲルマニウム上に絶縁膜を形成し、
    前記シリコンまたは前記ゲルマニウムを選択的にエッチングすることにより、第１の結晶面方位＜１１０＞方向に延びるようにフィンを形成し、
    前記フィン側面にゲート絶縁膜を形成し、
    前記第１の結晶面方位＜１１０＞と垂直な第２の結晶面方位＜１１０＞方向に延びるように、前記フィンのチャネル層となる領域上の前記絶縁膜上および前記基板上に、ポリシリコン層を形成し、
    前記フィン上で露出する前記絶縁膜を除去し、
    前記フィンのうち前記絶縁膜が除去された領域を選択的にシリサイド化して、前記フィンに前記チャネル層とショットキ接合するソース層およびドレイン層を形成し、
    前記ポリシリコン層を選択的にシリサイド化して、収縮性の材料からなるゲート層を形成する
    ことを特徴とする半導体装置の製造方法。
  5. ｐ型ＭＯＳダブルゲート構造を有する半導体装置の製造方法であって、
    基板上に設けられた上面が＜１００＞の結晶面方位のシリコンまたはゲルマニウム上に絶縁膜を形成し、
    前記シリコンまたは前記ゲルマニウムを選択的にエッチングすることにより、第１の結晶面方位＜１１０＞方向に延びるようにフィンを形成し、
    前記フィン側面にゲート絶縁膜を形成し、
    前記第１の結晶面方位＜１１０＞と垂直な第２の結晶面方位＜１１０＞方向に延びるように、前記フィンのチャネル層となる領域上の前記絶縁膜上および前記基板上に、ポリシリコン層を形成し、
    前記ポリシリコン層側面に絶縁性のゲート側壁を形成し、
    前記フィン上で露出する前記絶縁膜を除去し、
    前記フィンのうち前記絶縁膜が除去された領域を選択的にシリサイド化して、前記フィンに前記チャネル層とショットキ接合するソース層およびドレイン層を形成し、
    層間絶縁膜を堆積するとともにエッチバックして、前記ポリシリコン層の上部を露出させ、
    前記ポリシリコン層を選択的に除去し、
    内壁が前記ゲート側壁で構成されたゲート溝に収縮性の材料を埋め込んで、ゲート層を形成する
    ことを特徴とする半導体装置の製造方法。
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US11/790,389 US7755104B2 (en) 2006-04-26 2007-04-25 FinFET pMOS double gate semiconductor device with uniaxial tensile strain applied to channel by shrinkable gate electrode material, current flow in <110> crystal orientation, and source and drain Schottky contacts with channel and manufacturing method thereof

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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013191596A (ja) * 2012-03-12 2013-09-26 Toshiba Corp 半導体装置
US8669162B2 (en) 2009-09-08 2014-03-11 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
WO2014149378A1 (en) * 2013-03-18 2014-09-25 International Business Machines Corporation Replacement gate electrode with a self-aligned dielectric spacer
CN104183496A (zh) * 2013-05-24 2014-12-03 台湾积体电路制造股份有限公司 鳍式场效应晶体管器件的制造方法
US9373693B2 (en) 2012-12-21 2016-06-21 Intel Corporation Nonplanar III-N transistors with compositionally graded semiconductor channels
US9653605B2 (en) 2014-10-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device and method for forming the same
KR101745265B1 (ko) 2014-10-17 2017-06-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 전계 효과 트랜지스터 (ＦｉｎＦＥＴ) 디바이스의 형성 방법
US9722023B2 (en) 2010-12-21 2017-08-01 Intel Corporation Selective germanium P-contact metalization through trench
US10297670B2 (en) 2010-12-21 2019-05-21 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5193583B2 (ja) * 2007-12-17 2013-05-08 株式会社東芝 フィン型トランジスタ
JP2010118621A (ja) * 2008-11-14 2010-05-27 Nec Electronics Corp 半導体装置及びその製造方法
KR101089659B1 (ko) * 2009-06-03 2011-12-06 서울대학교산학협력단 돌출된 바디를 저장노드로 하는 메모리 셀 및 그 제조방법
CN102315265B (zh) * 2010-06-30 2013-12-04 中国科学院微电子研究所 半导体器件及其制造方法
US8558279B2 (en) 2010-09-23 2013-10-15 Intel Corporation Non-planar device having uniaxially strained semiconductor body and method of making same
TWI499006B (zh) * 2011-10-07 2015-09-01 Etron Technology Inc 動態記憶體結構
US20130193513A1 (en) * 2012-02-01 2013-08-01 International Business Machines Corporation Multi-Gate Field Effect Transistor with a Tapered Gate Profile
US8921218B2 (en) * 2012-05-18 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate finFET device and method of fabricating thereof
US20140054646A1 (en) * 2012-08-24 2014-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and Method for Multiple Gate Transistors
US9576949B2 (en) * 2012-09-05 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Diode formed of PMOSFET and schottky diodes
US8890120B2 (en) * 2012-11-16 2014-11-18 Intel Corporation Tunneling field effect transistors (TFETs) for CMOS approaches to fabricating N-type and P-type TFETs
US8847311B2 (en) * 2012-12-31 2014-09-30 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device
US20140264607A1 (en) * 2013-03-13 2014-09-18 International Business Machines Corporation Iii-v finfets on silicon substrate
US8957478B2 (en) * 2013-06-24 2015-02-17 International Business Machines Corporation Semiconductor device including source/drain formed on bulk and gate channel formed on oxide layer
US10147793B2 (en) 2013-07-30 2018-12-04 Samsung Electronics Co., Ltd. FinFET devices including recessed source/drain regions having optimized depths
US9685509B2 (en) 2013-07-30 2017-06-20 Samsung Electronics Co., Ltd. Finfet devices including high mobility channel materials with materials of graded composition in recessed source/drain regions
US9178045B2 (en) * 2013-09-27 2015-11-03 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETS and methods of forming the same
KR102193493B1 (ko) 2014-02-03 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20160035891A1 (en) * 2014-07-31 2016-02-04 Qualcomm Incorporated Stress in n-channel field effect transistors
KR102432268B1 (ko) 2015-04-14 2022-08-12 삼성전자주식회사 반도체 소자 및 그 제조 방법.
WO2018080513A1 (en) 2016-10-28 2018-05-03 Intel Corporation Local interconnect for group iv source/drain regions
US10515951B2 (en) 2016-11-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN114122151B (zh) * 2020-08-28 2023-10-24 长鑫存储技术有限公司 半导体器件及其制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07201777A (ja) * 1994-01-11 1995-08-04 Toshiba Corp 半導体装置の製造方法
JP2004047806A (ja) * 2002-07-12 2004-02-12 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2005057301A (ja) * 2000-12-08 2005-03-03 Renesas Technology Corp 半導体装置及びその製造方法
JP2005294789A (ja) * 2004-03-10 2005-10-20 Toshiba Corp 半導体装置及びその製造方法
JP2006013322A (ja) * 2004-06-29 2006-01-12 Fujitsu Ltd 半導体装置
JP2006507681A (ja) * 2002-11-25 2006-03-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 歪みＦｉｎＦＥＴＣＭＯＳデバイス構造

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0097944B1 (en) * 1982-06-29 1988-06-01 Kabushiki Kaisha Toshiba Method for directly bonding ceramic and metal members and laminated body of the same
US7259050B2 (en) * 2004-04-29 2007-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of making the same
US7737532B2 (en) * 2005-09-06 2010-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid Schottky source-drain CMOS for high mobility and low barrier

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07201777A (ja) * 1994-01-11 1995-08-04 Toshiba Corp 半導体装置の製造方法
JP2005057301A (ja) * 2000-12-08 2005-03-03 Renesas Technology Corp 半導体装置及びその製造方法
JP2004047806A (ja) * 2002-07-12 2004-02-12 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2006507681A (ja) * 2002-11-25 2006-03-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 歪みＦｉｎＦＥＴＣＭＯＳデバイス構造
JP2005294789A (ja) * 2004-03-10 2005-10-20 Toshiba Corp 半導体装置及びその製造方法
JP2006013322A (ja) * 2004-06-29 2006-01-12 Fujitsu Ltd 半導体装置

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8669162B2 (en) 2009-09-08 2014-03-11 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR101949894B1 (ko) * 2010-12-21 2019-02-20 인텔 코포레이션 트렌치를 통한 선택적 게르마늄 ｐ―컨택트 금속화
KR101784226B1 (ko) * 2010-12-21 2017-10-11 인텔 코포레이션 트렌치를 통한 선택적 게르마늄 ｐ―컨택트 금속화를 이용한 트랜지스터 소자, 반도체 소자 및 트랜지스터 소자를 형성하는 방법
US10297670B2 (en) 2010-12-21 2019-05-21 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
US10879353B2 (en) 2010-12-21 2020-12-29 Intel Corporation Selective germanium P-contact metalization through trench
US10304927B2 (en) 2010-12-21 2019-05-28 Intel Corporation Selective germanium p-contact metalization through trench
US11508813B2 (en) 2010-12-21 2022-11-22 Daedalus Prime Llc Column IV transistors for PMOS integration
US9722023B2 (en) 2010-12-21 2017-08-01 Intel Corporation Selective germanium P-contact metalization through trench
US11251281B2 (en) 2010-12-21 2022-02-15 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
KR20170116200A (ko) * 2010-12-21 2017-10-18 인텔 코포레이션 트렌치를 통한 선택적 게르마늄 ｐ―컨택트 금속화
US10553680B2 (en) 2010-12-21 2020-02-04 Intel Corporation Selective germanium P-contact metalization through trench
US10090383B2 (en) 2010-12-21 2018-10-02 Intel Corporation Column IV transistors for PMOS integration
US10811496B2 (en) 2010-12-21 2020-10-20 Intel Corporation Transistor devices having source/drain structure configured with high germanium content portion
US11387320B2 (en) 2010-12-21 2022-07-12 Intel Corporation Transistors with high concentration of germanium
US11476344B2 (en) 2011-09-30 2022-10-18 Daedalus Prime Llc Contact resistance reduction employing germanium overlayer pre-contact metalization
JP2013191596A (ja) * 2012-03-12 2013-09-26 Toshiba Corp 半導体装置
US9806203B2 (en) 2012-12-21 2017-10-31 Intel Corporation Nonplanar III-N transistors with compositionally graded semiconductor channels
US9373693B2 (en) 2012-12-21 2016-06-21 Intel Corporation Nonplanar III-N transistors with compositionally graded semiconductor channels
WO2014149378A1 (en) * 2013-03-18 2014-09-25 International Business Machines Corporation Replacement gate electrode with a self-aligned dielectric spacer
CN104183496A (zh) * 2013-05-24 2014-12-03 台湾积体电路制造股份有限公司 鳍式场效应晶体管器件的制造方法
US9653605B2 (en) 2014-10-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US10840378B2 (en) 2014-10-17 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US10686077B2 (en) 2014-10-17 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US10964819B2 (en) 2014-10-17 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US11158744B2 (en) 2014-10-17 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US10164109B2 (en) 2014-10-17 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US10164108B2 (en) 2014-10-17 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US10546956B2 (en) 2014-10-17 2020-01-28 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
KR101745265B1 (ko) 2014-10-17 2017-06-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 전계 효과 트랜지스터 (ＦｉｎＦＥＴ) 디바이스의 형성 방법
US11721762B2 (en) 2014-10-17 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same

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