JP5206668B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置とその製造方法に関し、特に、歪シリコン技術を適用したＭＯＳ型半導体装置において、微細化とトランジスタの特性維持を両立することのできる非対称サイドウォールスペーサ構造とその製造方法に関する。
シリコン（Ｓｉ）を用いたＣＭＯＳデバイス技術の発展は、今日のエレクトロニクス産業を支えてきており、今なお、更なるパフォーマンス向上のため、これまでを上回るペースで微細化が進められている。テクノロジノードで表されるＳｉ ＣＭＯＳデバイスの世代は、現在、６５ｎｍノードの量産が開始され、開発段階においては、その中心を４５ｎｍノードへ移ってきている。そして、さらにその次の世代である３２ｎｍノードの開発も始まっている。このように世代の進行、すなわち微細化の進行につれて、ＭＯＳＦＥＴのゲート長は、その世代を表すハーフピッチより更に小さなサイズである３５ｎｍ（６５ｎｍノード）、２５ｎｍ（４５ｎｍノード）と縮小され、ＭＯＳＦＥＴ動作の物理的限界へと急速に近づきつつある。
このように微細化が進んで行くと、もはや単純なるゲート長を含めたデバイスディメンジョンのスケーリングだけでは、ＣＭＯＳデバイス特性、ひいては回路特性は向上せず、逆に劣化してしまう。
図１にゲート長スケーリングに伴う回路特性の変化を示す。オフ電流Ｉoffの増加を考慮しない理論上の単純スケーリングでは、ゲート長が微細化すると電流密度Ｉonが増加し、遅延時間が減少、すなわち回路スピードが向上するはずである。しかし、Ｉoff一定のスケーリングにおいては、図１のグラフに示すように、ゲート長が４０ｎｍ以下の領域で、逆に遅延時間が増大することがわかる。これは、ＭＯＳＦＥＴの全抵抗に対する寄生抵抗の占める割合が大きくなり、チャネル抵抗と同程度となることに起因すると考えられる。すなわち、寄生抵抗の影響が無視できない領域へ入ってきていることを意味する。しかし、このような特性劣化を容認しつつも、チップサイズの縮小等の要求から、世代とともに継続的にデバイスサイズを縮小していくことは必要不可欠である。
上述した背景から、ゲート長スケーリング時に、微細化とは異なるトランジスタ特性向上技術として、「テクノロジブースター」と呼ばれる技術が導入され始めてきている。テクノロジブースター中でも、最も有望な技術として開発が進められているのが、歪シリコン技術である。ＣＭＯＳトランジスタのチャネル領域に歪を印加することにより、キャリアの移動度を向上させて、トランジスタ特性を向上させる技術である。チャネル領域への歪印加方法としては、トランジスタ形成後にストレス膜を被せたり、ソース・ドレイン領域にシリコンと格子定数の異なる物質を埋め込んだり、ゲートの堆積膨張を利用してチャネルを押し込んだりする方法があり、実際に製品へと適用され始めている。
現在においては、歪シリコン技術は低コストでの特性改善技術として必要不可欠なものになりつつある。そして、更なるＣＭＯＳトランジスタの特性改善のために、チャネル歪をこれまで以上に高めていくことが要請されている。
現在、広く用いられているコンタクトエッチングストップレイヤ（ＣＥＳＬ）によるプロセス誘起一軸歪技術においては、チャネル歪をより向上させるために、サイドウォール（ＳＷ）幅を含めたゲートのアスペクト比を向上させることが効果的である。アスペクト比を大きくするためには、ゲート高を大きくするか、ＳＷ幅を小さくする必要がある。
図２（ａ）は、ＳＷ幅を一定としたときのＣＥＳＬから印加されるチャネルストレスのポリゲート高さ依存性を示すグラフ、図２（ｂ）は、ポリゲート高を一定としたときのＳＷ幅依存性を示している。グラフ中、白丸はチャネル長方向（適宜、単に「チャネル方向」という）のストレス、三角はこれと直交するチャネル幅方向のストレスである。図２（ａ）および図２（ｂ）から、ポリゲートの高さが高くなるほど、また、ＳＷ幅が小さくなるほど、特にチャネル方向のストレスが向上しており、効率的にチャネルに歪が印加されることがわかる。換言すると、ＳＷ幅まで含めたゲートのアスペクト比を大きくすることで、効率的にチャネル部にストレスをかけることができる。
このような理由から、ゲートのアスペクト比を上げるために、ＳＷをシュリンクする（究極的には省略する）技術が開発されてきている。しかし、ＳＷは、深いＳＤ不純物注入時のマスクとして働き、短チャネル効果を抑制する機能を有する。したがって、単純にＳＷ幅を小さくしただけでは、短チャネル耐性が劣化して３０ｎｍ以下のゲート長での動作は厳しくなる。ＳＤ注入後にSWシュリンクする方法も考えられるが、注入層へのダメージ等が懸念される。
なお、歪Ｓｉ技術とは無関係のトランジスタの非対称ＳＷ構成の例として、所望のゲート電極に隣接してダミーゲート電極を配置し、ダミーゲート電極との間の距離を制御することによって、ＳＷ幅が非対称のトランジスタを作製する方法が知られている（たとえば、特許文献１参照）。この方法は、ソース側のＳＷ幅を小さくすることによって、ソース側の低濃度不純物拡散領域の幅を小さくして、寄生抵抗による電流低下を防止し、またドレイン側の低濃度不純物拡散領域での電界を小さくして、ホットキャリア耐性を向上している。
また、ゲート電極のドレイン側のＳＷのみを二重構造にするオフセットスペーサ構造や（たとえば、特許文献２参照）、ゲート電極のチャネル方向の断面形状をヨットの帆のような非対称な形状とすることで、ドレイン側のＳＷを厚く形成する非対称ＳＷ構造（たとえば、特許文献３参照）も知られている。これらの構造により短チャネル効果を抑制する。
特開２００２−１９０５８９号公報 特開２００５−２６８６２０号公報 特開平８−１５３８７７号公報
上記文献は、いずれも歪Ｓｉ技術とは無関係であり、チャネルに印加するストレスとの関係でＳＷの非対称性が論じられていない。
そこで、本発明は４５ｎｍノード以降の世代における歪Ｓｉ技術、特にコンタクトエッチストップレイヤ（ＣＥＳＬ）からの歪を効率的にチャネルに印加して、スケーリングが進んだ微細ＣＭＯＳデバイスにおいても、トランジスタ特性を改善するためのデバイス構造と、その作製プロセスを提供することを課題とする。
ＣＭＯＳデバイスのスケーリングを進めていく上で、ストレス技術の導入は必須となってくるが、ゲート長が３０ｎｍを切るような領域では、チャネルを走行するキャリアがソースからドレインに到達する間に一度も散乱を受けないバリスティック輸送が支配的になってくる。バリスティック伝導においては、もはやチャネル歪による移動度向上技術は、チャネルを走行中のキャリアに対しては意味を持たず、ソースエッジにおけるキャリアの熱注入速度によって決められる。
発明者らは、微細化された半導体装置、特にゲート長が３０ｎｍ以下のバリスティック伝導領域のデバイスの特性を向上するには、チャネル歪をソース端に集中して印加することが重要であることを見出した。
具体的には、本発明の第１の側面では、半導体装置は、半導体基板上のゲート電極と、前記ゲート電極下方の半導体基板領域に設けられるチャネル領域と、前記チャネル領域に応力を与える歪生成層と、を有し、前記チャネル領域のソース端に印加される歪みの絶対値が、ドレイン端に印加される歪みの絶対値よりも大きい。
良好な構成例では、前記ゲート電極の側壁に形成されるサイドウォールスペーサ、をさらに有し、前記サイドウォールスペーサは、前記ゲート電極のソース側に形成されるサイドウウォール幅が、前記ゲート電極のドレイン側に形成されるサイドウォール幅よりも小さい。
前記歪生成層は、たとえば、ゲート電極の上方に位置するコンタクトエッチングストップレイヤである。あるいは、前記歪生成層は、半導体基板のソース・ドレイン領域に埋め込まれる化合物半導体層であってもよい。
本発明の第２の側面では、半導体装置の製造方法を提供する。この方法は、
（ａ）半導体基板上にゲート電極を形成し、
（ｂ）前記ゲート電極の両側にサイドウォールスペーサを形成し、
（ｃ）前記サイドウォールスペーサのうち、一方の側のサイドウォールに、不純物を注入して、前記他方の側のサイドウォールとの間で、エッチングレートを異ならせ、
（ｄ）前記不純物注入後のサイドウォールスペーサを、エッチングする、
工程を含む。
好ましい製造例では、前記サイドウォールに対する不純物の注入を、前記ゲート電極に対して所定の（たとえば３０〜５０度）のチルト角で一方向から行なう。
また、サイドウォール形成後に、前記ゲート電極直下の前記半導体基板領域に応力を与える歪生成層を形成する工程をさらに含むのが望ましい。
上述した構成および方法により、ゲート長３０ｎｍ以下のハイパフォーマンスロジックデバイスにおいて、チャネル歪により効率的に特性向上を図り、かつ、短チャネル効果を抑えて、３０ｎｍ以下でもスイッチング動作が可能となる。
ゲート長スケーリングに伴う回路特性の劣化を示すグラフである。 ゲートアスペクト比を増加することによるチャネル方向のストレス向上を示すグラフである。 本発明の一実施形態の半導体装置の構造を示す概略断面図である。 圧縮応力を与えるＣＥＳＬを有するＰＭＯＳＦＥＴチャネル領域にかかるストレス分布を示すシミュレーション結果である。 ソース端に歪を印加する効果を説明するための図である。 本発明の実施形態にかかる半導体装置の変形例である。 本発明の実施形態にかかる半導体装置の別の変形例である。 本発明の実施形態にかかる半導体装置のさらに別の変形例である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の別の実施形態の半導体装置の製造工程図である。 本発明の別の実施形態の半導体装置の製造工程図である。 本発明の別の実施形態の半導体装置の製造工程図である。 本発明の別の実施形態の半導体装置の製造工程図である。 本発明の別の実施形態の半導体装置の製造工程図である。 本発明の別の実施形態の半導体装置の製造工程図である。 本発明の別の実施形態の半導体装置の製造工程図である。 本発明の別の実施形態の半導体装置の製造工程図である。
符号の説明
１０，１０Ａ，１０Ｂ，１０Ｃ 半導体装置
１１ 半導体基板
１２ ゲート絶縁膜
１３ ゲート電極
１４ ソース・ドレイン
１７、２７ サイドウォールスペーサ
１７Ｓ、２７Ｓ ソース側サイドウォール
１７Ｄ、２７Ｄ ドレイン側サイドウォール
２１ コンタクトエッチングストップレイヤ（歪生成層）
２４ 歪ＳｉＧｅソース・ドレイン（歪生成層）
３４ 歪ＳｉＣソース・ドレイン（歪生成層）
ＣＨ チャネル領域
Ａ チャネル領域ソース端
以下、図面を参照して、本発明の良好な実施の形態について説明する。図３は、本発明の一実施形態の半導体装置の構成例を示す概略断面図である。図３の例では、半導体基板１１上に、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴで構成されるＣＭＯＳデバイスが配置されている。
各ＭＯＳＦＥＴは、半導体基板１１上に、ゲート絶縁膜１２を介して形成されるゲート電極１３と、半導体基板１１のゲート直下の領域に延びるチャネル領域（ＣＨ）と、チャネル領域の両側に広がるソース・ドレイン領域１４を有する。ゲート電極１３の両側にはサイドウォールスペーサ１７が設けられており、ソース側のサイドウォール（ＳＷ）１７Ｓの幅Ｗ１は、ドレイン側のサイドウォール（ＳＷ）１７Ｄの幅Ｗ２よりも狭い。
ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴは、保護膜２９を介して、コンタクトエッチングストップレイヤ（ＣＥＳＬ）２１で覆われている。ＣＥＳＬ２１は、エッチングストッパとして機能すると同時に、歪生成層としても機能する。ＮＭＯＳＦＥＴ上のＣＥＳＬ２１ｔは、ＮＭＯＳＦＥＴのチャネル領域（ＣＨ）に、チャネル長方向の引っ張り歪みと、深さ方向の圧縮歪みを印加する。この意味で、「引っ張りＣＥＳＬ」と称する。一方、ＰＭＯＳＦＥＴ上のＣＥＳＬ２１ｃは、ＰＭＯＳＦＥＴのチャネル領域に、チャネル長方向の圧縮歪みと、深さ方向の引っ張り歪を印加する。この意味で、「圧縮ＣＥＳＬ」と称する。
上述のように、図３のＣＭＯＳＦＥＴでは、ゲート側壁に位置するサイドウォール１７の幅が、ソース側においてドレイン側より小さくなっている。一般に、ゲート長がシュリンクされるにつれ、ドレイン領域１４ｄからの空乏層の伸び、特にdeep-drainからの電界の影響により、ゲートのチャネル電界に対する寄与が小さくなり、閾値電圧が低下する短チャネル効果が問題となる。この短チャネル効果をできる限り抑制するためには、ドレイン１４ｄ側の深い拡散領域をなるべくチャネル端から離すこと、すなわちＳＷ幅Ｗを大きくすることが有効である。
しかし、一方で、図３のように、プロセス誘起の一軸性歪技術を用いる場合は、特にＳＷ端で大きな歪（またはストレス）を得ることができるので、歪による移動度改善による特性向上のためには、ＳＷ幅をできるだけ小さくすることが望ましい。
図４は、圧縮応力を生成するＣＥＳＬ２１に覆われたＰＭＯＳＦＥＴのチャネル領域のストレス分布を２次元シミュレーションにより計算した結果を示すグラフである。矢印で示すように、チャネル方向（Ｘ方向）のストレスがＳＷ端で大きくなり、チャネル中央に向かうにつれて減衰していっている様子が分かる。
一方、微細化によりゲート長が短くなり、ソースから注入されたキャリアがチャネル中で一度も散乱されることなくドレインまで到達するようなバリスティックキャリア輸送領域に入ってきた場合、ソースポテンシャルを越える完全拡散性（diffusive）なキャリア注入速度が、キャリア輸送におけるボトルネックとなり、これを上げることがデバイス特性の改善にとって重要となる。
図５は、この様子を模式的に表現した図である。ソース領域からポテンシャルバリアを越えてチャネル領域にキャリアが注入される注入速度Ｖinjを大きくしてやれば、デバイス特性は改善され得る。これはつまり、歪をチャネル全体に均一に印加する必要はなく、ソース端（図３でサークルＡの領域）で効率的に印加されればよいことを意味する。
このことから、図３の楕円で示すように、ドレイン側の深い拡散層領域１４ｄからの空乏層の伸び（DIBL）を抑えるべく、ドレイン側のサイドウォール１７Ｄの幅Ｗ２を大きくし、一方で、ソース端Ａの歪を高めるべく、ソース側のサイドウォール１７Ｓの幅Ｗ１を小さくする。このような歪Ｓｉの下での非対称ＳＷ構造は、４５ｎｍノード以降の理想的なＣＭＯＳＦＥＴ構造ということができる。
図６は、図３の半導体装置１０の変形例を示す図である。半導体装置１０Ａは、ＰＭＯＳＦＥＴの特性をさらに改善するために、ソース・ドレイン（ＳＤ）領域に歪生成層であるＳｉＧｅを埋め込んだembedded-SiGe構造を採用する。ＳｉＧｅ−ＳＤ層２４は、Ｐチャネル領域に１軸性の圧縮応力を加えて、歪を与える。ＳｉＧｅ−ＳＤ層２４と、圧縮ＳＥＳＬ層２１ｃを併せて用いることにより、ＰＭＯＳＦＥＴでのキャリアの移動度がさらに向上する。この場合も、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの双方で、ソース側サイドウォール１７Ｓの幅Ｗ１を、ドレイン側サイドウォール１７Ｄの幅Ｗ２よりも小さくすることで、チャネル領域のソース端Ａにおいて、より効果的に歪が印加されるようにする。
図７は、図３の半導体装置１０の別の変形例を示す図である。半導体装置１０Ｂは、ＮＭＯＳＦＥＴの特性をさらに改善するために、ＮＭＯＳＦＥＴのソース・ドレイン（ＳＤ）領域に歪生成層であるＳｉＣを埋め込んだembedded-SiC構造を採用する。ＳｉＣ−ＳＤ層３４は、Ｎチャネル領域に引っ張り応力を与える。ＳｉＣ−ＳＤ層３４と、引張ＣＥＳＬ２１ｔを併用することにより、ＮＭＯＳＦＥＴの特性を、さらに改善することができる。そして、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの双方で、ソース側サイドウォール１７Ｓの幅Ｗ１を、ドレイン側サイドウォール１７Ｄの幅Ｗ２よりも小さくすることで、チャネル領域のソース端Ａにおいて、より効果的に歪を印加する。
図８は、図３の半導体装置１０の別の変形例を示す図である。半導体装置１０Ｃは、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの双方の特性をさらに改善するために、ＮＭＯＳＦＥＴのソース・ドレイン（ＳＤ）領域に引っ張り応力を与えるＳｉＣを埋め込んでＳｉＣ−ＳＤ層３４とする一方で、ＰＭＯＳＦＥＴのソース・ドレイン（ＳＤ）領域に圧縮応力を与えるＳｉＧｅを埋め込んでＳｉＧｅ−ＳＤ層２４とする。ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの双方で、ソース側サイドウォール１７Ｓの幅Ｗ１を、ドレイン側サイドウォール１７Ｄの幅Ｗ２よりも小さくすることで、チャネル領域のソース端Ａで、効果的に歪を印加する。
図９Ａ〜図９Ｈに、図６の半導体装置１０Ａの製造プロセスの一例を示す。まず、図９Ａに示すように、シリコン基板１１の所定の箇所にＳＴＩ等の素子分離領域１５を形成し、シリコン基板１１の所定の領域に所定の導電型のウェル（不図示）を形成し、チャネル不純物を導入した後（不図示）、表面を清浄化してゲート絶縁材料膜とポリシリコン膜を堆積する。たとえば、超高解像技術を用いたエキシマレーザリソグラフィ法とＲＩＥにより、ゲート絶縁膜１２上に線幅１８ｎｍ〜３０ｎｍのゲート電極１３を形成する。ゲート電極１３をマスクとして、各ＭＯＳＦＥＴのソース・ドレイン拡張領域（SD extension）１６を形成する。
ＮＭＯＳのソース・ドレイン拡張領域１６ｎは、たとえばＡｓ＋，２ｋｅＶ，１Ｅ１５ｃｍ-2のイオン注入と、Ｂ＋，１０ｋｅＶ，１Ｅ１３ｃｍ-2，チルト角３０度４方向のポケット不純物注入により形成する。ＰＭＯＳのソース・ドレイン拡張領域１６ｐは、たとえば、Ｂ＋，０．５ｋｅＶ，１Ｅ１５ｃｍ-2のイオン注入と、Ａｓ＋，４０ｋｅＶ，５Ｅ１２ｃｍ-2，チルト角３０度４方向のポケット不純物注入により形成する。
次に、図９Ｂに示すように、成膜温度６００℃以下のＣＶＤ法により、ＳｉＯ2膜１７ａを１０ｎｍ程度、引き続きＳｉＮ膜１７ｂを５０ｎｍ程度堆積した後、ＲＩＥにより全面エッチバックし、ゲート電極１３の両側にサイドウォール１７を残す。この段階でのサイドウォール１７の幅は、深いＳＤ注入により短チャネル効果に影響が出ないように考慮する。
次に、図９Ｃに示すように、回路内で一方向に統一されたゲートに対して、ソース側から、シリコン窒化膜サイドウォール（ＳｉＮ ＳＷ）１７ｂのウェットエッチングレートを早くするようなイオンを一方向注入する。この例では、チルト角３０〜６０度でＰ+を３ｋｅＶ、５Ｅ１４ｃｍ-2で注入する。
さらに、図９Ｄに示すように、ドレイン側から、シリコン窒化膜サイドウォール１８ｂのウェットエッチングレートを遅くするようなイオンを一方向注入する。この例では、チルド角３０〜６０度でＢ+を１ｋｅＶ、５Ｅ１４ｃｍ-2の条件で注入する。
図９Ｃおよび図９Ｄのイオン注入は、ゲートに対して３０度以上の高角度で傾けて一方向注入を行うため、選択的に片側のサイドウォール１７に不純物が注入される。また、注入エネルギーや注入ドーズは、ＭＯＳＦＥＴの短チャネル効果に影響せず、かつ、十分にサイドウォール窒化膜１７ｂのウェットレートが変化するような条件に設定されている。また、必要であれば、注入後に、例えば１０００℃以下、０ｓｅｃのスパイクＲＴＡによりアニールを行う。このアニールによっても、選択的にイオン注入されたサイドウォールのウェットエッチングレートの差をエンハンスすることができる。
次に、図９Ｅに示すように、リン酸（Ｈ3ＰＯ4）によるウェットエッチングでウェハ全面に適用すると、ソース側／ドレイン側のサイドウォール１７のリン酸に対するエッチングレートが異なり、ソース側でよりエッチングが進み、左右非対称のサイドウォール幅が実現できる。ここで、ソース側ＳＷ幅をＷ１、ドレイン側ＳＷ幅をＷ２とすると、Ｗ１<Ｗ２となる。
なお、図９Ｃのソース側へのウェットエッチング促進用のイオン注入と、図９Ｄのドレイン側へのウェットエッチング遅延用のイオン注入のいずれか一方のみを行ってもよい。いずれか一方へのイオン注入によっても、ソース側とドレイン側でウェットエッチングレートに差がでるので、図９Ｅのウェットプロセスで非対称のＳＷ形状が実現できるからである。
次に、図９Ｆに示すように、全面にキャップ酸化膜２２を堆積し、フォトリソグラフィにより、ＰＭＯＳ領域にのみ開口パターンを有するレジストマスク２３を形成し、ＲＩＥ等によりＰＭＯＳ領域の基板表面を露出する。
次に、図９Ｇに示すように、ＰＭＯＳのソース・ドレイン領域にドライエッチングで溝２５を形成し、レジストマスク２３を除去する。
次に、図９Ｈに示すように、ＰＭＯＳ領域の溝２５に、たとえばＢをドープしたＳｉＧｅを選択的にエピタキシャル成長して、歪ソース・ドレイン２４を形成する。その後、ＮＭＯＳ領域のキャップ酸化膜（ＳｉＯマスク）２２を除去し、ＰＭＯＳ領域のみを覆って深いＳＤ不純物注入後、ＲＴＡによる不純物活性化を行って深いソース・ドレイン領域１４ｓ、１４ｄを形成して、ＰＭＯＳ領域のマスク（不図示）を除去する。その後、図示はしないが、ゲート電極１３の表面とソース・ドレイン１４および歪ソース・ドレイン２４の表面をシリサイド化し、保護膜、ＣＥＳＬを形成して、図６のような半導体装置１０Ａが得られる。
図１０Ａ〜図１０Ｈは、半導体装置の製造プロセスの変形例を示す工程図である。変形例では、二重サイドウォールに代えて単層サイドウォールとし、ソース側とドレイン側でサイドウォールのウェットエッチングレートを変えるためのイオン種とエッチャントも変える。
図１０Ａでは、図９と同様に、ＳＴＩ１５、ウェル（不図示）およびチャネル（不図示）を形成したシリコン基板１１上の所定の箇所に、ゲート絶縁膜１２およびゲート電極１３を形成し、ＰＭＯＳ領域とＮＭＯＳ領域を交互に覆って、ソース・ドレインエクステンション１６ｎ，１６ｐを形成する。
図１０Ｂで、全面にシリコン酸化膜（ＳｉＯ2）を、たとえば６００℃以下の成膜温度でＣＶＤ方により６０ｎｍ程度堆積し、形成し、異方性エッチングを行って、ＳｉＯ2単層のサイドウォール２７を形成する。
図１０Ｃで、ソース側のサイドウォール２７対して、チルト角３０〜６０度で、Ｇｅ+を１０ｋｅＶ、５Ｅ１４ｃｍ-2の条件で、一方向注入する。
次に、図１０Ｄに示すように、ドレイン側から、チルト角３０〜６０度で、Ｂ+を１ｋｅＶ、５Ｅ１４ｃｍ-2で、一方向注入する。これにより、フッ酸（ＨＦ）に対するエッチングレートを、ソース側サイドウォール２７に対して早めることができる。
なお、図１０Ｃと図１０Ｄの工程のいずれか一方を行うだけでも、フッ酸（ＨＦ）に対するエッチングレートを異ならせることができるのは、図９のプロセスと同様である。また、エッチングレート促進および／または遅延用のイオン注入後にアニールを行うことによって、エッチングレートの差異をエンハンスできることも、図９のプロセスと同様である。上述した注入エネルギー、注入ドーズの条件も、ＨＦに対するエッチングレートが効果的に異なるように設定されている。
次に、図１０Ｅに示すように、全面をフッ酸でウェットエッチングすることによって、ソース側サイドウォール２７Ｓの幅Ｗ１を、ドレイン側サイドウォール２７Ｄの幅Ｗ２よりも小さくする。
図１０Ｆ、図１０Ｇ，図１０Ｈの工程は、図９Ｆ、図９Ｇ，図９Ｈと同様に、ＰＭＯＳ領域に歪ＳｉＧｅソース・ドレイン領域２４ｓ、２４ｄを形成し、ＮＭＯＳ領域に深いソース・ドレイン領域１４ｓ、１４ｄを形成し、その後、保護膜を介して、ＰＭＯＳ領域に圧縮ＣＥＳＬ、ＮＭＯＳ領域に引っ張りＣＥＳＬを形成する。
このように、イオン種とエッチャントを適切に選択し、ソース側とドレイン側で高角度の一方向イオン注入を行うことによって、非対称のサイドウォールスペーサを形成することができる。
このように歪Ｓｉ技術と非対称サイドウォール構造を用いることにより、ゲート長３０ｎｍ以下のハイパフォーマンスロジックデバイスにおいても、チャネル歪により効率的に特性向上を図り、かつ、短チャネル効果を抑えて、適正に動作するデバイスを実現することができる。

Claims (4)

  1. 半導体基板上にゲート電極を形成し、
    前記ゲート電極の側壁に第１サイドウォールスペーサ及び第２サイドウォールスペーサを形成し、
    前記第１サイドウォールスペーサに不純物を注入して前記第２サイドウォールスペーサとの間でウェットエッチングレートを異ならせ、
    前記不純物注入後の前記第１サイドウォールスペーサ及び前記第２サイドウォールスペーサをウェットエッチングして前記第１サイドウォールスペーサの幅を前記第２サイドウォールスペーサの幅よりも小さくし、
    前記ゲート電極、前記第１サイドウォールスペーサ及び前記第２サイドウォールスペーサをマスクとして前記半導体基板に不純物注入をすることにより、前記第１サイドウォールスペーサ側の前記半導体基板にソース領域を形成し、前記第２サイドウォールスペーサ側の前記半導体基板にドレイン領域を形成し、
    前記第１サイドウォールスペーサと第２サイドウォールスペーサの形成後に、歪みを蓄積して前記ゲート電極の下方のチャネル領域に応力を与える化合物半導体層を前記ソース領域及び前記ドレイン領域に埋め込むか、または、前記第1サイドウォールスペーサ、前記第2サイドウォールスペーサ、前記ソース領域及び前記ドレイン領域を覆い、歪みを蓄積して前記ゲート電極の下方の前記チャネル領域に応力を与える絶縁膜を形成する、工程を含み、
    前記第１サイドウォールスペーサの幅と前記第２サイドウォールスペーサの幅との相違により、前記化合物半導体層又は前記絶縁膜から前記チャネル領域の前記ソース側の端部に印加される歪みの絶対値を、前記化合物半導体層又は前記絶縁膜から前記チャネル領域の前記ドレイン側の端部に印加される歪みの絶対値よりも大きくする、
    ことを特徴とする半導体装置の製造方法。
  2. 前記不純物は、所定のチルト角で一方向から注入されることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１サイドウォールスペーサ及び第２サイドウォールスペーサを、シリコン酸化膜で形成し、
    前記第１サイドウォールスペーサに、第１の方向からゲルマニウム（Ｇｅ）を注入し、
    前記ゲルマニウム（Ｇｅ）注入後に前記第１サイドウォールスペーサ及び前記第２サイドウォールスペーサをフッ酸でウェットエッチングする、
    ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第２サイドウォールスペーサに、前記第１の方向と逆の第２の方向からホウ素（Ｂ）を注入して、リン酸またはフッ酸に対するウェットエッチングレートを遅くする、
    ことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
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